DE3832796A1

DE3832796A1 - Divisionsschaltung

Info

Publication number: DE3832796A1
Application number: DE3832796A
Authority: DE
Inventors: Mitsuo Yamazaki; Kazuo Konishi
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1987-09-26
Filing date: 1988-09-23
Publication date: 1989-05-03
Also published as: JP2609630B2; KR910008382B1; JPS6484333A; KR890005609A; US4941118A; DE3832796C2

Description

Die Erfindung bezieht sich auf eine Divisionsschaltung und insbesondere auf eine Divisionsschaltung zur Verarbeitung von digitalen Daten.

In typischen digitalen Datumverarbeitungssystemen wird eine Divisionsschaltung verwendet, um eine Datenbearbeitung, etwa eine Signalstandardisierung durchzuführen. Aus diesem Grund wurden verschiedene Divisionsschaltungen vorgeschlagen. So ist beispielsweise in der Veröffentlichung "Digital Technology Series Nr. 3, S. 30 bis 34; Digital Signal Processing System", veröffentlicht von der Tokai Unversity Publishing Society am 25. Oktober 1986 ein Teiler beschrieben, der nach einem nicht-regenerierenden Divisionsverfahren für den Einsatz in digitalen Datenverarbeitungssystemen arbeitet. Dieser Teiler erfordert jedoch eine große und komplizierte Schaltung.

In den Fig. 1 bis 3 sind einige übliche Divisionsschaltungen dargestellt, die kurz beschrieben werden. So zeigt Fig. 1 eine Divisionsschaltung mit einem Teiler 10 und einem Divisor-ROM 11. Dem Teiler 10 wird über einen Eingang 12 ein Dividend x zugeführt, und über einen Eingang 13 wird im Divisor-ROM 11 ein Divisor A gewählt. Der Divisor-ROM 11 speichert vorkommende Werte für Divisoren A. Der Teiler 10 gibt dann als Ausgangssignal einen Quotienten y (y = x/A) ab, der am Ausgang 14 auftritt. Durch die Verwendung des Divisor-ROMs 11 wird die Durchführung des Divisionsvorganges im Teiler 10 einfach.

Im allgemeinen wird der Divisor-ROM 11 allein für den Einsatz in der Divisionsschaltung ausgebildet, und vorkommende Größen von Divisoren A sind in ihm gespeichert, so daß die Divisionsschaltung gemäß Fig. 1 einen einfachen Aufbau hat. Die Ausbildung des Divisor-ROMs erfolgt durch Einschreiben der entsprechenden Daten, was keinen großen Aufwand erfordert. Aus diesem Grund werden Divisionsschaltungen gemäß Fig. 1 in diskreten Aufbauten verwendet.

Die Divisionsschaltung gemäß Fig. 1 erfordert jedoch eine verhältnismäßig große Speicherkapazität für den Divisor-ROM 11. Nimmt man beispielsweise an, daß sowohl der Dividend x als auch der Divisor A 8-Bit-Daten sind, dann muß der Divisor-ROM 11 eine Speicherkapazität von 2^{(8 + 8)} Bits oder 524 K.Bits haben.

Fig. 2 zeigt ein zweites Beispiel einer üblichen Divisionsschaltung, die einen Vervielfacher 15 und ein Vervielfacher-ROM 16 aufweist. Ein Dividend x wird dem Vervielfacher 12 als Multiplikator x über den Eingang 12 zugeführt, während ein Divisor A über einen Divisorwahlanschluß 13 in das Vervielfacher-ROM 16 gelangt, in dem vorkommende Daten entsprechend der Inversion 1/A für Divisoren A gespeichert sind. Das Vervielfacher-ROM 16 legt den invertierten Wert 1/A als Multiplikator an den Vervielfacher 15. Dadurch erzeugt der Vervielfacher 15 als Ausgangssignal ein Produkt y (y = x · (1/A)). Dieses Produkt y tritt am Ausgang 14 der Divisionsschaltung als Quotient y (y = x/A) zwischen dem Dividenden x und dem Divisor A auf.

Die Divisionsschaltung gemäß Fig. 2 erfordert für das Vervielfacher-ROM 16 eine Speicherkapazität, die geringer als diejenige des Divisor-ROMs 11 gemäß Fig. 1. Nimmt man an, daß sowohl der Dividend x als auch der Divisor A 8-Bit-Daten entsprechend dem Fall gemäß Fig. 1 sind, so muß das Vervielfacher-ROM 16 eine Speicherkapazität von 2⁸ × 8 Bits oder 2 K.Bits haben.

Fig. 3 zeigt ein drittes Ausführungsbeispiel für eine übliche Divisionsschaltung, die ein Paar Logarithmus-ROMs 17 und 18, ein Subtrahierwerk 19 und ein Exponential-ROM 20 enthält. Ein Dividend x wird dem ersten Logarithmus-ROM 17 über den Eingang 12 zugeführt, und ein Divisor A gelangt über den Eingang 13 in das zweite Logarithmus-ROM 18. Die Logarithmus-ROMs 17 und 18 enthalten gespeichert die vorkommenden Logarithmen der interessierenden Daten, also Log x und Log A für den Dividenden x und den Divisor A. Somit können die Logarithmus-ROMs 17 und 18 dem Subtrahierwerk 19 entsprechende logarithmische Werte, also Log x und Log A zuführen. Das Subtrahierwerk 19 subtrahiert Log A von Log x, so daß sich als Ausgangssignal die Differenz Y (Y = Log x - Log A = Log (x/A)) ergibt. Die Differenz Y (= Log (x/A)) wird dem Exponential-ROM 20 zugeführt.

Im Exponential-ROM 20 sind vorkommende Daten des Exponenten die Differenz Y, also Exp. Y gespeichert. Das Exponential-ROM 20 gibt daher den Exponenten von Y ab, d. h. das Exponential-ROM 20 führt eine Exponential-Rechnung aus, die die Umkehroperation der logarithmischen Operation in den Logarithmus-ROMs 17 und 18 ist. Das Ausgangssignal y des Exponential-ROMs 20, also der Exponent von Y tritt am Anschluß 14 der Divisionsschaltung auf.

Da die vom Exponential-ROM 20 durchgeführte Exponential-Operation die Umkehrung der logarithmischen Operation der Logarithmus-ROMs 17 und 18 ist, ergibt sich als Ausganssignal y der Quotient (x/A) von Dividend x und Divisor A.

In der Divisionsschaltung gemäß Fig. 3 benötigt jedes der Logarithmus-ROMs 17 und 18 und das Exponential-ROM 20 eine Speicherkapazität von 2⁸ × 8 Bits oder 2 K.Bits. Die Divisionsschaltung gemäß Fig. 3 erfordert somit insgesamt 2⁸ × 8 × 3 Bits oder 6 K.Bits.

Wie vorstehend dargelegt, verwenden übliche Divisionsschaltungen ROMs. ROMs erfordern jedoch eine große Speicherkapazität für die zur Durchführung der Rechenoperation benötigten Daten, so daß sich ein erheblicher Nachteil bezüglich der Größe der Schaltung ergibt.

Es ist Aufgabe der Erfindung, eine Divisionsschaltung zu schaffen, die sich in verhältnismäßig kleiner Größe ausführen läßt und die ohne Verwendung von ROMs nur eine verhältnismäßig geringe Speicherkapazität benötigt.

Zur Lösung dieser Aufgabe dient eine Divisionsschaltung zur Berechnung des Quotienten aus einem Dividenden und einem Divisor, mit einem ersten Eingang zur Zufuhr des Dividenden, einem zweiten Eingang zur Zufuhr des Divisors und einer Betriebsschaltung, die mit dem ersten und dem zweiten Eingang gekoppelt ist, um den Divisionsvorgang zwischen Dividend und Divisor durchzuführen, und die sich dadurch auszeichnet, daß die Betriebsschaltung einen Addierer aufweist, der mit seiner ersten Eingangsklemme mit dem ersten Eingang zum Empfang des Dividenden und mit seiner zweiten Eingangsklemme mit dem Ausgang eines Vervielfachers verbunden ist, dessen erste Eingangsklemme mit dem Ausgang des Addierers gekoppelt ist, so daß der Addierer und der Vervielfacher eine Betriebsschleife bildet, wobei die zweite Eingangsklemme des Vervielfachers mit dem zweiten Eingang zum Empfang des Divisors gekoppelt ist und ein Register mit der Betriebsschleife verbunden ist, um den durch diese erhaltenen Quotienten abzugeben.

Weitere Ausgestaltungen der Erfindung ergeben sich aus den Unteransprüchen.

Die Erfindung wird im folgenden anhand der Figuren näher erläutert.

Fig. 1 zeigt in einem Blockschaltbild ein erstes Beispiel für übliche Divisionsschaltungen.

Fig. 2 zeigt in einem Blockschaltbild ein zweites Beispiel für übliche Divisionsschaltungen.

Fig. 3 zeigt in einem Blockschaltbild ein drittes Beispiel für Divisionsschaltungen.

Fig. 4 zeigt in einem Blockschaltbild einen typischen digitalen Signalprozessor.

Fig. 5 zeigt in einem Blockschaltbild ein erstes Ausführungsbeispiel einer Divisionsschaltung gemäß der Erfindung.

Fig. 6 zeigt in einem Blockschaltbild eine Abwandlung des ersten Ausführungsbeispiels aus Fig. 5.

Fig. 7(a) und 7(b) zeigen in Tabellen Quotienten, die durch zyklische Divisionsvorgänge für zwei Fälle von Divisoren erhalten wurden.

Fig. 8 zeigt in einem Blockschaltbild ein zweites Ausführungsbeispiel einer Divisionsschaltung gemäß der Erfindung.

Die Erfindung wird nachstehend im einzelnen im Zusammenhang mit den Fig. 4 bis 8 beschrieben. In den Figuren werden Bezugszeichen und Buchstaben aus den Fig. 1 bis 3, die den Stand der Technik darstellen, verwendet, um gleiche oder äquivalente Elemente zu bezeichnen und so die Beschreibung zu vereinfachen.

Die erfindungsgemäße neue Divisionsschaltung wird vorzugsweise in der digitalen Signalverarbeitungstechnik eingesetzt. Daher wird vor Beschreibung dieser erfindungsgemäßen Divisionsschaltung der typische Aufbau eines digitalen Signalprozessors (im folgenden als DSP bezeichnet) kurz erläutert.

Kürzlich wurde ein DSP entwickelt, der sich für die Signalverarbeitung, etwa die Division von Signalen eignet.

Fig. 4 zeigt ein typisches Beispiel des DSP, der ein Paar Register 21 und 22, einen Vervielfacher 23, ein Paar Selektoren 24 und 25, einen Addierer 26 und ein Akkumulatorregister 27 aufweist. In der Divisionsschaltung eines DSP werden Daten, die in den Registern 21 und 22 gespeichert sind, dem Vervielfacher 23 und den Selektoren 24 und 25 zugeführt. Die Ausgangssignale vom Vervielfacher 23 werden an die Selektoren 24 und 25 weitergegeben, die aus den Registern 21 und 22 und dem Vervielfacher 23 vorbestimmte Daten auswählen. Die von den Selektoren 24 und 25 ausgewählten Daten werden dem Addierer 26 zugeführt. Das Ausgangssummensignal des Addierers 26 wird an das Akkumulatorregister 27 weitergegeben. Die in diesem gespeicherten Summendaten werden zum Addierer 26 zurückgeführt. Auf diese Weise bilden der Addierer 26 und das Akkumulatorregister 27 eine Betriebsschleife zur wiederholten Durchführung von bestimmten Bearbeitungsvorgängen an Daten innerhalb der Schleife. Die bearbeiteten Daten zirkulieren in der Betriebsschleife.

Mittels des DSP wird durch die zyklischen Abläufe innerhalb der Schleife ein Rechenergebnis erzielt. Der DSP kann daher als relativ kleine Schaltungseinheit ausgebildet sein.

In Fig. 5 ist ein erstes Ausführungsbeispiel einer erfindungsgemäßen Divisionsschaltung gezeigt, die einen Addierer 28, einen Vervielfacher 29, einen Komplementgenerator 30 und ein Register 31 enthält.

Ein Dividend x wird dem Addierer 28 über einen Eingangsanschluß 12 zugeführt. Der Addierer 28 addiert den Dividenden x und ein später zu beschreibendes anderes Eingangssignal. Daraus ergibt sich als Ausgangssignal des Addierers 28 eine Summe y, die einem Eingang des Vervielfachers 29 zugeführt wird. Ein anderer Eingang des Vervielfachers 29 ist mit dem Komplementgenerator 30 gekoppelt.

Dem Komplementgenerator 30 wird über eine Eingangsklemme 30 ein Divisor A zugeführt, und der Komplementgenerator erzeugt ein Komplement (1 - A) des Divisors A für den bestimmten Wert "1" durch Subtrahieren des Divisors A von "1". Das Komplement (1 - A) bildet somit das Ausgangssignal des Komplementgenerators 30 und wird dem Vervielfacher 29 zugeführt, der ein Produkt aus der Summe y vom Addierer 28 und dem Komplement (1 - A) vom Komplementgenerator 30 abgibt, also das Produkt y · (1 - A). Das das Produkt y · (1 - A) repräsentierende Ausgangssignal des Vervielfachers 29 wird dem anderen Eingang des Addierers zugeführt, so daß sich die Summe y wie folgt ergibt:

y = x + y · (1 - A) oder
y = x/A (1)

Daß die Summe y bezeichnende Ausgangssignal des Addierers 28 wird im Register 32 gespeichert. Dann werden die Summendaten y aus dem Register 31 als Divisionsergebnis erhalten, d. h. der Quotient y ist von der Divisionsschaltung errechnet worden.

Fig. 6 zeigt einen detaillierten Aufbau eines Ausführungsbeispiels einer Divisionsschaltung aus Fig. 5 in einer DSP-artigen Schaltung. Diese Divisionsschaltung enthält zusätzlich eine Verzögerungsschaltung 32, die mit dem Ausgang des Addierers 28 gekoppelt ist, so daß das die Summe y bezeichnende Signal vom Addierer 28 nach einer durch die Verzögerungsschaltung 32 vorgegebenen Verzögerungszeitspanne dem Vervielfacher 29 und dem Register 31 zugeführt wird. Somit bilden der Addierer 28, die Verzögerungsschaltung 32 und der Vervielfacher 29 eine Betriebsscheife 33 für den Umlauf der vom Addierer 28 erhaltenen Summe y.

Eine allgemeine Formel y _(n) des Quotienten y, der durch die Divisionsschaltung aus Fig. 2 erhalten wird, hat die folgende Formel:

y _(n) = X + y _(n-1) · (1 - A) (2)

wobei n die Anzahl der Umläufe der Daten in der Betriebsschleife 33 bezeichnet. Die Anzahl der Umläufe n wird gemäß der Anzahl der Bits der Daten bestimmt, die in der Divisionsschaltung verarbeitet werden.

Im folgenden werden einige Betriebsfälle der Divisionsschaltung aus Fig. 6 beschrieben. Es sei zunächst angenommen, daß der Dividend x und der Divisor A auf Werte eingestellt werden, die relativ nahe beieinander liegen. So kann beispielsweise der Dividend x den Wert "1" und der Divisor A den Wert "0,5" haben. Ein Anfangswert y ₍₀₎ des Quotienten y wird auf den Wert "0" eingestellt. Ferner wird angenommen, daß der Quotient y durch einen Wert aus 4-Bit-Daten erhalten wird.

Daraus ergibt sich ein erster Quotient y ₍₁₎, der durch einen Umlauf der Daten in der Betriebsschleife 30 erhalten wurde, wie folgt:

y ₍₁₎ = x + y _(1-1) · (1 - A) = x + y ₍₀₎ · (1 - A)
= 1 + 0 · (1 - 0,5) = 1

Der so erhaltene erste Quotient y ₍₁₎ wird weiterhin der Betriebsschleife 33 zugeführt, wodurch der im Register 31 gespeicherte Quotient y sich mit dem Fortlauf der zyklischen Bearbeitung in der Betriebsschleife 33 ändert. So werden beispielsweise andere Quotienten aus dem zweiten bis fünften Durchlauf, also die Quotienten y ₍₂₎ bis y ₍₅₎ mit folgenden Werten erhalten:

y ₍₂₎ = x + y _(2-1) · (1 - A) = x + y ₍₁₎ · (1 - A)
   = 1 + 1 · (1 - 0,5) = 1,5
y ₍₃₎ = x + y _(3-1) · (1 - A) = x + y ₍₂₎ · (1 - A)
   = 1 + 1,5 · (1 - 0,5) = 1,75
y ₍₄₎ = x + y _(4-1) · (1 - A) = x + y ₍₃₎ · (1 - A)
   = 1 + 1,75 · (1 - 0,5) = 1,875
y ₍₅₎ = x + y _(5-1) · (1 - A) = x + y ₍₄₎ · (1 - A)
   = 1 + 1,875 · (1 - 0,5) = 1,9375

Die allgemeine Formel y _(n) des Quotienten y in der Gleichung (2) kann somit wie folgt ausgedrückt werden:

y _(n) = x/A - 1/2^n-1 (3)

Der Exponent (n - 1) in der Gleichung (3) entspricht der Bitzahl. Wie sich aus Gleichung (3) ergibt, verändert der Quotient y _(n) den wahren Wert der Division x/A. Wenn der Dividend x und der Divisor A 8-Bit-Daten sind, wird der Quotient y in dem vorstehenden Beispiel vom zutreffenden Wert "2" um 1/2⁸ (0,0039062) abweichen.

Der durch den Betrieb der Bearbeitungsschleife 33 vom ersten bis zwölften Umlauf im ersten fall erhaltene Quotient y _(n) ist in der Tabelle gemäß Fig. 7(a) dargestellt. Man erkennt, daß der zwölfte Quotient y ₍₁₂₎ (= 1,9995) ausreichend genau an den richtigen Wert "2" der Division x/A angenähert ist.

In einem zweiten Fall wurden der Dividend x und der Divisor A auf Werte eingestellt, die verhältnismäßig weit auseinanderlagen. So hatte der Dividend x beispielsweise den Wert "1" und der Divisor A beispielsweise den Wert "0,1". Als Anfangswert y ₍₀₎ des Quotienten y wurde wiederum der Wert "0" angesetzt, und es wurde ebenfalls angenommen, daß der Quotient y durch einen Wert aus 4-Bit-Daten erhalten wird.

Die im zweiten Fall durch Durchlaufen der Betriebsschleife 33 erhaltenen Quotienten y _(n) vom ersten bis zum zwölften Umlauf sind in der Tabelle gemäß Fig. 7(b) dargestellt, und man erkennt, daß der zwölfte Quotient y ₍₁₂₎ mit seinem Wert "7,18" immer noch weit vom richtigen Wert "10" der Division x/A entfernt ist. Somit ist eine große Anzahl von Umläufen erforderlich, um den Quotienten y auf einen ausreichend nahe am richtigen Wert der Division x/A liegenden Wert zu bringen.

Nachstehend wird das in Fig. 8 gezeigte zweite Ausführungsbeispiel einer Divisionsschaltung näher erläutert, das eine Verbesserung gegenüber dem ersten Ausführungsbeispiel gemäß Fig. 5 und 6 darstellt. Man erkennt, daß das Ausführungsbeispiel gemäß Fig. 8 zusätzlich eine Dividend-Einstellschaltung 34, eine Divisor-Einstellschaltung 35 und eine Divisorwert-Diskriminatorschaltung 36 enthält. Die Dividend-Einstellschaltung 34 liegt zwischen dem Addierer 28 und dessen Eingang 12, die Divisor-Einstellschaltung 35 liegt zwischen dem Komplementgenerator 30 und dessen Eingang 13 und die Divisorwert-Diskriminatorschaltung 36 ist zum Empfang des Divisors A mit dem Eingang 13 gekoppelt. Die Divisorwert-Diskriminatorschaltung 36 ist außerdem sowohl mit der Dividend-Einstellschaltung 34 als auch mit der Divisor-Einstellschaltung 35 verbunden, um diesem Diskriminatorsignale zuzuführen.

Die Dividend-Einstellschaltung 34 enthält einen 1/4-fach-Verstärker 37, einen 1/8-fach-Verstärker 38, einen 1/16-fach-Verstärker 39 und einen ersten Selektor 40. Die Verstärker 37, 38 und 39 sind parallelgeschaltet und liegen zwischen dem Eingang 12 und zweiten, dritten und vierten Selektoranschlüssen Sa 2, Sa 3 und Sa 4 des ersten Selektors 40. Der erste Selektoranschluß Sa 1 des ersten Selektors 40 ist direkt mit dem Eingang 12 verbunden. Der Ausgang des ersten Selektors 40 ist an den Addierer 28 angeschlossen.

Die Divisor-Einstellschaltung 35 enthält einen 4-fach-Verstärker 41, einen 8-fach-Verstärker 42, einen 16-fach-Verstärker 43 und einen zweiten Selektor 44. Die Verstärker 41, 42 und 43 sind parallel zwischen den Eingang 13 und jeweils den zweiten, dritten und vierten Selektoranschluß Sb 2, Sb 3 und Sb 4 des zweiten Selektors 44 geschaltet, während der erste Selektoranschluß Sb 1 des zweiten Selektors 44 direkt mit dem Eingang 13 verbunden ist. Der Ausgang des zweiten Selektors 44 liegt am Komplementgenerator 30.

Die Divisorwert-Diskriminatorschaltung 36 enthält einen ersten Wertbereichs-Diskriminator 45 und einen zweiten Wertbereichs-Diskriminator 46. Der erste Wertbereichs-Diskriminator 45 ist zum Empfang des Divisors A mit dem Anschluß 13 verbunden sowie zur Lieferung von Diskriminator-Ausgangssignalen mit den ersten Steueranschlüssen Ca 1 und Cb 1 des ersten und zweiten Selektors 40 und 44 gekoppelt. Der zweite Wertbereichs-Diskriminator 45 liegt zum Empfang des Divisors A am Anschluß 13 und ist mit den zweiten Steueranschlüssen Ca 2 und Cb 2 des ersten und zweiten Selektors 40 und 44 verbunden, um Diskriminator-Ausgangssignale abzugeben.

Der erste Wertbereichs-Diskriminator 45 ermittelt, ob der Divisor A größer als der Wert "1/8" [A 1/8] oder nicht. Ist der Divisior A größer als der Wert "1/8" [A 1/8], legt der erste Wertbereichs-Diskriminator 45 den logischen Wert "0" an die ersten Steueranschlüsse Ca 1 und Cb 1 der ersten und zweiten Selektoren 40 und 44. Ist der Divisor A kleiner als der Wert "1/8" [A < 1/8], legt der erste Wertbereichs-Diskriminator 45 an die genannten Steuerklemmen den logischen Wert "1".

Der zweite Wertbereichs-Diskriminator 46 stellt fest, ob sich der Divisor A im Bereich gleich oder größer als der Wert "1/16", jedoch kleiner als der Wert "1/4" [1/4 < A 1/16] befindet. Ist dies der Fall, legt der zweite Wertbereichs-Diskriminator 46 den logischen Wert "1" an die zweiten Steueranschlüsse Ca 2 und Cb 2 der ersten und zweiten Selektoren 40 und 44. Liegt der Divisor A außerhalb des Bereiches, wird statt dessen der logische Wert "0" an diese Steueranschlüsse gelegt.

Somit ermittelt die Divisorwert-Diskriminatorschaltung 36 vier Bereiche des Divisors A, nämlich den ersten Bereich [1 < A 1/4], den zweiten Bereich [1/4 < A 1/8], den dritten Bereich [1/8 < A 1/16] und den vierten Bereich [1/16 < A].

Dem Anschluß 12 wird ein Dividend x mit dem Wert "1" zugeführt. Gelangt ein Divisor A im ersten Bereich [1 < A 1/4] an den Eingang 13, so erzeugen sowohl der erste als auch der zweite Wertbereichs-Diskriminator 45 und 46 Ausgangssignale mit dem logischen Wert "0". Dadurch wählen der erste und der zweite Selektor 40 und 44 ihre ersten Selektoranschlüsse Sa 1 und Sb 1, und der Dividend x und der Divisor A werden dadurch dem Addierer 28 und dem Komplementgenerator 30 zugeführt, ohne daß eine Dämpfung oder Verstärkung stattfindet. In diesem Fall arbeitet die Divisionsschaltung ähnlich wie in Zusammenhang mit dem ersten Fall für das erste Ausführungsbeispiel gemäß Fig. 6 beschrieben.

Wird dem Eingang 13 ein Divisor A im zweiten Bereich [1/4 < A 1/8] zugeführt, legen die ersten und zweiten Wertbereichs-Diskriminatoren 45 und 46 der Divisorwert-Diskriminatorschaltung 36 logische Werte "0" und "1" an den zweiten Selektor 44, der dadurch seinen zweiten Anschluß Sb 2 auswählt. Dadurch wird ein modifizierter Divisor 4 · A, der vom 4-fach-Verstärker 41 verstärkt wurde, dem Komplementgenerator 30 zugeführt, d. h. der Divisor A aus dem verhältnismäßig kleinen Wertbereich [1/4 < A 1/8] wird zu einem verstärkten Divisor 4 · A modifiziert, der nahe dem Wert "1" liegt. Der verstärkte Divisor 4 · A wird dem Komplementgenerator 30 zugeführt.

Da der modifizierte Divisor sehr nahe dem Wert "1" liegt, läßt sich das Divisionsausgangssignal y(n) der Betriebsschleife 33 mit einer verhältnismäßig kleinen Anzahl von Umläufen innerhalb der Betriebsschleife 33 an den korrekten Wert der Division annähern.

Andererseits steuern die logischen Werte "0" und "1" der ersten und zweiten Wertbereichs-Diskriminatoren 45 und 46 der Divisorwert-Diskriminatorschaltung 36 den ersten Selektor 40 so, daß dessen Anschluß Sa 2 ausgewählt wird, so daß dem Addierer 28 ein modifizierter Dividend zugeführt wird, der durch den 1/4-fach-Verstärker 37 bedämpft ist. Das bedeutet, daß der Dividend x auf den Wert (1/4) · x verringert wurde, um die Modifizierung des Divisors A zu kompensieren. Als Folge davon, führt die Divisorschaltung die richtige Division für den Dividenden x und den Divisor A aus.

Liegt ein Divisor A im dritten Bereich [1/8 < A 1/16], so legen die beiden Wertbereichs-Diskriminatoren 45 und 46 der Divisorwert-Diskriminatorschaltung 36 die gleichen logischen Werte "1" an den zweiten Selektor 44, so daß dieser seinen dritten Anschluß Sb 3 auswählt. Dadurch wird dem Komplementgenerator 30 ein modifizierter Divisor 8 · A zugeführt, der durch den Verstärker 42 8-fach verstärkt wurde. Dadurch wird der im kleinsten Wertbereich [1/8 < A 1/16] liegende Divisor A zu einem verstärkten Divisor 8 · A modifiziert, der nahe dem Wert "1" liegt. Dieser verstärkte Divisor 8 · A wird dem Komplementgenerator 30 zugeführt.

Andererseits steuern logische Werte "1" der ersten und zweiten Wertbereichs-Diskriminatoren 45 und 46 der Divisorwert-Diskriminatorschaltung 36 den ersten Selektor 40 so, daß dieser den dritten Anschluß Sa 3 auswählt, wodurch dem Addierer 28 vom Verstärker 38 ein auf 1/8 bedämpfter modifizierter Dividend zugeführt wird. Der Dividend x wird somit auf einen Wert (1/8) · x verringert, um die Veränderung des Divsiors A zu kompensieren. Somit führt die Divisionsschaltung den richtigen Divisionsvorgang für den Dividenden x und den Divisor A aus.

Wenn ein Divisor A, der im dritten Bereich [1/16 < A] liegt, dem Anschluß 13 zugeführt wird, legen die ersten und zweiten Wertbereichs-Diskriminatoren 45 und 46 der Divisorwert-Diskriminatorschaltung 36 logische Werte "1" und "0" an den zweiten Selektor 44, so daß dieser den vierten Anschluß Sb 4 auswählt. Dadurch wird dem Komplementgenerator 30 vom Verstärker 43 ein modifizierter Divisor 16 · A zugeführt, d. h. der im kleinen Wertbereich [1/16 < A] liegende Divisor A wird so verstärkt, daß er nahe dem Wert "1" liegt.

Andererseits wird durch logische Werte "1" und "0" der ersten und zweiten Wertbereichs-Diskriminatoren 45 und 46 der Divisorwert-Diskriminatorschaltung 36 der erste Selektor 46 so gesteuert, daß er den vierten Anschluß Sa 4 auswählt. Dadurch wird der Dividend vom 1/16-fach-Verstärker 39 auf einen Wert (1/16) · x bedämpft und dem Addierer 28 zugeführt, so daß sich eine Kompensation für die Modifikation des Divisors A ergibt und der richtige Divisionsvorgang für den Dividenden x und den Divisor A durchgeführt wird.

Wie vorstehend beschrieben, modifiziert die Divisionsschaltung gemäß dem zweiten Ausführungsbeispiel der Erfindung den Divisor A auf einen Wert nahe "1", so daß der Quotient y, der durch zyklische Divisionsvorgänge in der Betriebsschleife 33 erhalten wird, sich mit einer verhältnismäßig kleinen Anzahl von Umläufen dem richtigen Wert annähert.

Claims

1. Divisionsschaltung zur Berechnung des Quotienten aus einem Dividenden und einem Divisor, mit einem ersten Eingang (12) zur Zufuhr des Dividenden, einem zweiten Eingang (13) zur Zufuhr des Divisors und einer Betriebsschaltung, die mit dem ersten und dem zweiten Eingang (12, 13) gekoppelt ist, um den Divisionsvorgang zwischen Dividend und Divisor durchzuführen, dadurch gekennzeichnet, daß die Betriebsschaltung einen Addierer (28) aufweist, der mit seiner ersten Eingangsklemme mit dem ersten Eingang (12) zum Empfang des Dividenden und mit seiner zweiten Eingangsklemme mit dem Ausgang eines Vervielfachers (29) verbunden ist, dessen erste Eingangsklemme mit dem Ausgang des Addierers (28) gekoppelt ist, so daß der Addierer (28) und der Vervielfacher (29) eine Betriebsschleife (33) bilden, wobei die zweite Eingangsklemme des Vervielfachers (29) mit dem zweiten Eingang (13) zum Empfang des Divisors gekoppelt ist und ein Register (31) mit der Betriebsschleife (33) verbunden ist, um den durch diese erhaltenen Quotienten abzugeben.

2. Divisionsschaltung nach Anspruch 1, gekennzeichnet durch einen zwischen dem zweiten Eingang (13) und dem Vervielfacher (29) liegenden Komplementgenerator (30) zur Erzeugung eines Komplements des Divisors zum Wert "1".

3. Divisionsschaltung nach Anspruch 1 oder 2, gekennzeichnet durch eine zwischen dem Ausgang des Addierers (28) und der ersten Eingangsklemme des Vervielfachers (29) liegende Verzögerungsschaltung (32).

4. Divisionsschaltung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß zwischen dem zweiten Eingang (13) und dem Vervielfacher eine Verstärkeranordnung (35) zur Verstärkung des Divisors und zwischen dem ersten Eingang (12) und dem Addierer eine Bedämpfungsanordnung (34) zur Bedämpfung des Dividenden entgegen der Wirkung der Verstärkeranordnung (35) vorgesehen ist.

5. Divisionsschaltung nach Anspruch 4, dadurch gekennzeichnet, daß die Verstärkeranordnung (35) mehrere Verstärker (41, 42, 43) mit unterschiedlichem Verstärkungsgrad und die Bedämpfungsanordnung (34) mehrere Bedämpfer (37, 38, 39) mit unterschiedlichem Bedämpfungsgrad enthalten.

6. Divisionsschaltung nach Anspruch 5, gekennzeichnet durch einen Divisorwert-Diskriminator (36) zur wahlweisen Betätigung eines der Verstärker (41, 42, 43) und eines der Bedämpfer (37, 38, 39) in Abhängigkeit vom Wert des Divisors.

7. Divisionsschaltung nach Anspruch 6, dadurch gekennzeichnet, daß der Divisorwert-Diskriminator (36) zwischen mehreren Größenbereichen des Divisors unterscheidet.