JPH07262693A - オーディオレートコンバータ - Google Patents
オーディオレートコンバータInfo
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- JPH07262693A JPH07262693A JP6047421A JP4742194A JPH07262693A JP H07262693 A JPH07262693 A JP H07262693A JP 6047421 A JP6047421 A JP 6047421A JP 4742194 A JP4742194 A JP 4742194A JP H07262693 A JPH07262693 A JP H07262693A
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- Japan
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- data
- audio data
- output
- rate
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F17/00—Digital computing or data processing equipment or methods, specially adapted for specific functions
- G06F17/10—Complex mathematical operations
- G06F17/17—Function evaluation by approximation methods, e.g. inter- or extrapolation, smoothing, least mean square method
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- General Engineering & Computer Science (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
Abstract
(57)【要約】
【目的】入力オーディオデータのサンプルレートに拘ら
ずに、サンプルレートを一定にして出力できるオーディ
オレートコンバータを得る。 【構成】ＰＦＳ（４８ＫＨｚ±ｘ％）のサンプルレート
の入力オーディオデータＤＡinをレートＰＦＳに同期し
た書き込みアドレスＷＡＤに従ってメモリ３に書き込
む。メモリ３よりレートＦＳ（４８ＫＨｚ）に同期した
読み出しアドレスＲＡＤに従ってオーディオデータを読
み出すと共に、出力オーディオデータのサンプル位置で
決まる係数データＣｏｅｆ．ＤＡＴＡをレートＦＳに同
期した読み出しアドレスＣｏｅｆ．ＡＤに従ってＲＯＭ
テーブル７より読み出し、データ演算回路６で積和演算
して出力オーディオデータＤＡoutを得る。入力オーデ
ィオデータＤＡinのサンプルレートＰＦＳが変化しても
出力オーディオデータＤＡoutのサンプルレートはＦＳ
で一定となる。
ずに、サンプルレートを一定にして出力できるオーディ
オレートコンバータを得る。 【構成】ＰＦＳ（４８ＫＨｚ±ｘ％）のサンプルレート
の入力オーディオデータＤＡinをレートＰＦＳに同期し
た書き込みアドレスＷＡＤに従ってメモリ３に書き込
む。メモリ３よりレートＦＳ（４８ＫＨｚ）に同期した
読み出しアドレスＲＡＤに従ってオーディオデータを読
み出すと共に、出力オーディオデータのサンプル位置で
決まる係数データＣｏｅｆ．ＤＡＴＡをレートＦＳに同
期した読み出しアドレスＣｏｅｆ．ＡＤに従ってＲＯＭ
テーブル７より読み出し、データ演算回路６で積和演算
して出力オーディオデータＤＡoutを得る。入力オーデ
ィオデータＤＡinのサンプルレートＰＦＳが変化しても
出力オーディオデータＤＡoutのサンプルレートはＦＳ
で一定となる。
Description
【０００１】
【産業上の利用分野】この発明は、オーディオデータの
サンプルレートを一定レートに変換するオーディオレー
トコンバータに関する。
サンプルレートを一定レートに変換するオーディオレー
トコンバータに関する。
【０００２】
【従来の技術】従来、例えば特公昭６３−６７７９４号
公報等に示されるように、テープ上に記録された番組を
再生する際にその番組の時間長を高精度に伸縮する、い
わゆるプログラムプレイが可能なＶＴＲが知られてい
る。
公報等に示されるように、テープ上に記録された番組を
再生する際にその番組の時間長を高精度に伸縮する、い
わゆるプログラムプレイが可能なＶＴＲが知られてい
る。
【０００３】ディジタルＶＴＲで上述のプログラムプレ
イが行なわれる場合、オーディオ再生系をプログラムレ
ートに合わせて動作させることが提案されている。
イが行なわれる場合、オーディオ再生系をプログラムレ
ートに合わせて動作させることが提案されている。
【０００４】
【発明が解決しようとする課題】上述したようにオーデ
ィオ再生系をプログラムレートに合わせて動作させる場
合、再生オーディオデータのサンプルレートは伸縮の度
合に応じて正規レートからはずれたものとなる。例え
ば、正規レートが４８ＫＨｚであるとき、プログラムプ
レイ時の再生オーディオデータのサンプルレートは４８
ＫＨｚ±ｘ％（±ｘ％は変動分）となる。このとき、Ａ
ＥＳ／ＥＢＵやＳＩＦのシリアルインタフェースは、４
８ＫＨｚを保証できず、再生オーディオデータの代わり
に４８ＫＨｚのミュート信号を出力している。すなわ
ち、再生オーディオデータをＡＥＳ／ＥＢＵやＳＩＦの
シリアルインタフェースを使用して伝送することができ
なかった。
ィオ再生系をプログラムレートに合わせて動作させる場
合、再生オーディオデータのサンプルレートは伸縮の度
合に応じて正規レートからはずれたものとなる。例え
ば、正規レートが４８ＫＨｚであるとき、プログラムプ
レイ時の再生オーディオデータのサンプルレートは４８
ＫＨｚ±ｘ％（±ｘ％は変動分）となる。このとき、Ａ
ＥＳ／ＥＢＵやＳＩＦのシリアルインタフェースは、４
８ＫＨｚを保証できず、再生オーディオデータの代わり
に４８ＫＨｚのミュート信号を出力している。すなわ
ち、再生オーディオデータをＡＥＳ／ＥＢＵやＳＩＦの
シリアルインタフェースを使用して伝送することができ
なかった。
【０００５】そこで、この発明では、入力オーディオデ
ータのサンプルレートに拘らずに、再生オーディオデー
タのサンプルレートを一定にして出力できるオーディオ
レートコンバータを提供するものである。
ータのサンプルレートに拘らずに、再生オーディオデー
タのサンプルレートを一定にして出力できるオーディオ
レートコンバータを提供するものである。
【０００６】
【課題を解決するための手段】この発明に係るオーディ
オレートコンバータは、入力オーディオデータをこの入
力オーディオデータに同期して形成された書き込みアド
レス信号に従ってデータメモリに書き込むメモリ書き込
み制御手段と、このデータメモリより一定周期で形成さ
れた読み出しアドレス信号に従ってオーディオデータを
読み出すメモリ読み出し制御手段と、データメモリより
読み出されるオーディオデータに対応して出力オーディ
オデータのサンプル位置で決まる係数データを出力する
係数データ出力手段と、データメモリより読み出される
オーディオデータおよび係数データ出力手段より出力さ
れる係数データを演算処理して出力オーディオデータを
得る演算処理手段とを備えるものである。
オレートコンバータは、入力オーディオデータをこの入
力オーディオデータに同期して形成された書き込みアド
レス信号に従ってデータメモリに書き込むメモリ書き込
み制御手段と、このデータメモリより一定周期で形成さ
れた読み出しアドレス信号に従ってオーディオデータを
読み出すメモリ読み出し制御手段と、データメモリより
読み出されるオーディオデータに対応して出力オーディ
オデータのサンプル位置で決まる係数データを出力する
係数データ出力手段と、データメモリより読み出される
オーディオデータおよび係数データ出力手段より出力さ
れる係数データを演算処理して出力オーディオデータを
得る演算処理手段とを備えるものである。
【０００７】例えば、読み出しアドレス信号を、所定周
期毎に書き込みアドレス信号との差が一定値となるよう
に同期化処理をするアドレス同期化手段を設けるもので
ある。また例えば、入力オーディオデータのサンプルレ
ートが変化しているレート変換過渡期では、アドレス同
期化手段は同期化処理を中止するものである。
期毎に書き込みアドレス信号との差が一定値となるよう
に同期化処理をするアドレス同期化手段を設けるもので
ある。また例えば、入力オーディオデータのサンプルレ
ートが変化しているレート変換過渡期では、アドレス同
期化手段は同期化処理を中止するものである。
【０００８】
【作用】この発明においては、データメモリより一定周
期で読み出されるオーディオデータと出力オーディオデ
ータのサンプル位置で決まる係数データとを演算処理し
て出力オーディオデータを得るようにしているので、入
力オーディオデータのサンプルレートに拘らずに、一定
のサンプルレートの出力オーディオデータを得ることが
可能となる。例えば、出力オーディオデータのサンプル
レートを４８ＫＨｚとすることで、ＡＥＳ／ＥＢＵやＳ
ＩＦのシリアルインタフェースを使用した伝送が可能と
なる。
期で読み出されるオーディオデータと出力オーディオデ
ータのサンプル位置で決まる係数データとを演算処理し
て出力オーディオデータを得るようにしているので、入
力オーディオデータのサンプルレートに拘らずに、一定
のサンプルレートの出力オーディオデータを得ることが
可能となる。例えば、出力オーディオデータのサンプル
レートを４８ＫＨｚとすることで、ＡＥＳ／ＥＢＵやＳ
ＩＦのシリアルインタフェースを使用した伝送が可能と
なる。
【０００９】また、読み出しアドレス信号を、所定周期
毎に書き込みアドレス信号との差が一定値となるように
同期化処理をすることにより、例えばＶＴＲではビデオ
データの信号処理に対応するオーディオデータの遅延時
間を確保でき、オーディオとビデオのリップシンクを保
つことが可能となる。
毎に書き込みアドレス信号との差が一定値となるように
同期化処理をすることにより、例えばＶＴＲではビデオ
データの信号処理に対応するオーディオデータの遅延時
間を確保でき、オーディオとビデオのリップシンクを保
つことが可能となる。
【００１０】また、入力オーディオデータのサンプルレ
ートが変化しているレート変換過渡期では読み出しアド
レス信号と書き込みアドレス信号の位相関係は保証され
ず、同期化処理をすることで出力オーディオデータの不
連続による異音の発生を招くおそれがあるが、レート変
換過渡期で同期化処理を中止することで、異音の発生を
防止することが可能となる。
ートが変化しているレート変換過渡期では読み出しアド
レス信号と書き込みアドレス信号の位相関係は保証され
ず、同期化処理をすることで出力オーディオデータの不
連続による異音の発生を招くおそれがあるが、レート変
換過渡期で同期化処理を中止することで、異音の発生を
防止することが可能となる。
【００１１】
【実施例】以下、図１を参照しながら、この発明の一実
施例について説明する。本例は、４８ＫＨｚ±ｘ％のサ
ンプルレートの入力オーディオデータＤＡinに対して、
４８ＫＨｚのサンプルレートの出力オーディオデータＤ
Ａoutを得るものである。
施例について説明する。本例は、４８ＫＨｚ±ｘ％のサ
ンプルレートの入力オーディオデータＤＡinに対して、
４８ＫＨｚのサンプルレートの出力オーディオデータＤ
Ａoutを得るものである。
【００１２】図において、１は入力端子であり、この入
力端子１には例えばＶＴＲのプログラムプレイ時に得ら
れる再生オーディオデータ（シリアルデータ）が入力オ
ーディオデータＤＡinとして供給される。このオーディ
オデータＤＡinのサンプルレートＰＦＳは４８ＫＨｚ±
ｘ％である。入力端子１に供給されるオーディオデータ
ＤＡinはシリアル／パラレル変換回路２でパラレルデー
タに変換された後にメモリ３に書き込みデータＷＤＡＴ
Ａとして供給される。
力端子１には例えばＶＴＲのプログラムプレイ時に得ら
れる再生オーディオデータ（シリアルデータ）が入力オ
ーディオデータＤＡinとして供給される。このオーディ
オデータＤＡinのサンプルレートＰＦＳは４８ＫＨｚ±
ｘ％である。入力端子１に供給されるオーディオデータ
ＤＡinはシリアル／パラレル変換回路２でパラレルデー
タに変換された後にメモリ３に書き込みデータＷＤＡＴ
Ａとして供給される。
【００１３】メモリ３には書き込みアドレス発生回路４
よりサンプルレートＰＦＳに同期して書き込みアドレス
信号ＷＡＤが供給され、このアドレス信号ＷＡＤに従っ
てデータＷＤＡＴＡの書き込みが行なわれる。一方、メ
モリ３には読み出しアドレス発生回路５よりサンプルレ
ートＦＳ（４８ＫＨｚ）に同期して読み出しアドレス信
号ＲＡＤが供給され、このアドレス信号ＲＡＤに従って
読み出しが行なわれる。メモリ３より出力される読み出
しデータＲＤＡＴＡはデータ演算回路６に供給される。
よりサンプルレートＰＦＳに同期して書き込みアドレス
信号ＷＡＤが供給され、このアドレス信号ＷＡＤに従っ
てデータＷＤＡＴＡの書き込みが行なわれる。一方、メ
モリ３には読み出しアドレス発生回路５よりサンプルレ
ートＦＳ（４８ＫＨｚ）に同期して読み出しアドレス信
号ＲＡＤが供給され、このアドレス信号ＲＡＤに従って
読み出しが行なわれる。メモリ３より出力される読み出
しデータＲＤＡＴＡはデータ演算回路６に供給される。
【００１４】また、７は係数データが格納されたＲＯＭ
テーブルである。このＲＯＭテーブル７には読み出しア
ドレス発生回路５よりサンプルレートＦＳに同期して読
み出しアドレス信号Ｃｏｅｆ．ＡＤが供給され、このア
ドレス信号Ｃｏｅｆ．ＡＤに従って読み出しが行なわれ
る。ＲＯＭテーブル７より読み出される係数データＣｏ
ｅｆ．ＤＡＴＡはデータ演算回路６に供給される。
テーブルである。このＲＯＭテーブル７には読み出しア
ドレス発生回路５よりサンプルレートＦＳに同期して読
み出しアドレス信号Ｃｏｅｆ．ＡＤが供給され、このア
ドレス信号Ｃｏｅｆ．ＡＤに従って読み出しが行なわれ
る。ＲＯＭテーブル７より読み出される係数データＣｏ
ｅｆ．ＤＡＴＡはデータ演算回路６に供給される。
【００１５】ここで、データ演算回路６では、３２次の
オーバーサンプリング処理が行なわれるため、上述せず
もメモリ３からは１／ＦＳの時間内に入力オーディオデ
ータＤＡinを構成する３２サンプルのオーディオデータ
が１／２５６ＦＳの周期でもって順次読み出される。こ
の場合、３２サンプルのオーディオデータは、図２に示
すように、出力オーディオデータＤＡoutとして得よう
としているオーディオデータ（△印で図示）のサンプル
位置の前後にそれぞれ位置する入力オーディオデータＤ
Ａinの１６サンプルのオーディオデータ（−１６〜−
１，１〜１６の番号を付した○印で図示）で構成され
る。
オーバーサンプリング処理が行なわれるため、上述せず
もメモリ３からは１／ＦＳの時間内に入力オーディオデ
ータＤＡinを構成する３２サンプルのオーディオデータ
が１／２５６ＦＳの周期でもって順次読み出される。こ
の場合、３２サンプルのオーディオデータは、図２に示
すように、出力オーディオデータＤＡoutとして得よう
としているオーディオデータ（△印で図示）のサンプル
位置の前後にそれぞれ位置する入力オーディオデータＤ
Ａinの１６サンプルのオーディオデータ（−１６〜−
１，１〜１６の番号を付した○印で図示）で構成され
る。
【００１６】また、上述せずもＲＯＭテーブル７から
は、メモリ３からの３２サンプルのオーディオデータの
それぞれに対応して３２個の係数データＣｏｅｆ．ＤＡ
ＴＡが１／２５６ＦＳの周期でもって読み出される。こ
の３２個の係数データＣｏｅｆ．ＤＡＴＡは出力オーデ
ィオデータＤＡoutとして得ようとしているオーディオ
データのサンプル位置によって一義的に決定される。
は、メモリ３からの３２サンプルのオーディオデータの
それぞれに対応して３２個の係数データＣｏｅｆ．ＤＡ
ＴＡが１／２５６ＦＳの周期でもって読み出される。こ
の３２個の係数データＣｏｅｆ．ＤＡＴＡは出力オーデ
ィオデータＤＡoutとして得ようとしているオーディオ
データのサンプル位置によって一義的に決定される。
【００１７】データ演算回路６では、１／ＦＳの時間内
に、メモリ３より読み出されるオーディオデータとそれ
に対応するＲＯＭテーブル７より読み出される係数デー
タとが順次乗算され、そして３２個の乗算結果が加算さ
れて出力オーディオデータＤＡoutとして得ようとして
いるオーディオデータが形成される。そして、データ演
算回路６からは１／ＦＳの周期でもって出力オーディオ
データＤＡoutを構成するオーディオデータが出力さ
れ、従って出力端子８にはサンプルレートがＦＳである
出力オーディオデータＤＡoutが得られる。
に、メモリ３より読み出されるオーディオデータとそれ
に対応するＲＯＭテーブル７より読み出される係数デー
タとが順次乗算され、そして３２個の乗算結果が加算さ
れて出力オーディオデータＤＡoutとして得ようとして
いるオーディオデータが形成される。そして、データ演
算回路６からは１／ＦＳの周期でもって出力オーディオ
データＤＡoutを構成するオーディオデータが出力さ
れ、従って出力端子８にはサンプルレートがＦＳである
出力オーディオデータＤＡoutが得られる。
【００１８】また、９はＰＬＬ回路であり、このＰＬＬ
回路９にはシステムコントローラ（図示せず）より２５
６ＦＳの周波数を有する基準クロックＣＬＫおよびＶＴ
Ｒの再生速度を示す速度データＳＰＤが供給される。速
度データＳＰＤは通常再生時には「１０００」であっ
て、プログラムプレイ時で再生速度がずれるときは「１
０００±ｎ」となる。例えば、再生速度が１％だけ上昇
するとき速度データＳＰＤ＝１０１０となり、逆に再生
速度が１％だけ下降するとき速度データＳＰＤ＝９９０
となる。
回路９にはシステムコントローラ（図示せず）より２５
６ＦＳの周波数を有する基準クロックＣＬＫおよびＶＴ
Ｒの再生速度を示す速度データＳＰＤが供給される。速
度データＳＰＤは通常再生時には「１０００」であっ
て、プログラムプレイ時で再生速度がずれるときは「１
０００±ｎ」となる。例えば、再生速度が１％だけ上昇
するとき速度データＳＰＤ＝１０１０となり、逆に再生
速度が１％だけ下降するとき速度データＳＰＤ＝９９０
となる。
【００１９】図３は、ＰＬＬ回路９の具体構成を示して
いる。図において、基準クロックＣＬＫは分周器１１で
１／２５６に分周されて、ＦＳ（４８ＫＨｚ）の周波数
を有する読み出しクロックＲＣＫが形成される。また、
この読み出しクロックＲＣＫが分周器１２で１／１００
０に分周されて、ＦＳ／１０００（４８Ｈｚ）の周波数
を有する同期パルスＰＳが形成される。また、基準クロ
ックＣＬＫは分周器１３で１／１０００に分周されて位
相比較信号ＳＲＰが形成され、この位相比較信号ＳＲＰ
は位相比較器１４に供給される。
いる。図において、基準クロックＣＬＫは分周器１１で
１／２５６に分周されて、ＦＳ（４８ＫＨｚ）の周波数
を有する読み出しクロックＲＣＫが形成される。また、
この読み出しクロックＲＣＫが分周器１２で１／１００
０に分周されて、ＦＳ／１０００（４８Ｈｚ）の周波数
を有する同期パルスＰＳが形成される。また、基準クロ
ックＣＬＫは分周器１３で１／１０００に分周されて位
相比較信号ＳＲＰが形成され、この位相比較信号ＳＲＰ
は位相比較器１４に供給される。
【００２０】また、１５は分周器であり、この分周器１
５には速度データＳＰＤが供給され、その分周比が１／
ＳＰＤに設定される。電圧制御発振器１６の出力信号は
分周器１５で１／ＳＰＤに分周された後に位相比較器１
４に供給される。そして、位相比較器１４の比較出力信
号が電圧制御発振器１６に制御信号として供給される。
位相比較器１４、分周器１５、電圧制御発振器１６によ
る位相ロックループによって、分周器１５より出力され
る位相比較信号ＳＣＰは分周器１３より出力される位相
比較信号ＳＲＰと位相および周波数が等しくなるように
制御される。
５には速度データＳＰＤが供給され、その分周比が１／
ＳＰＤに設定される。電圧制御発振器１６の出力信号は
分周器１５で１／ＳＰＤに分周された後に位相比較器１
４に供給される。そして、位相比較器１４の比較出力信
号が電圧制御発振器１６に制御信号として供給される。
位相比較器１４、分周器１５、電圧制御発振器１６によ
る位相ロックループによって、分周器１５より出力され
る位相比較信号ＳＣＰは分周器１３より出力される位相
比較信号ＳＲＰと位相および周波数が等しくなるように
制御される。
【００２１】この場合、位相比較信号ＳＲＰ，ＳＣＰの
周波数は、２５６ＦＳ／１０００（１２．２８８ＫＨ
ｚ）となるため、電圧制御発振器１６の出力信号の周波
数は、入力オーディオデータＤＡinのサンプルレートＰ
ＦＳ（４８ＫＨｚ±ｘ％）の２５６倍の周波数を有する
ものとなる。この電圧制御発振器１６の出力信号は分周
器１７で１／２５６に分周されて、ＰＦＳ（４８ＫＨｚ
±ｘ％）の周波数を有する書き込みクロックＷＣＫが形
成される。
周波数は、２５６ＦＳ／１０００（１２．２８８ＫＨ
ｚ）となるため、電圧制御発振器１６の出力信号の周波
数は、入力オーディオデータＤＡinのサンプルレートＰ
ＦＳ（４８ＫＨｚ±ｘ％）の２５６倍の周波数を有する
ものとなる。この電圧制御発振器１６の出力信号は分周
器１７で１／２５６に分周されて、ＰＦＳ（４８ＫＨｚ
±ｘ％）の周波数を有する書き込みクロックＷＣＫが形
成される。
【００２２】以上のＰＬＬ回路９の構成においては、上
述したように位相比較信号ＳＲＰおよびＳＣＰの位相が
ロックするように制御される。また、分周器１３より出
力される位相比較信号ＳＲＰは基準クロックＣＬＫを１
／１０００に分周したものであり、基準クロックＣＬＫ
を１／２５６に分周し、さらに１／１０００に分周して
得られる同期パルスＰＳとは位相がロックしている。つ
まり、同期パルスＰＳは、基準クロックＣＬＫに対して
も、電圧制御発振器１６の出力信号に対しても一定の位
相関係で位相ロックしていることになる。
述したように位相比較信号ＳＲＰおよびＳＣＰの位相が
ロックするように制御される。また、分周器１３より出
力される位相比較信号ＳＲＰは基準クロックＣＬＫを１
／１０００に分周したものであり、基準クロックＣＬＫ
を１／２５６に分周し、さらに１／１０００に分周して
得られる同期パルスＰＳとは位相がロックしている。つ
まり、同期パルスＰＳは、基準クロックＣＬＫに対して
も、電圧制御発振器１６の出力信号に対しても一定の位
相関係で位相ロックしていることになる。
【００２３】図１に戻って、書き込みアドレス発生回路
４にはＰＬＬ回路９より出力される書き込みクロックＷ
ＣＫが供給される。書き込みアドレス発生回路４では書
き込みクロックＷＣＫに同期して上述した書き込みアド
レス信号ＷＡＤが形成される。
４にはＰＬＬ回路９より出力される書き込みクロックＷ
ＣＫが供給される。書き込みアドレス発生回路４では書
き込みクロックＷＣＫに同期して上述した書き込みアド
レス信号ＷＡＤが形成される。
【００２４】また、読み出しアドレス発生回路５には、
ＰＬＬ回路９より出力される読み出しクロックＲＣＫ、
基準クロックＣＬＫ、速度データＳＰＤおよび同期パル
スＰＳが供給され、書き込みアドレス発生回路４より書
き込みアドレス信号ＷＡＤが供給され、さらにシステム
コントローラ（図示せず）よりレート変換過渡期（ＶＴ
Ｒの再生速度、従って速度データＳＰＤが変化している
期間）に対応してハイレベル「Ｈ」となるレート変換過
渡信号ＳＴＴが供給され、上述した読み出しアドレス信
号ＲＡＤ，Ｃｏｅｆ．ＡＤが形成される。
ＰＬＬ回路９より出力される読み出しクロックＲＣＫ、
基準クロックＣＬＫ、速度データＳＰＤおよび同期パル
スＰＳが供給され、書き込みアドレス発生回路４より書
き込みアドレス信号ＷＡＤが供給され、さらにシステム
コントローラ（図示せず）よりレート変換過渡期（ＶＴ
Ｒの再生速度、従って速度データＳＰＤが変化している
期間）に対応してハイレベル「Ｈ」となるレート変換過
渡信号ＳＴＴが供給され、上述した読み出しアドレス信
号ＲＡＤ，Ｃｏｅｆ．ＡＤが形成される。
【００２５】図４は、読み出しアドレス発生回路５の具
体構成を示している。図において、速度データＳＰＤは
１１ビットのパラレルデータとして加算器２１に供給さ
れてオフセットＯＦＳ１が加算された後に加算器２２を
介して１２ビットデータとしてラッチ回路２３に供給さ
れる。このラッチ回路２３には周波数がＦＳ（４８ＫＨ
ｚ）の読み出しクロックＲＣＫがラッチパルスとして供
給され、その立ち下がりタイミングで１２ビットデータ
がラッチされる。そして、上位２ビットはキャリーデー
タＣＡＲとなると共に、下位１０ビットは加算器２４で
オフセットＯＦＳ２が加算されて距離データＤＳＴとな
る。距離データＤＳＴは加算器２２に供給される。
体構成を示している。図において、速度データＳＰＤは
１１ビットのパラレルデータとして加算器２１に供給さ
れてオフセットＯＦＳ１が加算された後に加算器２２を
介して１２ビットデータとしてラッチ回路２３に供給さ
れる。このラッチ回路２３には周波数がＦＳ（４８ＫＨ
ｚ）の読み出しクロックＲＣＫがラッチパルスとして供
給され、その立ち下がりタイミングで１２ビットデータ
がラッチされる。そして、上位２ビットはキャリーデー
タＣＡＲとなると共に、下位１０ビットは加算器２４で
オフセットＯＦＳ２が加算されて距離データＤＳＴとな
る。距離データＤＳＴは加算器２２に供給される。
【００２６】ここで、オフセットＯＦＳ１は再生速度に
応じて制御される。すなわち、再生速度が通常再生時よ
り大きくなる（ＳＰＤ＞１０００）ときはＯＦＳ１＝
「２４」とされ、逆に再生速度が通常再生時より小さく
なる（ＳＰＤ＜１０００）ときはＯＦＳ１は「０」とさ
れる。また、オフセットＯＦＳ２は再生速度およびキャ
リーデータＣＡＲに応じて制御される。すなわち、再生
速度が通常再生時より大きくなるとき、キャリーデータ
ＣＡＲが「１」であるときはＯＦＳ２＝「０」とされ、
キャリーデータＣＡＲが「２」であるときはＯＦＳ２＝
「２４」とされる。一方、再生速度が通常再生時より小
さくなるとき、キャリーデータＣＡＲが「１」であると
きはＯＦＳ２＝「２４」とされ、キャリーデータＣＡＲ
が「０」であるときはＯＦＳ２＝「０」とされる。
応じて制御される。すなわち、再生速度が通常再生時よ
り大きくなる（ＳＰＤ＞１０００）ときはＯＦＳ１＝
「２４」とされ、逆に再生速度が通常再生時より小さく
なる（ＳＰＤ＜１０００）ときはＯＦＳ１は「０」とさ
れる。また、オフセットＯＦＳ２は再生速度およびキャ
リーデータＣＡＲに応じて制御される。すなわち、再生
速度が通常再生時より大きくなるとき、キャリーデータ
ＣＡＲが「１」であるときはＯＦＳ２＝「０」とされ、
キャリーデータＣＡＲが「２」であるときはＯＦＳ２＝
「２４」とされる。一方、再生速度が通常再生時より小
さくなるとき、キャリーデータＣＡＲが「１」であると
きはＯＦＳ２＝「２４」とされ、キャリーデータＣＡＲ
が「０」であるときはＯＦＳ２＝「０」とされる。
【００２７】ラッチ回路２３より出力される２ビットの
キャリーデータＣＡＲは読み出しアドレス信号ＲＡＤを
出力するためのカウンタ２５に供給される。この場合、
キャリーデータＣＡＲが「０」、「１」および「２」で
あるときそれぞれメモリ３（図１参照）より読み出され
る入力オーディオデータＤＡinの３２サンプルのオーデ
ィオデータが０サンプル、１サンプルおよび２サンプル
だけずれるように、読み出しクロックＲＣＫの立ち下が
りのタイミングでカウンタ２５のインクリメント動作が
行なわれる。そして、カウンタ２５より、読み出しクロ
ックＲＣＫの各周期内に、基準クロックＣＬＫの周期で
もって３２サンプル分の読み出しアドレス信号ＲＡＤが
順次出力される。
キャリーデータＣＡＲは読み出しアドレス信号ＲＡＤを
出力するためのカウンタ２５に供給される。この場合、
キャリーデータＣＡＲが「０」、「１」および「２」で
あるときそれぞれメモリ３（図１参照）より読み出され
る入力オーディオデータＤＡinの３２サンプルのオーデ
ィオデータが０サンプル、１サンプルおよび２サンプル
だけずれるように、読み出しクロックＲＣＫの立ち下が
りのタイミングでカウンタ２５のインクリメント動作が
行なわれる。そして、カウンタ２５より、読み出しクロ
ックＲＣＫの各周期内に、基準クロックＣＬＫの周期で
もって３２サンプル分の読み出しアドレス信号ＲＡＤが
順次出力される。
【００２８】また、加算器２４より出力される距離デー
タＤＳＴは、入力オーディオデータＤＡinの各サンプル
位置間を１０００等分して「２４」〜「１０２３」で表
した場合に、出力オーディオデータＤＡoutとして得よ
うとしているオーディオデータのサンプル位置（図２の
△印参照）を示すものとなる。この距離データＤＳＴが
決まると、入力オーディオデータＤＡinの３２サンプル
のオーディオデータとの位置関係が決まるので、この３
２サンプルのオーディオデータにそれぞれ対応する係数
データＣｏｅｆ．ＤＡＴＡは一義的に決まることにな
る。この距離データＤＳＴは係数アドレス発生器２６に
供給され、メモリ３より出力されるオーディオデータに
同期して、読み出しクロックＲＣＫの各周期内に基準ク
ロックＣＬＫの周期でもって３２個分の読み出しアドレ
ス信号Ｃｏｅｆ．ＡＤが順次出力される。
タＤＳＴは、入力オーディオデータＤＡinの各サンプル
位置間を１０００等分して「２４」〜「１０２３」で表
した場合に、出力オーディオデータＤＡoutとして得よ
うとしているオーディオデータのサンプル位置（図２の
△印参照）を示すものとなる。この距離データＤＳＴが
決まると、入力オーディオデータＤＡinの３２サンプル
のオーディオデータとの位置関係が決まるので、この３
２サンプルのオーディオデータにそれぞれ対応する係数
データＣｏｅｆ．ＤＡＴＡは一義的に決まることにな
る。この距離データＤＳＴは係数アドレス発生器２６に
供給され、メモリ３より出力されるオーディオデータに
同期して、読み出しクロックＲＣＫの各周期内に基準ク
ロックＣＬＫの周期でもって３２個分の読み出しアドレ
ス信号Ｃｏｅｆ．ＡＤが順次出力される。
【００２９】図５は、＋１％だけ速度アップした場合に
おける読み出しアドレス発生回路５の動作を示すもので
ある。同図Ａは読み出しクロックＲＣＫ、同図Ｂは速度
データＳＰＤ、同図Ｃは加算器２１の出力データ、同図
Ｄは加算器２２の出力データ、同図Ｅはラッチ回路２３
より出力される１０ビットデータ、同図Ｆはラッチ回路
２３より出力されるキャリーデータＣＡＲ、同図Ｇは加
算器２４より出力される距離データＤＳＴ、同図Ｈはオ
フセットＯＦＳ１、同図ＩはオフセットＯＦＳ２を示し
ている。
おける読み出しアドレス発生回路５の動作を示すもので
ある。同図Ａは読み出しクロックＲＣＫ、同図Ｂは速度
データＳＰＤ、同図Ｃは加算器２１の出力データ、同図
Ｄは加算器２２の出力データ、同図Ｅはラッチ回路２３
より出力される１０ビットデータ、同図Ｆはラッチ回路
２３より出力されるキャリーデータＣＡＲ、同図Ｇは加
算器２４より出力される距離データＤＳＴ、同図Ｈはオ
フセットＯＦＳ１、同図ＩはオフセットＯＦＳ２を示し
ている。
【００３０】この場合、読み出しクロックＲＣＫに同期
して距離データＤＳＴは「２４」→「３４」→「４４」
→・・・→「１０１４」→「２４」→・・・のように変
化していく。そして、基本的には距離データＤＳＴの変
化に伴って入力オーディオデータＤＡinの３２サンプル
のオーディオデータが１サンプルだけずれるようにされ
るが（ＣＡＲ＝「１」）、距離データＤＳＴが「１０１
４」から「２４」に変化する場合には２サンプルだけず
れるようにされる（ＣＡＲ＝「２」）。これは、距離デ
ータＤＳＴが「１０１４」から「２４」に変化する場
合、出力オーディオデータＤＡoutとして得ようとする
オーディオデータのサンプル位置が、入力オーディオデ
ータＤＡinのオーディオデータのサンプル位置を２個飛
び越えた位置に移動するからである。
して距離データＤＳＴは「２４」→「３４」→「４４」
→・・・→「１０１４」→「２４」→・・・のように変
化していく。そして、基本的には距離データＤＳＴの変
化に伴って入力オーディオデータＤＡinの３２サンプル
のオーディオデータが１サンプルだけずれるようにされ
るが（ＣＡＲ＝「１」）、距離データＤＳＴが「１０１
４」から「２４」に変化する場合には２サンプルだけず
れるようにされる（ＣＡＲ＝「２」）。これは、距離デ
ータＤＳＴが「１０１４」から「２４」に変化する場
合、出力オーディオデータＤＡoutとして得ようとする
オーディオデータのサンプル位置が、入力オーディオデ
ータＤＡinのオーディオデータのサンプル位置を２個飛
び越えた位置に移動するからである。
【００３１】図６は、−１％だけ速度ダウンした場合に
おける読み出しアドレス発生回路５の動作を示すもので
ある。同図Ａ〜Ｉはそれぞれ図５Ａ〜Ｉに対応したデー
タを示している。この場合、読み出しクロックＲＣＫに
同期して距離データＤＳＴは「１０２３」→「１０１
３」→「１００３」→・・・→「３３」→「１０２３」
→・・・のように変化していく。そして、基本的には距
離データＤＳＴの変化に伴って入力オーディオデータＤ
Ａinの３２サンプルのオーディオデータが１サンプルだ
けずれるようにされるが（ＣＡＲ＝「１」）、距離デー
タＤＳＴが「３３」から「１０２３」に変化する場合に
はずれないようにされる（ＣＡＲ＝「０」）。これは、
距離データＤＳＴが「３３」から「１０２３」に変化す
る場合、出力オーディオデータＤＡoutとして得ようと
するオーディオデータのサンプル位置が、入力オーディ
オデータＤＡinのオーディオデータのサンプル位置を飛
び越えない位置に移動するからである。
おける読み出しアドレス発生回路５の動作を示すもので
ある。同図Ａ〜Ｉはそれぞれ図５Ａ〜Ｉに対応したデー
タを示している。この場合、読み出しクロックＲＣＫに
同期して距離データＤＳＴは「１０２３」→「１０１
３」→「１００３」→・・・→「３３」→「１０２３」
→・・・のように変化していく。そして、基本的には距
離データＤＳＴの変化に伴って入力オーディオデータＤ
Ａinの３２サンプルのオーディオデータが１サンプルだ
けずれるようにされるが（ＣＡＲ＝「１」）、距離デー
タＤＳＴが「３３」から「１０２３」に変化する場合に
はずれないようにされる（ＣＡＲ＝「０」）。これは、
距離データＤＳＴが「３３」から「１０２３」に変化す
る場合、出力オーディオデータＤＡoutとして得ようと
するオーディオデータのサンプル位置が、入力オーディ
オデータＤＡinのオーディオデータのサンプル位置を飛
び越えない位置に移動するからである。
【００３２】図４に戻って、書き込みアドレス信号ＷＡ
Ｄはラッチ回路２７に供給される。このラッチ回路２７
には読み出しクロックＲＣＫがラッチパルスとして供給
され、その立ち下がりタイミングで書き込みアドレス信
号ＷＡＤがラッチされる。そして、ラッチ回路２７でラ
ッチされた書き込みアドレス信号ＷＡＤは減算器２８で
一定値ＬＶが減算された後にカウンタ２５にロードデー
タとして供給される。一定値ＬＶは、例えばＶＴＲにお
けるビデオデータの信号処理による遅延時間（例えば４
フィールド期間）に対応するメモリ３のアドレス間隔に
設定される。
Ｄはラッチ回路２７に供給される。このラッチ回路２７
には読み出しクロックＲＣＫがラッチパルスとして供給
され、その立ち下がりタイミングで書き込みアドレス信
号ＷＡＤがラッチされる。そして、ラッチ回路２７でラ
ッチされた書き込みアドレス信号ＷＡＤは減算器２８で
一定値ＬＶが減算された後にカウンタ２５にロードデー
タとして供給される。一定値ＬＶは、例えばＶＴＲにお
けるビデオデータの信号処理による遅延時間（例えば４
フィールド期間）に対応するメモリ３のアドレス間隔に
設定される。
【００３３】また、同期パルスＰＳはアンドゲート２９
に供給される。このアンドゲート２９にはレート変換過
渡信号ＳＴＴがインバータ３０を介してゲート制御信号
として供給される。レート変換過渡期でないときはレー
ト変換過渡信号ＳＴＴがローレベル「Ｌ」であるため、
同期パルスＰＳはアンドゲート２９を介してカウンタ２
５にロードパルスとして供給される。そして、読み出し
アドレスデータＲＡＤとして減算器２８より出力される
ロードデータ（ＷＡＤ−ＬＶ）がロードされる。一方、
レート変換過渡期のときはレート変換過渡信号ＳＴＴが
ハイレベル「Ｈ」であるため、同期パルスＰＳはカウン
タ２５に供給されず、上述したロード動作は行われな
い。なお、上述したようにメモリ３からは１／ＦＳの時
間内に入力オーディオデータＤＡinを構成する３２サン
プルのオーディオデータが読み出されるが、ロードデー
タ（ＷＡＤ−ＬＶ）は最初のサンプルのオーディオデー
タの読み出しアドレスとなる。
に供給される。このアンドゲート２９にはレート変換過
渡信号ＳＴＴがインバータ３０を介してゲート制御信号
として供給される。レート変換過渡期でないときはレー
ト変換過渡信号ＳＴＴがローレベル「Ｌ」であるため、
同期パルスＰＳはアンドゲート２９を介してカウンタ２
５にロードパルスとして供給される。そして、読み出し
アドレスデータＲＡＤとして減算器２８より出力される
ロードデータ（ＷＡＤ−ＬＶ）がロードされる。一方、
レート変換過渡期のときはレート変換過渡信号ＳＴＴが
ハイレベル「Ｈ」であるため、同期パルスＰＳはカウン
タ２５に供給されず、上述したロード動作は行われな
い。なお、上述したようにメモリ３からは１／ＦＳの時
間内に入力オーディオデータＤＡinを構成する３２サン
プルのオーディオデータが読み出されるが、ロードデー
タ（ＷＡＤ−ＬＶ）は最初のサンプルのオーディオデー
タの読み出しアドレスとなる。
【００３４】以上説明したように本例においては、入力
端子１にサンプルレートがＰＦＳ（４８ＫＨｚ±ｘ％）
の入力オーディオデータＤＡinが供給される場合、出力
端子８にはサンプルレートがＦＳ（４８ＫＨｚ）の出力
オーディオデータＤＡoutを得ることができる。したが
って、ＶＴＲでプログラムプレイが行なわれる場合であ
っても、出力オーディオデータＤＡoutのサンプルレー
トを４８ＫＨｚとすることで、ＡＥＳ／ＥＢＵやＳＩＦ
のシリアルインタフェースを使用した伝送が可能となる
等の効果がある。
端子１にサンプルレートがＰＦＳ（４８ＫＨｚ±ｘ％）
の入力オーディオデータＤＡinが供給される場合、出力
端子８にはサンプルレートがＦＳ（４８ＫＨｚ）の出力
オーディオデータＤＡoutを得ることができる。したが
って、ＶＴＲでプログラムプレイが行なわれる場合であ
っても、出力オーディオデータＤＡoutのサンプルレー
トを４８ＫＨｚとすることで、ＡＥＳ／ＥＢＵやＳＩＦ
のシリアルインタフェースを使用した伝送が可能となる
等の効果がある。
【００３５】また本例においては、図４に示すように、
４８Ｈｚ毎に同期パルスＰＳによって、読み出しアドレ
ス発生回路５のカウンタ２５に減算器２８より出力され
るロードデータ（ＷＡＤ−ＬＶ）が読み出しアドレスデ
ータＲＡＤとしてロードされ、読み出しアドレス信号Ｒ
ＡＤは書き込みアドレス信号ＷＡＤに対して一定値ＬＶ
だけ遅れるように同期化処理が行なわれる。そのため、
一定値ＬＶをＶＴＲにおけるビデオデータの信号処理に
よる遅延時間に対応するメモリ３のアドレス間隔に設定
することで、オーディオとビデオのリップシンクを保つ
ことができる。
４８Ｈｚ毎に同期パルスＰＳによって、読み出しアドレ
ス発生回路５のカウンタ２５に減算器２８より出力され
るロードデータ（ＷＡＤ−ＬＶ）が読み出しアドレスデ
ータＲＡＤとしてロードされ、読み出しアドレス信号Ｒ
ＡＤは書き込みアドレス信号ＷＡＤに対して一定値ＬＶ
だけ遅れるように同期化処理が行なわれる。そのため、
一定値ＬＶをＶＴＲにおけるビデオデータの信号処理に
よる遅延時間に対応するメモリ３のアドレス間隔に設定
することで、オーディオとビデオのリップシンクを保つ
ことができる。
【００３６】また、レート変換過渡期ではＰＬＬ回路９
は位相ロック状態にないため、読み出しアドレス信号Ｗ
ＡＤと書き込みアドレス信号ＲＡＤの位相関係は保証さ
れず、同期化処理をすることで出力オーディオデータＤ
Ａoutの不連続による異音の発生を招くおそれがある
が、本例ではレート変換過渡期にカウンタ２５に同期パ
ルスＰＳが供給されることがなく同期化処理が中止され
るため、異音の発生を防止することができる。
は位相ロック状態にないため、読み出しアドレス信号Ｗ
ＡＤと書き込みアドレス信号ＲＡＤの位相関係は保証さ
れず、同期化処理をすることで出力オーディオデータＤ
Ａoutの不連続による異音の発生を招くおそれがある
が、本例ではレート変換過渡期にカウンタ２５に同期パ
ルスＰＳが供給されることがなく同期化処理が中止され
るため、異音の発生を防止することができる。
【００３７】なお、上述実施例におけるＰＦＳ（４８Ｋ
Ｈｚ±ｘ％）、ＦＳ（４８ＫＨｚ）等のサンプルレート
は一例であって、これに限定されるものでないことは勿
論である。
Ｈｚ±ｘ％）、ＦＳ（４８ＫＨｚ）等のサンプルレート
は一例であって、これに限定されるものでないことは勿
論である。
【００３８】
【発明の効果】この発明によれば、データメモリより一
定周期で読み出されるオーディオデータと出力オーディ
オデータのサンプル位置で決まる係数データとを演算処
理して出力オーディオデータを得るようにしているの
で、入力オーディオデータのサンプルレートに拘らず
に、一定のサンプルレートの出力オーディオデータを得
ることができる。例えば、出力オーディオデータのサン
プルレートを４８ＫＨｚとすることで、ＡＥＳ／ＥＢＵ
やＳＩＦのシリアルインタフェースを使用した伝送を行
うことができる。
定周期で読み出されるオーディオデータと出力オーディ
オデータのサンプル位置で決まる係数データとを演算処
理して出力オーディオデータを得るようにしているの
で、入力オーディオデータのサンプルレートに拘らず
に、一定のサンプルレートの出力オーディオデータを得
ることができる。例えば、出力オーディオデータのサン
プルレートを４８ＫＨｚとすることで、ＡＥＳ／ＥＢＵ
やＳＩＦのシリアルインタフェースを使用した伝送を行
うことができる。
【００３９】また、読み出しアドレス信号を、一定周期
毎に書き込みアドレス信号との差が一定値となるように
同期化処理をすることにより、例えばＶＴＲではビデオ
データの信号処理に対応するオーディオデータの遅延時
間を確保でき、オーディオとビデオのリップシンクを保
つことができる。
毎に書き込みアドレス信号との差が一定値となるように
同期化処理をすることにより、例えばＶＴＲではビデオ
データの信号処理に対応するオーディオデータの遅延時
間を確保でき、オーディオとビデオのリップシンクを保
つことができる。
【００４０】また、入力オーディオデータのサンプルレ
ートが変化しているレート変換過渡期では読み出しアド
レス信号と書き込みアドレス信号の位相関係は保証され
ず、同期化処理をすることで出力オーディオデータの不
連続による異音の発生を招くおそれがあるが、レート変
換過渡期間で同期化処理を中止することで異音の発生を
防止することができる。
ートが変化しているレート変換過渡期では読み出しアド
レス信号と書き込みアドレス信号の位相関係は保証され
ず、同期化処理をすることで出力オーディオデータの不
連続による異音の発生を招くおそれがあるが、レート変
換過渡期間で同期化処理を中止することで異音の発生を
防止することができる。
【図１】この発明に係るオーディオレートコンバータの
一実施例を示す構成図である。
一実施例を示す構成図である。
【図２】オーバーサンプリング処理等の説明のための図
である。
である。
【図３】ＰＬＬ回路の構成を示す図である。
【図４】読み出しアドレス発生回路の構成を示す図であ
る。
る。
【図５】読み出しアドレス発生回路の動作（＋１％速度
アップ）を示す図である。
アップ）を示す図である。
【図６】読み出しアドレス発生回路の動作（−１％速度
ダウン）を示す図である。
ダウン）を示す図である。
【符号の説明】 １ 入力端子 ３ メモリ ４ 書き込みアドレス発生回路 ５ 読み出しアドレス発生回路 ６ データ演算回路 ７ ＲＯＭテーブル ８ 出力端子 ９ ＰＬＬ回路 １１〜１３，１５，１７ 分周器 １４ 位相比較器 １６ 電圧制御発振器 ２１，２２，２４ 加算器 ２３，２７ ラッチ回路 ２５ カウンタ ２６ 係数アドレス発生器 ２８ 減算器 ２９ アンドゲート ３０ インバータ
Claims (3)
- 【請求項１】 入力オーディオデータをこの入力オーデ
ィオデータに同期して形成された書き込みアドレス信号
に従ってデータメモリに書き込むメモリ書き込み制御手
段と、 上記データメモリより一定周期で形成された読み出しア
ドレス信号に従ってオーディオデータを読み出すメモリ
読み出し制御手段と、 上記データメモリより読み出されるオーディオデータに
対応して出力オーディオデータのサンプル位置で決まる
係数データを出力する係数データ出力手段と、 上記データメモリより読み出されるオーディオデータお
よび上記係数データ出力手段より出力される係数データ
を演算処理して出力オーディオデータを得る演算処理手
段とを備えることを特徴とするオーディオレートコンバ
ータ。 - 【請求項２】 上記読み出しアドレス信号を、所定周期
毎に上記書き込みアドレス信号との差が一定値となるよ
うに同期化処理をするアドレス同期化手段を設けること
を特徴とする請求項１記載のオーディオレートコンバー
タ。 - 【請求項３】 上記入力オーディオデータのサンプルレ
ートが変化しているレート変換過渡期では、上記アドレ
ス同期化手段は上記同期化処理を中止することを特徴と
する請求項２記載のオーディオレートコンバータ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04742194A JP3572654B2 (ja) | 1994-03-17 | 1994-03-17 | オーディオレートコンバータ |
| US08/405,157 US5677858A (en) | 1994-03-17 | 1995-03-16 | Audio rate converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04742194A JP3572654B2 (ja) | 1994-03-17 | 1994-03-17 | オーディオレートコンバータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07262693A true JPH07262693A (ja) | 1995-10-13 |
| JP3572654B2 JP3572654B2 (ja) | 2004-10-06 |
Family
ID=12774696
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04742194A Expired - Fee Related JP3572654B2 (ja) | 1994-03-17 | 1994-03-17 | オーディオレートコンバータ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5677858A (ja) |
| JP (1) | JP3572654B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2733649B1 (fr) * | 1995-04-25 | 1997-07-04 | Le Tourneur Gregoire | Dispositif de retard programmable d'un signal analogique et antenne acoustique programmable correspondante |
| GB2311917B (en) * | 1996-04-02 | 2000-11-01 | Sony Uk Ltd | Audio signal processor |
| JP3037215B2 (ja) * | 1997-06-24 | 2000-04-24 | 日本電気アイシーマイコンシステム株式会社 | 半導体集積回路 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3673399A (en) * | 1970-05-28 | 1972-06-27 | Ibm | Fft processor with unique addressing |
| US4394774A (en) * | 1978-12-15 | 1983-07-19 | Compression Labs, Inc. | Digital video compression system and methods utilizing scene adaptive coding with rate buffer feedback |
| US5481487A (en) * | 1994-01-28 | 1996-01-02 | Industrial Technology Research Institute | Transpose memory for DCT/IDCT circuit |
| US5475682A (en) * | 1994-06-10 | 1995-12-12 | At&T Corp. | Method of regulating backpressure traffic in a packet switched network |
-
1994
- 1994-03-17 JP JP04742194A patent/JP3572654B2/ja not_active Expired - Fee Related
-
1995
- 1995-03-16 US US08/405,157 patent/US5677858A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5677858A (en) | 1997-10-14 |
| JP3572654B2 (ja) | 2004-10-06 |
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