JPH06203476A - 伝送媒体からデジタル信号を入力する可変イコライザ手段を含む入力装置 - Google Patents

伝送媒体からデジタル信号を入力する可変イコライザ手段を含む入力装置

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JPH06203476A JP5208546A JP20854693A JPH06203476A JP H06203476 A JPH06203476 A JP H06203476A JP 5208546 A JP5208546 A JP 5208546A JP 20854693 A JP20854693 A JP 20854693A JP H06203476 A JPH06203476 A JP H06203476A
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Abstract

(57)【要約】 （修正有） 【目的】 強力な等化を実現可能の入力装置を提供す
る。 【構成】 伝送媒体から入力のアナログ信号を振幅及び
位相に関して等化する可変イコライザ５と、その制御信
号入力端子６、７に供給すべき第１及び第２の制御信号
ｃ1、ｃ2を発生するイコライザ制御信号発生器４５と、
検波器１０ａで得られたデジタル信号中の特定のビット
列のビット列選択信号発生器１５ｃ、１５ｄを有する。
サンプル／ホールド回路２６、２７はアナログ信号を選
択信号に応じてサンプリングして第１及び第２のサンプ
ル値ｓ1、ｓ2を得る。これらは発生器４５に供給され、
これらサンプル値に応じて第１及び第２の制御信号
ｃ1、ｃ2を発生する。前者ｃ1は両サンプル値の和に、
後者ｃ2は差に関連した信号で、可変イコライザ５は上
記和が略零となる振幅等化と、上記差が略零となる位相
等化を行う。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は伝送媒体からデジタル信
号を入力する入力装置に関する。
【０００２】更に詳述すると、本発明は上記のような入
力装置であって、伝送媒体から信号を入力する入力手段
と、前記入力手段の出力端子に結合された入力端子と、
制御信号を入力する制御信号入力端子と、等化（イコラ
イズ）された出力信号を出力する出力端子とを有する可
変イコライザ手段と、前記イコライザ手段の出力端子に
結合された入力端子と、第１のデジタル信号を出力する
出力端子とを有する信号検出手段（検波手段）と、イコ
ライザ制御信号を出力する出力端子を有し、該出力端子
が前記イコライザ手段の制御信号入力端子に結合された
イコライザ制御信号発生手段と、前記デジタル信号を出
力する出力端子と、を有するような入力装置に関する。
【０００３】
【従来の技術】上記のような装置はヨーロッパ特許出願
公開第EP387813A2号から既知である。既知の装置におい
ては、制御信号入力端子に供給される制御信号に応答し
てイコライザ用フィルタ・パラメータを変化させること
によって等化（イコライズ）が実現されるようになって
いる。この制御信号は検波後に得られたデジタル信号中
のビット誤り率を測定することにより得られるようにな
っている。このようにして得られる制御信号はデジタル
信号中に存在するビット誤り率のレベルとの関係を有
し、このビット誤り率を最小化するような等化を実現す
るような信号である。
【０００４】上記の既知の装置は、しばしば誤った等化
を行い、結果として出力信号が歪んでしまうという欠点
を有している。
【０００５】
【発明の目的及び概要】本発明の目的とするところは、
もっと強力な等化を実現することができるような入力装
置を提供することにある。
【０００６】本発明による入力装置は、前記信号検出手
段の出力端子に結合された入力端子と、この入力端子に
供給された信号中に含まれる少なくとも一つの特定のビ
ット列を検出すると第１及び第２の選択信号を各々出力
する出力端子とを有し、前記可変イコライザ手段の出力
端子での応答における信号部分に対応するビット列を選
択して、前記可変イコライザ手段用の第１及び第２の制
御信号を形成するに適した信号部分を選択するように構
成されたビット列選択手段と、前記イコライザ手段の出
力端子に結合された入力端子と、前記ビット列選択手段
の出力端子に結合された制御信号入力端子と、前記イコ
ライザ制御信号発生手段の入力端子に結合された出力端
子とを有し、上記入力端子に供給された信号を前記第１
の選択信号に応じてサンプリング及び保持することによ
り少なくとも１個の第１サンプル値を得ると共に上記入
力端子に供給される信号を前記第２の選択信号に応じて
サンプリング及び保持することにより少なくとも１個の
第２サンプル値を得る一方、これら第１及び第２サンプ
ル値を上記出力端子に供給するよう構成されたサンプル
／ホールド手段と、を更に有し、前記イコライザ制御信
号発生手段が前記第１及び第２サンプル値を受け取ると
前記第１及び第２の制御信号を発生するように構成さ
れ、この第１の制御信号が前記第１及び第２サンプル値
の第１の算術合成に係るものである一方、前記第２の制
御信号が前記第１及び第２サンプル値の第２の算術合成
に係るものであり、これら第１及び第２の算術合成が互
いに異なることを特徴としている。
【０００７】本発明による他の例の入力装置は、前記信
号検出手段の出力端子に結合された入力端子と、この入
力端子に供給される信号中に含まれる特定のビット列を
検出した場合に選択信号を出力する出力端子とを有し、
前記可変イコライザ手段の出力端子での応答における当
該可変イコライザ手段用の第１及び第２の制御信号を作
成するに適した信号部分に対応する信号部分を選択する
ようなビット列を選択するように構成されているビット
列選択手段と、前記イコライザ手段の出力端子に結合さ
れた入力端子と、前記ビット列選択手段の出力端子に結
合された制御信号入力端子と、前記イコライザ制御信号
発生手段の入力端子に結合された出力端子とを有し、上
記入力端子に供給される信号を前記選択信号に応じてサ
ンプリング及び保持することにより少なくとも１個の第
１サンプル値と少なくとも１個の第２サンプル値とを得
る一方、これら第１及び第２サンプル値を上記出力端子
に供給するように構成されたサンプル／ホールド手段
と、を更に有し、前記第１及び第２サンプル値は時間的
に互いに一致せず、前記イコライザ制御信号発生手段が
前記第１及び第２サンプル値を受け取ると前記第１及び
第２の制御信号を発生するように構成され、この第１の
制御信号が前記第１及び第２サンプル値の第１の算術合
成に係るものである一方、前記第２の制御信号が前記第
１及び第２サンプル値の第２の算術合成に係るものであ
り、これら第１及び第２の算術合成が互いに異なること
を特徴としている。
【０００８】本発明は以下に示すような認識に基づいて
いる。即ち、磁気記録担体のような伝送媒体を介して伝
送された信号中の孤立した遷移は、当該伝送媒体から入
力されるアナログ信号における特定の応答となる。この
ような特定の応答はインパルス応答か叉はステップ応答
であり得る。この場合、ナイキスト１（Nyquist-1）検
波叉は部分応答クラス４（partial response class 4）
検波を実行するとインパルス応答となる。一方、ステッ
プ応答は全応答（full response）検波の結果として得
られる。
【０００９】当該装置に組み込まれたイコライザの設定
がシンボル間干渉が零となるようになされている場合
は、インパルス応答は当該応答が最大値を持つサンプリ
ング時点に隣接する所定のサンプリング時点で零なる信
号値を持つ。更に詳述すると、上記インパルス応答は当
該応答が最大値となる上記サンプリング時点の直前及び
直後の２つのサンプリング時点で零なる信号値を持つ。
【００１０】当該イコライザがシンボル間干渉が零とな
るように設定されている場合は、ステップ応答は２つの
サンプリング時点の間の丁度中間に零交差を有し、この
零交差に先行するサンプリング時点では＋Ａなる振幅
を、叉同零交差に後続するサンプリング時点では−Ａな
る振幅を有する。
【００１１】可変イコライザの不正確な設定は、インパ
ルス応答の最大値叉はステップ応答の零交差に一番近い
サンプリング時点における信号値に最も影響を与えると
いうことが判った。即ち、インパルス応答の最大振幅の
サンプリング時点に隣接するサンプリング時点の信号値
は、イコライザ設定の変化に応じて零でなくなる。ま
た、ステップ応答においては零交差に隣接するサンプリ
ング時点の信号値が各々＋Ａ及び−Ａに等しくならなく
なる。更に、少なくとも上記の２つの特定のサンプリン
グ時点におけるアナログ信号の信号値を測定することに
より、可変イコライザを周波数の関数としての倍率及び
位相に関して制御する制御信号を得ることが可能である
ことが判った。更に詳述すると、上述した少なくとも２
つのサンプリング時点における両サンプル値に第１の算
術合成を施すことにより第１の制御信号を得ることがで
き、この第１の制御信号は可変イコライザ手段に供給し
て該可変イコライザ手段を周波数の関数としての倍率に
関して制御する。また、上述した少なくとも２つのサン
プリング時点における両サンプル値に第２の算術合成を
施すことにより第２の制御信号を得ることができ、この
第２の制御信号は可変イコライザ手段に供給して該可変
イコライザ手段を周波数の関数としての位相に関して制
御する。
【００１２】上述した等化の方法は、当該インパルス応
答が最大値となるサンプリング時点に隣接するサンプリ
ング時点における零であるべき信号値を零振幅となるよ
うに制御するという点で、信号の振幅の変化に対して不
感であるという利点を有している。全応答検波の場合
は、零交差に先行する信号値が＋Ａにされ、零交差に続
く信号値が−Ａにされる。
【００１３】上記２つのサンプリング時点の決定は、ト
ラックから読出されたアナログ信号から得られた２値叉
は３値のデジタル信号中の特定のビット列を検出するこ
とにより行われる。検出されるべきこれらビット列は、
ナイキスト１検波、部分応答クラス４検波叉は全応答検
波等の使用される検波方法に依存する。
【００１４】
【実施例】以下の説明においては、本発明の基本を説明
するために、記録担体の書込電流における正方向に向か
うステップ状遷移のナイキスト１(Nyquist 1)叉はＰＲ
１（部分応答クラス１）検波を参照する。
【００１５】図１は、磁気記録担体からナイキスト１検
波に従ってデジタル信号を読取る装置を示している。読
出ヘッド１により記録担体から読出された信号は前置増
幅器３で増幅され、前置イコライザ４により予備的に等
化される。前置イコライザ４は高周波強調（ＨＦ強調）
を実現して、周波数の関数として読出された信号を検出
器（検波器）１０において当該信号にナイキスト１検波
を行えるような形状にする。前記イコライザ４は記録チ
ャンネルで発生する損失を補償する。これらの損失は、
特に、使用されるテープの特性と、テープとヘッドとの
接触の質との結果として生じる。
【００１６】ビット検波器１０における検波の結果、出
力端子１２に検出されたビット列が現れる。
【００１７】図２のａは、書込電流における正方向の遷
移を時間の関数として示している。
【００１８】図２のａの遷移は記録担体上に記録され、
微分ヘッド１により読出され、前置イコライザ４におい
てナイキスト１規準に従った大きさ及び位相に形成さ
れ、理想的な状況の場合は図２のｂ及びｃに示すような
応答となる。図２のｂの信号は、事実、前置イコライザ
４の出力端子に現れる理想的アナログ応答信号を表して
いる。図２のｃに示す信号は、検波器１０において図２
のｂの信号からサンプリング時点…、-3τ、-2τ、−
τ、０、τ、２τ、３τ、…で該信号のサンプルを採る
ことにより得られたサンプル信号である。上記のように
して得られた信号は、時点ｔ＝０における孤立したパル
スの形状である。他の時点における各サンプルは零なる
振幅を有している。このサンプル信号は検波器１０の出
力端子において「…、０、０、１、０、０、…」なるビ
ット列として表されるデジタル信号となる。
【００１９】上記の各サンプリング時点は、ＰＬＬを用
いて一つのサンプリング時点が図２のｂの応答関数にお
ける最大振幅の発生時点に主に位置するようにして得ら
れる。
【００２０】読出時における不十分な等化は図２のｂの
信号のパルス幅を変化させ、結果として前記の孤立した
パルスの近傍に零からずれたサンプルを生じる。図２の
ｄ及びｅは、前置イコライザ４の出力信号中の低い（叉
はより低い）周波数が該出力信号中の高い（叉はより高
い）周波数と比べて過度に強調された場合の、このよう
な効果を図示している。この場合、孤立化されたナイキ
スト１形状のパルスは幅が広過ぎ、結果として時点ｔ＝
−τ及びｔ＝τにおける正の量のシンボル間干渉が発生
する。かくして、サンプル信号は「…、〜０、δ、1-2
δ、δ、〜０、…」と表すことができる。
【００２１】図２のｆは前置イコライザ４の出力端子ま
での伝送路における伝送が、伝送された信号における高
い（叉はより高い）周波数が低い（叉はより低い）周波
数に比べて過度に強調されているような場合を図示して
いる。この場合は、負の量のシンボル間干渉が、時点ｔ
＝−τ及びｔ＝τにおいて発生し且つ負の振幅を持つサ
ンプルとして存在する。かくして、このサンプル信号は
「…、〜０、−δ、1+2δ、−δ、〜０、…」として表
される。
【００２２】図２のｇは前置イコライザ４の出力端子ま
での伝送路における伝送が低い（叉はより低い）周波数
に対するよりも高い（叉はより高い）周波数に対して大
きな遅延を呈するような場合における読出信号への効果
を図示している。この結果は非対称応答であり、零より
後の時間に対する応答曲線の傾き角が零より前の時間に
対する応答曲線の傾き角よりも大きくなる。図２のｈは
上記の場合に対応するサンプル信号を図示している。こ
の図から明らかなように、正の振幅のサンプルが時点ｔ
＝−τに現れ、負の振幅のサンプルがｔ＝τなる時点に
現れる。かくして、当該サンプル信号は「…、〜０、
δ、１、−δ、〜０、…」と表すことができる。
【００２３】図２のｉは前置イコライザ４の出力端子ま
での伝送路における伝送が、低い（叉はより低い）周波
数に対するよりも高い（叉はより高い）周波数に対して
少ない遅延を呈するような場合における読出信号への効
果を図示している。この結果も非対称応答であり、零よ
り前の時間に対する応答曲線の傾き角が零より後の時間
に対する応答曲線の傾き角よりも大きくなる。図２のｊ
は上記の場合に対応するサンプル信号を図示している。
この図から明らかなように、負の振幅のサンプルが時点
ｔ＝−τに現れ、正の振幅のサンプルがｔ＝τなる時点
に現れる。かくして、当該サンプル信号は「…、〜０、
−δ、１、δ、〜０、…」と表すことができる。
【００２４】次に、遅延Ｄ(f)と位相差φ(f)との間の関
係を説明する。
【００２５】上記位相差φ(f)とは、図２のｇ叉はｉの
信号のような実際の応答信号の周波数成分と、図２のｂ
に示すような所要の応答信号との間の位相の差をいう。
周波数の関数としての位相差φ(f)に関する曲線は、例
えばφ0のように一定であり得る。もっと一般的にいう
ならば、位相差φ(f)はφ0−ωＴcに等しく、ここでＴc
は全ての周波数に対して一定の遅延であり、ω＝２πｆ
である。
【００２６】周波数ω0を持つ低周波信号に対する遅延
Ｄ(ω0)はＤ(ω0)＝−φ/ω0と定義される。従って、こ
の遅延は−φ0/ω0＋Ｔcに等しい。
【００２７】また、周波数ω1を持つ高周波信号に対す
る遅延Ｄ(ω1)は−φ0/ω1＋Ｔcに等しい。従って、遅
延の差は−φ0/ω0＋φ0/ω1に等しい。この場合、共通
の遅延Ｔcは消滅し、何の役目も果たさない。
【００２８】正のφ0の場合は、高い（叉はより高い）
周波数に対する遅延Ｄhが低い（叉はより低い）周波数
に対する遅延Ｄlよりも大きいことを意味する。
【００２９】また、φ0が負の値の場合は、高い（叉は
より高い）周波数に対する遅延Ｄhが低い（叉はより低
い）周波数に対する遅延Ｄlよりも小さいことを意味す
る。
【００３０】上述したことから、書込電流中に孤立した
ステップ遷移が発生した場合には、読出時に時点ｔ＝−
τとｔ＝τとで発生するサンプルの振幅が、前置イコラ
イザ４の出力端子におけるステップ応答の図２のｂの曲
線のような理想ステップ応答からのずれに関する示唆を
与えることが明らかである。従ってこれら振幅を、可変
イコライザ５の出力端子に図２のｂに示したような応答
を得るために、当該可変イコライザ５における付加的な
等化を実現するために使用することができる。図３に示
した図表は、ｔ＝０における孤立したパルスに隣接する
サンプルa(t=-τ)とa(t=τ)に関して起こり得る全ての
可能性のある状況を、これらの状況から得られる結論と
共に示している。
【００３１】高周波等化(HF eq)が正しい(correct)と
は、イコライザ５によっては振幅に対する追加の等化を
実施する必要がないことを意味する。
【００３２】また、高周波等化（ＨＦ等化）が低過ぎる
(too low)とは、イコライザ５において振幅に関する追
加の等化が、動作周波数範囲の低い（より低い）周波数
範囲における信号が該動作周波数範囲の高い（より高
い）周波数範囲における信号に対して減衰され、叉は上
記高い周波数範囲における信号が上記低い周波数範囲に
おける信号に対して増幅されるように、実行される必要
があることを意味する。
【００３３】また、ＨＦ等化が高過ぎる(too high)と
は、イコライザ５において振幅に関する追加の等化が、
前記低い周波数範囲における信号が前記高い周波数範囲
における信号に対して増幅され、叉は前記高い周波数範
囲における信号が前記低い周波数範囲における信号に対
して減衰されるように、実行される必要があることを意
味する。
【００３４】遅延の差が零(zero)であるということは、
φ0が零であることを意味する。このことは、位相に関
する追加の等化を実行する必要がないことを意味する。
【００３５】φ0が零に等しくないということは、可変
イコライザ手段により位相に関する等化が、当該可変イ
コライザ手段が−φ0に等しい位相応答φを実現するよ
うに、実行されねばならないことを意味する。
【００３６】可変イコライザ５及びイコライザ制御信号
発生手段13.1を含む可変イコライザ手段１３の機能のも
っと詳細な説明は、図５〜１１を参照して後述する。
【００３７】前置イコライザ４及び可変イコライザ５
は、前記前置イコライザ特性と可変イコライザ特性との
両方を実現する一つの可変イコライザ部に統合すること
ができることに注意されたい。
【００３８】更に、図３の図表の結論は書込電流におけ
る連続する遷移が時間的に見て互いに接近し過ぎていな
い状況にのみ適用されることに注意されたい。このこと
を、図４を参照して説明する。図４のａは正方向への遷
移が負方向への遷移に期間２τだけ先行して発生した場
合を図示している。また、図２のｂは上記正方向への遷
移に応答して読出された信号を、図４のｃは上記負方向
への遷移に応答して読出された信号を図示している。こ
れらの図から明らかなように、ＨＦ等化が低過ぎる。当
該記録チャンネルに関して重ね合わせの原理が成り立つ
として、上記両遷移に対する総合応答が図４のｄにサン
プル信号として図示されている。図４のｄの信号は、時
点…、−τ、０、τ、２τ、３τ、…でサンプルされた
図４のｂ及び図４のｃの信号の和である。図４のｄから
分かるように、図４のｂのｔ＝τにおける正の信号振幅
が図４のｃのｔ＝τにおける負の振幅を相殺するので、
ｔ＝τにおける信号振幅は零となる。ｔ＝τにおける信
号振幅の検出はシンボル間干渉が存在しないという結論
になり得るが、図４のｂ及びｃに示されているようにこ
れは事実でなない。従って、デジタル書込電流が「…、
−１、１、１、−１、…」なる形態である図４のａの状
況は誤った等化を判定するにはあまり適していない。
【００３９】図２のｅ及びｈからは、正方向及び負方向
の遷移の読出時の正しくない等化は時点ｔ＝０の直近の
時点ｔ＝±τにおける信号値に対して主に影響し、この
ような影響は時点ｔ＝０から一層離れた時点に関しては
無視できるという仮定がなされていることは明かであ
る。このことは、図２のｅ、ｆ、ｈ及びｊで時点２τ及
び-2τ並びにｔ＝０から更に離れた時点のサンプル信号
の振幅を零に等しくしたことにより明かである。上記の
ことは、図４に示したように、２つの連続する遷移の間
の相互作用は２つの連続する遷移が少なくとも３τなる
時間間隔離れて存在すれば無視できるようなものと考え
られることを意味している。このことは直前の遷移に対
しても当てはまるから、理想的な状況の場合、デジタル
書込信号が「…、−１、−１、−１、１、１、１、…」
なる形態を持つか叉はサンプル信号が「…、０、０、
１、０、０、…」に等しいならば正方向の遷移を等化の
量を判定するために使用することができると結論するこ
とができる。同様にして、理想的な場合は、デジタル書
込信号が「…、０、０、−１、０、０、…」なるサンプ
ル列の形態のサンプル信号を実現するような「…、１、
１、１、−１、−１、−１、…」に等しいならば、書込
電流における負方向の遷移を使用することができる。検
波器１０における整流の後、両サンプル信号は出力端子
１２において「…、０、０、１、０、０、…」なる形態
の検出ビット信号となる。時点ｔ＝０の孤立したパルス
に直に隣接する時点±τにおける２つの零値のサンプル
が正しい等化を判定するために使用される。このこと
は、その都度、出力端子１２におけるデジタル読出信号
中に「０、０、１、０、０」なるビット列が検出される
べきであることを意味している。
【００４０】ビットパターンがランダムであると仮定す
ると、上記のようなビット列の発生の確立はかなり低
く、例えば２-5となる。正しい等化を判定するために使
用することができる状況の数を増加させるために、デジ
タル読出信号が「０、０、１」及び「１、０、０」なる
３ビットのビット列を別個に含む状況を検出することが
できる。これらのビット列の発生確立は上記のものより
高く、各ビット列に関して２-3となる。この場合、デジ
タル出力信号におけるサンプル信号中の前記２種の３ビ
ット列に対応する３サンプル列の中央サンプルが正しい
等化を判定するために使用されるべきである。「０、
０、１」なるビット列に対応する３サンプル列の中央の
サンプルの値と「１、０、０」なるビット列に対応する
３サンプル列の中央のサンプルの値とを、図３の図表に
おけるサンプルa(t=-τ)及びa(t=τ)として使用するこ
とができる。
【００４１】ここで、「１」なるビットの前叉は後に２
つの零を伴う系列は最適の系列であることに注意された
い。「１」なるビットの前叉は後に３個以上の「０」を
伴う上記より長い系列を検出規準として使用することも
できる。しかしながら、このような系列の発生の確立
は、系列が長ければ長い程低く、従って可変イコライザ
の正しい設定が得られる迄に長時間を要する。他の状況
においては、「０、１」、「０、−１」、「１、０」叉
は「−１、０」のようなもっと短い系列も選択規準とし
て有効である。何故なら、これらのものは前述したよう
な長い系列を含むからである。
【００４２】ナイキスト１読出を実現する図１の装置の
他の実施例を図５ないし図１１を参照して説明する。
【００４３】図５は図１のものと同様に記録担体上のト
ラックからデジタル信号を再生する装置の実施例を示
し、この図は前記イコライザ制御部１３の更に詳細に検
討された例を示している。この実施例は、静止ヘッドか
叉は回転ドラムに収容されたヘッド等の読出ヘッド１を
含む読出手段を備えている。この読出手段１の出力端子
２は前置増幅器３と前置イコライザ４とを介して可変イ
コライザ５の入力端子に結合されている。このイコライ
ザ５はその入力端子に供給された信号を、制御入力端子
６及び７に印加される制御信号に応答して、周波数の関
数としての振幅及び位相（即ち、遅れ）に関し等化する
ように構成されている。この等化された信号は出力端子
８に供給される。アナログ信号であるイコライザ５の出
力信号は、検波手段１０の入力端子９に印加される。こ
の検波手段１０はビテルビ(Viterbi)検波器の形態でも
よい。この検波手段１０は２つの部分、即ち部分10aと
部分10bとを有している。サンプリング周波数信号は検
波器部10aに含まれる（図示せぬ）位相ロック・ループ
を用いて当該検波器部10a内で生成される。上記位相ロ
ック・ループは、この目的のために、例えば可変イコラ
イザ５の出力信号を入力する。上記検波器部10aの入力
端子９に供給されたアナログ信号は上記のサンプリング
周波数でサンプルされ、サンプル値が得られる。これら
サンプル値は図示せぬ比較器において正の及び負のしき
いレベルと比較される。上記正のしきいレベルを超える
サンプルは「１」なるビットであり、上記負のしきいレ
ベルを超えるサンプルは「−１」なるビットであり、こ
れら両しきいレベルを超えないサンプルは「０」なるビ
ットである。この結果、サンプリング時点…、-3τ、-2
τ、ーτ、０、τ、２τ、３τ、…で発生する３値ビッ
ト流となる。一方、前記検波器部10bは（図示せぬ）整
流器を有し、「−１」なるビットをビット流中で「１」
なるビットに整流する。このようにして得られたビット
流は当該装置の出力端子１２に供給される。
【００４４】検波器部分10aの出力端子は、当該検波器
部分10aの整流されていない出力信号中の「０、０、
１、０、０」及び「０、０、−１、０、０」なるビット
列を選択するための選択器14aの入力端子に結合されて
いる。この目的のため、上記ビット列選択器14aは
「０、０、１、０、０」及び「０、０、−１、０、０」
なるビット列を各々選択するための選択段15c及び15dを
有する。これら選択段15c及び15dの出力端子はオアゲー
ト１７に結合されている。このオアゲート１７の出力端
子は当該選択器14aの出力端子１８及び２０に接続され
ている。ビット列選択器14aは「０、０、１、０、０」
叉は「０、０、−１、０、０」の何れかのビット列が選
択段15c叉は15dにより検出された場合に、出力端子１８
及び２０に選択信号を発生する。選択信号が発生した場
合は、検波器部10aの出力端子における非整流ビット流
中で「０、０、１、０、０」叉は「０、０、−１、０、
０」なるビット列になるアナログ信号が、「０、０、
１、０、０」及び「０、０、−１、０、０」なるビット
列における「１」及び「−１」なるビットの左側及び右
側に各々直に隣接する「０」ビットの発生の時点に対応
する正にその時点でサンプリングされる。
【００４５】可変イコライザ５の出力端子８は第１の遅
延ユニット３０を介してサンプル／ホールド・ユニット
２６の信号入力端子３４に結合される一方、第２の遅延
ユニット３２を介してサンプル／ホールド・ユニット２
８の信号入力端子３６に結合される。これらサンプル／
ホールド・ユニット２６及び２８の出力端子３８及び４
０はイコライザ制御信号発生器４５の入力端子４２及び
４４に各々結合される。前記選択器14aの出力端子１８
はサンプル／ホールド・ユニット２６の制御入力端子２
２に結合されている。また、選択器14aの出力端子２０
はサンプル／ホールド・ユニット２８の制御入力端子２
４に結合されている。
【００４６】サンプル／ホールド・ユニットに印加され
る前記選択器14aからの選択信号が入力されると、当該
サンプル／ホールド・ユニットはその信号入力端子に印
加されているアナログ信号をサンプリングし且つ所定の
期間このサンプル値を保持し、この値をイコライザ制御
信号発生器４５の入力端子の一方に供給する。
【００４７】前記遅延ユニット３０及び３２は、それら
の入力端子に供給された信号をＴ1及びＴ2なる期間にわ
たって各々遅延する。上記遅延時間Ｔ1は、選択信号が
選択器14aの出力端子１８に発生した時に、検波器部10a
の出力端子１１における非整流ビット流の「０、０、
１、０、０」叉は「０、０、−１、０、０」なるビット
列になるアナログ信号がこれらの「０、０、１、０、
０」叉は「０、０、−１、０、０」なるビット列におけ
る２番目のビットの発生時点に対応する時点で正確にサ
ンプリングされるように、選定される。
【００４８】図２を参照して説明したことから、イコラ
イザ５がシンボル間干渉が零となるように設定され、各
サンプリング時点がその一つのサンプリング時点が図２
のｂの応答関数の最大値の発生時点に正確に位置するな
らば、前記サンプル／ホールド・ユニット２６によりサ
ンプリングされたアナログ信号の前記サンプルの値が零
なる振幅を持つであろうと結論することができる。イコ
ライザ５が不正確に設定されている場合は、この値は零
とならない。
【００４９】一方、遅延時間Ｔ2は、選択信号が選択器1
4aの出力端子２０に発生した時に、検波器部10aの出力
端子における非整流ビット流の「０、０、１、０、０」
叉は「０、０、−１、０、０」なるビット列になるアナ
ログ信号がこれらの「０、０、１、０、０」叉は「０、
０、−１、０、０」なるビット列における４番目のビッ
トの発生時点に対応する時点で正確にサンプリングされ
るように、選定される。
【００５０】ここでも、図２を参照して説明したことか
ら、もしイコライザ５が正確な値に設定されているなら
ば、サンプル／ホールド・ユニット２８で得られるアナ
ログ信号のサンプル値は零なる振幅を持つであろうこと
が結論される。イコライザ５が不正確に設定されている
場合は、この値は零とはならないであろう。
【００５１】しかしながら、ある適用例においては、ア
ナログ信号を前記インパルス応答における最大振幅の発
生時点から１ビット期間Ｔよりも僅かに遠くに位置する
時点でサンプリングする必要がある場合もあることに注
意されたい。
【００５２】サンプル／ホールド・ユニット２６及び２
８で作成されたサンプル値ｓ1及びｓ2は、事実、図３の
図表におけるサンプルa(t=-τ)及びa(t=τ)に各々対応
する。これらのサンプル値はイコライザ制御信号発生器
４５に供給される。この発生器４５は上記サンプル値ｓ
1及びｓ2の和に関係する第１の制御信号ｃ1を発生し、
この第１の制御信号ｃ1はその出力端子４６に供給され
る。即ち、この第１の制御信号は上記両サンプル値の和
に比例すると云える。発生器４５は、更に、ｓ1−ｓ2の
ような前記両サンプル値の差に関係する第２の制御信号
ｃ2を発生する。即ち、この第２の制御信号は前記両サ
ンプル値の差に比例する。
【００５３】正方向の遷移と負方向の遷移とを区別する
ために、選択段15cの出力端子が発生器４５の入力端子3
9aに結合されている。更に、選択段15dの出力端子が発
生器４５の入力端子39bに結合されている。正方向の遷
移を検出すると、信号が発生器４５の入力端子39aに印
加されるので、当該発生器４５はｃ1＝ｓ1＋ｓ2及びｃ2
＝ｓ1−ｓ2を各々満足する第１及び第２の制御信号を発
生する。負方向の遷移が検出された場合は、信号が入力
端子39bに供給されるので、発生器４５はｃ1＝−（ｓ1
＋ｓ2）及びｃ2＝−（ｓ1−ｓ2）を各々満足する第１及
び第２の制御信号を発生する。
【００５４】上記のようにして得られた第１及び第２の
制御信号は積分要素Ｉ1及びＩ2を介して可変イコライザ
５の制御入力端子６及び７に各々供給される。入力端子
６に供給される積分要素Ｉ1の出力信号により、イコラ
イザ５は周波数の関数としての振幅応答に関して、前記
第１の制御信号が略零となるように制御される。このこ
とは、第１の制御信号が正の場合は高周波強調が増加さ
れ（即ち、イコライザ特性の高い（より高い）周波数域
における倍率が増加され、叉はイコライザ特性の低い
（より低い）周波数域における倍率が減少され）、第１
の制御信号が負の場合は高周波強調が減少される（即
ち、イコライザ特性の高い（より高い）周波数域におけ
る倍率が減少されるか、叉はイコライザ特性の低い（よ
り低い）周波数域における倍率が増加される）。
【００５５】入力端子７に供給される積分要素Ｉ2の出
力信号により、イコライザ５は、周波数の関数としての
位相応答（遅れ）に関して、前記第２の制御信号が略零
となるように制御される。このことは、第２の制御信号
が正の場合（即ち、Ｄh−Ｄlが正の場合）は、高い（よ
り高い）周波数域における遅れが減少されるか叉は低い
（より低い）周波数域の遅れが増加され、第２の制御信
号が負の場合（即ち、Ｄh−Ｄlが負の場合）は、高い
（より高い）周波数域の遅れが増加されるか叉は低い
（より低い）周波数域の遅れが減少される。
【００５６】図６のＡは図５のイコライザ制御信号発生
器４５の実施例を示している。当該発生器４５は２つの
反転要素155及び156と、２つのスイッチ151及び152と、
２つの信号合成要素153及び154と、スイッチング信号発
生器150とを有している。上記信号合成要素153は加算器
として作用し、信号合成要素154は減算器として作用す
る。選択信号が入力端子39aに印加されると、スイッチ
ング信号発生器150は図示のようにスイッチ151及び152
が上側の位置となるような信号を発生する。この場合、
出力端子４６及び４８にはｓ1＋ｓ2及びｓ1−ｓ2に等し
い出力信号ｃ1及びｃ2が各々発生する。選択信号が入力
端子39bに印加されると、スイッチング信号発生器150は
出力端子にスイッチ151及び152が下側の位置となるよう
な信号を発生する。この場合、出力端子４６及び４８に
は−（ｓ1＋ｓ2）及び−（ｓ1−ｓ2）に等しい出力信号
ｃ1及びｃ2が各々発生する。
【００５７】次に、前記積分要素Ｉ1及びＩ2の出力信号
の下で前記のような制御を実行することが可能なイコラ
イザ５の実施例を説明する。
【００５８】図６のＢに示す可変イコライザ５の実施例
は、倍率に関して等化を実現する第１の等化部分５ａ
と、位相に関して等化を実現する第２の部分５ｂとを有
している。部分５ａは制御信号入力端子６を介して前記
積分要素Ｉ1の出力信号を入力する。また、部分５ｂは
制御信号入力端子７を介して前記積分要素Ｉ2の出力信
号を入力する。部分５ａは遅延線100及び102の直列接続
と、信号加算器の形の信号合成ユニット106と、乗算ユ
ニット104と、信号加算器の形の信号合成ユニット108と
を有している。上記遅延線100及び102は供給された信号
を期間τだけ遅延する。入力端子９４は信号加算器106
の第２の入力端子に結合され、遅延線100の出力端子は
加算器108の第２の入力端子に結合されている。乗算ユ
ニット104は加算器106の出力信号を係数ｐで乗算する。
制御信号入力端子６は乗算ユニット104の制御入力端子
に結合されて、前記積分要素Ｉ1の出力信号に応じて乗
算係数ｐを制御する。
【００５９】図７は図２のｄのアナログ応答信号に対す
る上記部分５ａの機能を図示している。この応答信号は
図７のａにも図示され、広すぎるナイキスト１状パルス
を表している。この信号は、時点ｔ＝−τとｔ＝τとに
おける零でない（即ち正の）振幅δと、時点ｔ＝０にお
ける振幅1-2δとを有する。この図７のａの信号は第１
の遅延線100の出力信号であり、該信号は加算器108の第
２の入力端子に供給される。図７のｂの信号は、図７の
ａの応答信号が期間τだけ前に入力端子９４で入力され
た信号である。この信号は加算器106の第２の入力端子
に供給される。また、図７のｃの信号は図７のａの信号
の遅延線102の出力端子に現れる期間τだけ遅延された
信号であり、この信号は加算器106の第１の入力端子に
供給される。図７のｄは加算器106の出力信号を示す。
この図７のｄの信号は時点ｔ＝-2τ、−τ、０、τ及び
２τで各々δ、1-2δ、２δ、1-2δ及びδなる信号値を
有する。前記積分要素Ｉ1の出力信号に応答して、乗算
器104は図７のｄの信号を−δ/(1-2δ)なる係数で乗算
し、この結果時点ｔ＝-2τ、−τ、０、τ及び２τで各
々−δ2/(1-2δ)、−δ、-2δ2/(1-2δ)、−δ及び−δ
2/(1-2δ)となる。ここで、δは値「１」に対して小さ
いので、δ2なる係数を含む信号値は無視することがで
きる。図７のｆは加算器108の出力信号を示している。
この図７のｆから分かるように、時点ｔ＝-2τ、−τ、
０、τ及び２τにおいては信号値は各々〜０、０、〜(1
-2δ)、０及び〜０となる。この結果、時点ｔ＝−τ及
びｔ＝τで零なる信号値を持つ対称な応答信号が得られ
る。
【００６０】図８は、先の図２のｆを参照して説明した
状況に対応する図８のａに示す応答信号を前記部分５ａ
がどのようにして処理するかを図示している。この場合
はパルス幅が狭すぎるので、時点ｔ＝−τとｔ＝τとに
負の振幅が存在する。この図８のｂ及びｃは加算器106
の２つの入力端子に現れる信号を示している。また、図
８のｄはこの加算器106の上記に対応する出力信号を示
している。前記積分要素Ｉ1の出力信号の下で、乗算器1
04は今度はδ/(1+2δ)なる係数で乗算を行い、この結果
図８のｅに示すような信号が出力端子に現れる。この信
号は、時点ｔ＝-2τ、−τ、０、τ及び２τで各々−δ
2/(1+2δ)、δ、-2δ2/(1+2δ)、δ及び−δ2/(1+2δ)
なる振幅を持つ。ここで、δは値「１」に対して小さい
ので、δ2なる係数を含む信号値はここでも無視するこ
とができる。図８のｆは加算器108の出力信号を示して
いる。この図８のｆから分かるように、時点ｔ＝-2τ、
−τ、０、τ及び２τにおいては信号値は各々〜０、
０、〜(1+2δ)、０及び〜０となる。この結果、時点ｔ
＝−τ及びｔ＝τで零なる信号値を持つ対称な応答信号
が得られる。
【００６１】図６のＢにおける位相に関する等化を実現
する部分５ｂは、制御信号入力端子７を介して前記積分
要素Ｉ2の出力信号を入力する。この部分５ｂは遅延線1
10及び112の直列接続と、信号減算器の形の信号合成ユ
ニット116と、乗算ユニット114と、信号加算器の形の信
号合成ユニット118とを有している。上記遅延線110及び
112は入力端子に供給される信号を期間τだけ遅延す
る。当該部分５ｂの入力端子109である前記部分５ａの
出力端子は、信号減算器116の第２の入力端子に結合さ
れ、遅延線110の出力端子は加算器118の第２の入力端子
に結合されている。乗算ユニット114は減算器116の出力
信号を係数ｑで乗算する。制御信号入力端子７は乗算ユ
ニット114の制御入力端子に結合されて、前記積分要素
Ｉ2の出力信号に応じて乗算係数ｑを制御する。
【００６２】図９はこの図９のａのアナログ応答信号に
対する上記部分５ｂの機能を図示している。この応答信
号は図２のｇを参照して説明した状況に対応し、非対称
なナイキスト１パルスを表している。この信号は、時点
ｔ＝−τとｔ＝τとにおける零でない振幅δ及び−δ
と、時点ｔ＝０における「１」なる振幅を有する。この
図９のａの信号は第１の遅延線110の出力信号であり、
該信号は加算器118の第２の入力端子に供給される。図
９のｂの信号は、図９のａの応答信号が期間τだけ前に
入力端子109で入力された信号である。この信号は減算
器116の第２の入力端子に供給される。また、図９のｃ
の信号は図９のａの信号の遅延線112の出力端子に現れ
る期間τだけ遅延された信号であり、この信号は減算器
116の第１の入力端子に供給される。図９のｄは減算器1
16の出力信号を示す。この図９のｄの信号は時点ｔ＝-2
τ、−τ、０、τ及び２τで各々δ、１、０、−１及び
δなる信号値を有する。前記積分要素Ｉ2の出力信号に
応答して、乗算器114は図９のｄの信号を−δなる係数
で乗算し、この結果時点ｔ＝-2τ、−τ、０、τ及び２
τで各々−δ2、−δ、０、＋δ及び−δ2なる信号値と
なる。ここで、δは値「１」に対して小さいので、δ2
なる係数を含む信号値はここでも無視することができ
る。図９のｆは加算器118の出力信号を示している。こ
の図９のｆから分かるように、時点ｔ＝-2τ、−τ、
０、τ及び２τにおいては信号値は〜０、０、１、０及
び〜０となる。この結果、時点ｔ＝−τ及びｔ＝τで零
なる信号値を持つ対称な応答信号が得られる。
【００６３】図１０は、先の図２のｉを参照して説明し
た状況に対応する図１０のａに示す応答信号を前記部分
５ｂがどのようにして処理するかを図示している。当該
応答は非対称であるから、時点ｔ＝−τとｔ＝τとに零
でない−δ及びδなる振幅が存在する。この信号の処理
は図９に示した信号処理と類似であるので、その詳細な
説明は省略する。相違点は、前記積分要素Ｉ2の出力信
号が乗算器114においてδに等しい増幅係数ｑを実現す
ることにある。この結果、出力端子８に時点ｔ＝−τ及
びｔ＝τで零なる信号値を持つ対称な応答信号が得られ
る。
【００６４】上述したイコライザ制御方法はフィードバ
ック系の形のものであり、イコライザの応答を制御する
制御ループを有している。この方法は、以下のような多
くの利点を有している。 （１）検波器部10aに印加される信号の振幅の変化は、
この信号の零交差には影響しない。従って、可変イコラ
イザ５に印加される制御信号は一定のままとなる。 （２）有用なデータパターンは検波された通常のデータ
から選択されるので、習い系列を必要としない。 （３）可変イコライザ５が大幅な調整ズレを伴って開始
されても、必要なデータパターンの検出及び選択は即座
に可能である。これは、選択された遷移は隣接する遷移
により影響されることはないという事実による。このよ
うに、適切な選択によれば目的とする応答、即ちシンボ
ル間干渉のない応答、からの大きなズレが許容される。 （４）制御ループの積分的な振る舞いが、連続する
「０、０、１、０、０」及び「０、０、−１、０、０」
なる各列を検出した場合に得られる結果の総和を実現す
るから、検波器部10aに印加される信号中の（もし存在
するなら）直流成分叉は低周波成分の影響を抑圧する。
【００６５】上記においては、本発明を書込電流の遷移
に対する応答が小さ過ぎる（若しくは大き過ぎる）高周
波前置強調により影響される状況、叉は応答が周波数の
関数としての一定しない遅れにより影響される状況に関
して説明したことに注意されたい。ここで、上記両現
象、即ち正しくないＨＦ前置強調の発生及び周波数の関
数としての一定しない遅れの発生、がインパルス応答に
対して同時に影響し得ることが提起される。かくして、
サンプル値a(t=-τ)及びa(t=τ)は２つの影響、即ち正
しくない前置強調から発する影響と正しくない遅れから
発する影響、の総合したものとなる。
【００６６】図１１のＡは図５の装置の他の例を示し、
この例は当該装置が「０、０、−１」、「０、０、
１」、「１、０、０」及び「−１、０、０」なるビット
列を選択するためのビット列選択器１４を有している点
が僅かに異なっている。このような選択規準はこれらの
種々のビット列の発生確立が高いという利点を有してい
る。
【００６７】検波器部10aの出力端子１１は第１のビッ
ト列選択器１４と第２のビット列選択器１６との各入力
端子に結合されている。ビット列選択器１４は、前記出
力端子１１における整流されていないビット流で「０、
０、−１」叉は「０、０、１」なるビット列が選択され
た場合に出力端子１８に第１の選択信号を出力する。こ
の目的のため、当該選択器１４は「０、０、−１」及び
「０、０、１」を各々選択するための選択段15a及び15b
を有している。これら選択段15a及び15bの出力端子はオ
アゲート１７を介して出力端子１８に結合されている。
ビット列選択器１６は、前記出力端子１１における整流
されていないビット流で「１、０、０」叉は「−１、
０、０」なるビット列が選択された場合に出力端子２０
に第２の選択信号を出力する。この目的のため、当該選
択器１６は「１、０、０」及び「−１、０、０」を各々
選択するための選択段19a及び19bを有している。これら
選択段19a及び19bの出力端子はオアゲート２１を介して
出力端子２０に結合されている。上記第１及び第２の選
択信号はサンプル／ホールド・ユニット２６及び２８の
制御入力端子２２及び２４に各々供給される。
【００６８】サンプル／ホールド・ユニットに選択信号
が入力されると、当該ユニットはその信号入力端子に供
給されているアナログ信号をサンプリングして所定の期
間該サンプル値を保持し、この値をイコライザ制御信号
発生器４５’の入力端子の一方に供給する。
【００６９】遅延ユニット３０及び３２は、それらの入
力端子に供給される信号をＴ1及びＴ2なる期間にわたっ
て各々遅延する。上記遅延時間Ｔ1は、選択信号が選択
器１４の出力端子１８に発生した時に、検波器部10aの
出力端子１１における非整流ビット流の「０、０、１」
叉は「０、０、−１」なるビット列になるアナログ信号
がこれらの「０、０、１」叉は「０、０、−１」なるビ
ット列における真ん中のビット（零）の発生時点に対応
する時点で正確にサンプリングされるように、選定され
る。
【００７０】図２を参照して説明したことから、イコラ
イザ５がシンボル間干渉が零となるように設定され、各
サンプリング時点が一つのサンプリング時点が図２のｂ
の応答関数の最大値の発生時点に正確に位置するなら
ば、前記アナログ信号のサンプルが零なる振幅を持つで
あろうと結論することができる。イコライザ５が正しく
設定されていない場合は、この値は零とならない。
【００７１】一方、遅延時間Ｔ2は、選択信号が選択器
１６の出力端子２０に発生した時に、検波器部10aの出
力端子における非整流ビット流の「１、０、０」叉は
「−１、０、０」なるビット列になるアナログ信号がこ
れらの「１、０、０」叉は「−１、０、０」なるビット
列における真ん中の（零）ビットの発生時点に対応する
時点で正確にサンプリングされるように、選定される。
【００７２】再び図２を参照して説明したことから、も
しイコライザ５が正確な値に設定されているなら、サン
プル／ホールド・ユニット２８で得られるアナログ信号
のサンプル値は零なる振幅を持つであろうことが結論さ
れる。イコライザ５が正確に設定されていない場合は、
この値は零とはならないであろう。
【００７３】選択段15a、15b、19a及び19bにおける選択
方法が等しいと仮定すると、遅延線３０及び３２におけ
る遅延Ｔ1及びＴ2は互いに等しいと結論することができ
る。このことは、これら遅延線が遅れＴ1を有し且つイ
コライザ５の出力端子から２つのサンプル／ホールド・
ユニット２６及び２８への接続の共通部分として結合さ
れた単一の遅延線により置き換えることができる。
【００７４】サンプル／ホールド・ユニット２６及び２
８で得られたサンプル値ｓ1及びｓ2は、実際に、図３の
図表におけるサンプルa(t=-τ)及びa(t=τ)に各々対応
する。これらのサンプル値はイコライザ制御信号発生器
４５’に供給される。この発生器４５’は以下のように
して第１及び第２の制御信号を発生する。
【００７５】正方向の信号遷移と負方向の信号遷移とを
区別するために、選択段15a及び15bの出力端子は発生器
４５’の入力端子39a及び39bに各々結合される。同様に
して、選択段19a及び19bの出力端子は発生器４５’の入
力端子39c及び39dに各々結合される。ここで、２つの連
続した系列「０、０、１」及び「１、０、０」が選択段
15b及び19aにより検出されたと仮定する。「０、０、
１」なる系列の検出の結果、信号が発生器４５’の入力
端子39bに印加される。また、「１、０、０」なる系列
が検出されると、信号が発生器４５’の入力端子39cに
印加される。これらの信号に応答して、上記発生器は第
１及び第２の信号を発生するが、これら信号は例えば各
々（ｓ1＋ｓ2）及び（ｓ1−ｓ2）に等しい。
【００７６】次に、２つの連続した系列「０、０、−
１」及び「−１、０、０」が選択段15a及び19bにより検
出されたと仮定する。この場合、信号が発生器４５’の
入力端子39a及び39dに各々印加される。これらの信号に
応答して、上記発生器４５’は第１及び第２の信号を発
生するが、これら信号は各々−（ｓ1＋ｓ2）及び−（ｓ
1−ｓ2）に等しい。
【００７７】しかしながら、「０、０、１」なるビット
列に「１、０、０」なるビット列が必ずしも後続する必
要がないことに注意されたい。上記ビット列に「０、
０、１」、「１、０、０」、「０、０、−１」叉は「−
１、０、０」の何れかのビット列が後続することもあり
得る。この結果、発生器４５’は図６のａに示した発生
器４５とは異なる構成のものとなる。
【００７８】図１１のＢが示すように、制御信号発生器
４５’は当該発生器４５’の入力端子39a及び39bに結合
された入力端子を持つスイッチング信号発生器150と、
当該発生器４５’の入力端子39c及び39dに結合された入
力端子を持つスイッチング信号発生器158とを有してい
る。これらスイッチング信号発生器150及び158の出力は
スイッチ151及び152の位置を各々制御する。この場合、
入力端子39a上に信号が発生するとスイッチ151は「下
側」の位置に制御される。また、入力端子39bに信号が
発生すると当該スイッチは「上側」の位置に制御され
る。
【００７９】また、入力端子39b上に信号が発生すると
スイッチ152は図示したように「上側」の位置に制御さ
れる。また、入力端子39dに信号が発生すると当該スイ
ッチは「下側」の位置に制御される。
【００８０】図１１のＡ及びＢに示された実施例は、
「０、０、１」及び「１、０、０」のような３ビットの
単一のビット列を、これらビット列が「０、０、１、
０、０」なるビット列中で一緒に発生する必要性無し
に、選択することができるという利点を有している。こ
のようなビット列の発生確立は「０、０、１、０、０」
なるビット列の発生確立よりも高い。更に、選択段15
a、15b、19a及び19bの何れかで３ビットのビット列が各
々選択された後、制御信号ｃ1及びｃ2が再計算されるの
で、可変イコライザ５の入力端子６及び７に印加される
制御信号が再調整される。
【００８１】図１２は本発明を、書込電流における正方
向の遷移の読出の間に部分応答クラス４（ＰＲ４）検出
がなされる場合に関して説明している。この図１２のａ
は上記書込電流の正方向の遷移を時間の関数として示し
ている。記録担体上に記録された図１２のａの書込電流
遷移は、微分ヘッドにより読出され、図１を参照して説
明したナイキスト１規準に従って整形され、コサイン・
フィルタに供給される。上記ナイキスト１規準に基づく
整形は図１及び図２を参照して説明した整形と同一であ
る。このナイキスト１整形とコサイン・フィルタによる
フィルタとの組み合わせは、検波器部10aの入力端子に
おけるＰＲ４応答を実現する。この場合、図１の前記イ
コライザ４がＰＲ４検波を可能とするためにコサイン・
フィルタを含んでいるものと考えることができる。
【００８２】理想的な状況では、上記ＰＲ４検波の結果
前置イコライザ４の出力端子に図１２のｂに示されるア
ナログ応答信号が得られる。図１２のｃに示す信号は上
記アナログ信号をサンプルリングしたもので、当該アナ
ログ信号を時点…、−τ、０、τ、２τ、…における値
をとることにより得られる。理想的な場合には、このよ
うにして得られたサンプル信号は時点ｔ＝０とｔ＝τに
おいて等しい振幅の２つのパルスを有している。他の時
点でのサンプルは零なる振幅を有している。時点ｔ＝０
及びｔ＝τにおける振幅が「１」であると仮定すると、
図１２のｃのサンプル信号は「…、０、０、１、１、
０、０、…」と表すことができる。
【００８３】読出中の不十分な等化は図１２のｂの信号
のパルス幅を変化させ、この結果上記の２つのパルスの
近傍におけるサンプルが零からずれることとなる。図１
２のｄは、前置イコライザ４の出力信号における低い
（より低い）周波数が該出力信号における高い（より高
い）周波数に比べて過度に強調された場合の上記の効果
を示している。この結果、時点ｔ＝−τ及びｔ＝２τに
正の量のシンボル間干渉が現れる。この場合、サンプル
信号は「…、〜０、δ、１−δ、１−δ、δ、〜０、
…」と表すことができる。
【００８４】図１２のｅは前置イコライザ４の出力信号
における高い（より高い）周波数が低い（より低い）周
波数に比べて過度に強調された場合を示している。この
場合、負の量のシンボル間干渉が時点ｔ＝−τ及びｔ＝
２τで発生するサンプルとして存在し、これらのサンプ
ルは負の振幅を有している。かくして、これらサンプル
信号は「…、〜０、−δ、１＋δ、１＋δ、−δ、〜
０、…」と表すことができる。
【００８５】図１２のｆは、前置イコライザ４の出力端
子までの伝送路における伝送が、低い（より低い）周波
数に対するよりも大きな高い（より高い）周波数に対す
る遅れを呈する場合の読出信号への影響を示している。
この結果として得られるのは、非対称応答である。この
図から明らかなように、正の振幅のサンプルが時点ｔ＝
−τに現れ、負の振幅のサンプルが時点ｔ＝２τに現れ
る。この場合、サンプル信号は「…、〜０、δ、１＋
δ、１−δ、−δ、〜０、…」と表すことができる。高
い（より高い）周波数に対する遅れが低い（より低い）
周波数に対するよりも小さい場合は、負の振幅のサンプ
ルが時点ｔ＝−τに現れる一方、正の振幅のサンプルが
時点ｔ＝２τに現れるであろうことは明かである。この
場合、サンプル信号は「…、〜０、−δ、１−δ、１＋
δ、δ、〜０、…」と表すことができる（図１２のｇ参
照）。
【００８６】上述したことから、書込電流にステップ状
の孤立した遷移が発生した場合、読出時の時点ｔ＝−τ
及びｔ＝２τで発生するサンプルの振幅が実行された等
化に関する指標を与えることが明かとなった。ここで
も、図３の図表をｔ＝０及びｔ＝τにおける２つのパル
スに直に隣接するサンプルa(t=-τ)及びa(t=2τ)に関し
て発生し得る全てのあり得る状況を示すために、同様に
使用することができる。この場合、この図表においては
a(t=τ)をa(t=2τ)と読み替える。これらの状況から得
られる結論は図１２を参照して説明したＰＲ４検波と同
様である。
【００８７】図４を参照してナイキスト１検波法に関し
て述べたのと同様に、ＰＲ４検波法の場合にも、上記の
結論は書込電流における連続した遷移が時間的に見て互
いに近過ぎない状況にのみ適用されることに注意された
い。このことを図１３を参照して説明する。
【００８８】図１３のａは書込電流において正方向の遷
移と負方向の遷移とが３τの期間だけ離れている状況を
示している。この図１３のｂは上記正方向の遷移に応答
して読出された信号を示し、図１３のｃは上記負方向の
遷移に応答して読出された信号を示している。これらの
図から分かるように、ＨＦ等化が小さ過ぎる。これら両
遷移に対する総合応答が図１３のｄにサンプル信号とし
て示されている。この図１３のｄの信号は図１３のｂの
信号と図１３のｃの信号との和である。この図１３のｄ
から分かるように、図１３のｂのｔ＝２τにおける正の
信号振幅が図１３のｃの負の振幅を相殺するので、この
ｔ＝２τにおける信号振幅は零となる。このｔ＝２τに
おける信号振幅の検出は、図１３のｂ及びｃに示した如
く事実はそうではないのだが、シンボル間干渉が存在し
ないという結論に導かれてしまう。従って、デジタル書
込電流が「…、−１、１、１、１、−１、…」の形態で
あるような図１３のａのような状況は、誤った等化を判
断するには適していない。
【００８９】図１２のｄ〜ｇからは、正方向叉は負方向
の遷移の読出時の正しくない等化は時点ｔ＝−τ及びｔ
＝２τにおける信号値に主に影響を与え、このような影
響は時点ｔ＝０から更に一層離れた時点に関しては無視
することができると仮定されていることが明かである。
このことは、図１２のｄ〜ｇにおいて時点−２τ及び３
τのサンプル信号の振幅を零に等しくしたことにより明
らかにされている。このことは、図１３を参照して説明
したように、２つの連続した遷移の間の相互作用はこれ
ら２つの連続する遷移が少なくとも４τの時間間隔離れ
て位置していれば無視することができることを意味して
いる。このことは直に先行する遷移に関しても当てはま
るから、書込電流が「…、-１、ー１、ー１、ー１、１、
１、１、１、…」なる形態を有するか、叉は理想的な状
況ではサンプル信号が「…、０、０、１、１、０、０、
…」に等しい場合、正方向の遷移を等化の量を判定する
のに使用することができると結論することができる。同
様に、デジタル書込電流が「…、１、１、１、１、ー
１、ー１、ー１、ー１、…」に等しく、理想的な状況では
「…、０、０、ー１、ー１、０、０、…」なるサンプル列
の形態のサンプル信号が実現される場合は、書込電流に
おける負方向の遷移を使用することができる。この場
合、時点ｔ＝０及びｔ＝τにおけるサンプルに直に隣接
する時点−τ及び２τにおける２つの零値のサンプル
（図１２のｃ参照）が、正しい等化を判定するために使
用される。このことは、検波器部10aの出力信号におい
て「０、０、１、１、０、０」及び「０、０、ー１、ー
１、０、０」なるビット列が検出されるべきであること
を意味している。
【００９０】ビットパターンがランダムであると仮定し
た場合、上記のようなビット列が発生する確立はかなり
低く、例えば各ビット列につき２-8程度である。このこ
とは、一方叉は他方の何れかのビット列が発生する確立
は２-7に等しいことを意味する。正しい等化を判定する
ために使用することができる状況の数を増加させるため
に、前記検波器部10aの出力信号が「０、０、１、
１」、「０、０、−１、−１」、「−１、−１、０、
０」叉は「１、１、０、０」なる４ビットのビット列を
別個に含む各状況を検出することが考えられる。このよ
うなサンプル列の発生の確立は各列につき、２-6と高
い。従って、これらの４つのビット列の中の一つが発生
する確立は２-4である。この場合、デジタル出力信号に
おける「０、０、１、１」叉は「０、０、−１、−１」
に対応するサンプル信号の４個のサンプルの列における
左から２番目のサンプル、及びデジタル出力信号におけ
る「−１、−１、０、０」叉は「１、１、０、０」に対
応するサンプル信号の４個のサンプルの列における左か
ら３番目のサンプルが、等化が正しいか否かを判定する
ために使用されねばならない。「０、０、−１、−１」
なるビット列叉は「０、０、１、１」なるビット列に対
応するサンプル列における上記２番目のサンプルの値を
図３の図表におけるサンプルa(t=-τ)として使用するこ
とができ、一方「−１、−１、０、０」なるビット列叉
は「１、１、０、０」なるビット列に対応するサンプル
列における上記３番目のサンプルの値を図３の図表にお
けるサンプルa(t=τ)として使用することができる。
【００９１】上述したような連続する４個のサンプルの
列は、読出された信号を整流した後に得られる列であ
る。このことは、読出された非整流信号の「０、０、
１、１」、「０、０、−１、−１」、「１、１、０、
０」叉は「−１、−１、０、０」なる列を選択するよう
な選択手段が存在すべきであることを意味する。もっと
正確な選択が必要な場合は、「−１、０、０、１、
１」、「１、０、０、−１、−１」、「１、１、０、
０、−１」叉は「−１、−１、０、０、１」なる（５個
の連続した）サンプルの列を選択することもできる。こ
のような選択規準は、前記検波器部10aがビテルビ検波
器を含んでいる場合に特に有効である。「−１、０、
０、１、１」なる列叉は「１、０、０、−１、−１」な
る列の何れかが選択された場合、サンプル信号中の上記
２つの列における真ん中のビットに対応するサンプルを
図３の図表における値a(t=-τ)として使用することがで
きる。更に、サンプル信号中の上記２つの列における２
番目のビットに対応するサンプルを図３の図表における
値a(t=τ)として使用することができる。その理由は、
「−１、０、０、１、１」なる列が検出された場合、こ
の列の「−１」ビットの直前のビットも「−１」ビット
であるからである。同様に、「１、０、０、−１、−
１」なる列が検出された場合、この列の「１」ビットの
直前のビットも「１」ビットである。
【００９２】上記と同様なことが、「１、１、０、０、
−１」及び「−１、−１、０、０、１」なる列について
も言える。サンプル信号中のこれら両列における真ん中
のビットに対応するサンプル値を図３の図表における値
a(t=τ)として使用することができる。サンプル信号中
の上記両列における４番目のビットに対応するサンプル
値は図３の図表における値a(t=-τ)として使用すること
ができる。
【００９３】図１４は読出された信号に対してＰＲ４検
波が実行される実施例を示している。この装置は図５の
装置と極めて似ているが、コサイン・フィルタが前置イ
コライザ４ａに含められているため当該前置イコライザ
４ａが異なる伝送特性を有し、選択器14cが検波器部10a
の非整流出力信号における「０、０、１、１、０、０」
叉は「０、０、−１、−１、０、０」なるビット列を選
択する点が異なっている。この目的のため、選択器14c
は「０、０、１、１、０、０」及び「０、０、−１、−
１、０、０」なるビット列を各々選択するための選択段
15g及び15hと、オアゲート１７とを有している。
【００９４】選択器14cの出力端子１８に選択信号が発
生すると、検波器部10aの出力端子における非整流ビッ
ト流において「０、０、１、１、０、０」叉は「０、
０、−１、−１、０、０」なるビット列となる可変イコ
ライザ５の出力端子のアナログ信号が、「０、０、１、
１、０、０」叉は「０、０、−１、−１、０、０」なる
当該ビット列の２番目のビット（零）の発生時点に対応
する時点で正確にサンプリングされる。選択器14cの出
力端子２０に選択信号が発生すると、検波器部10aの出
力端子１１における非整流ビット流において「０、０、
１、１、０、０」叉は「０、０、−１、−１、０、０」
なるビット列となるイコライザ５の出力端子のアナログ
信号が、「０、０、１、１、０、０」叉は「０、０、−
１、−１、０、０」なる当該ビット列の５番目のビット
（３番目の零ビット）の発生時点に対応する時点で正確
にサンプリングされる。制御信号ｃ1及びｃ2の発生は、
選択段15g及び15hの出力端子が発生器４５の入力端子39
a及び39bに各々結合され、これにより第１及び第２の制
御信号が、検出された書込電流における正方向叉は負方
向の遷移に応じた正しい符号で、得られるようにすると
いう点では図５に示したものと同様である。
【００９５】上記可変イコライザ５は図１１の可変イコ
ライザ５と同一の構成することができ、該構成は図６の
Ｂに示されている。
【００９６】図１５は同図のａに示すような広過ぎる応
答信号の訂正を示している。ここでは、δなる振幅を持
つ零でないサンプル値が時点ｔ＝−τ及びｔ＝２τで発
生し、１−δなる振幅がｔ＝０及びｔ＝τなる時点で発
生する。図１５のａに示した信号は前記部分５ａ（図６
のＢ参照）の第１の遅延線100の出力信号であり、この
信号は加算器108の第２の入力端子に供給される。図１
５のｂの信号は入力端子９４において期間τだけ早く入
力された図１５のａの応答信号である。この信号は加算
器106の第２の入力端子に印加される。図１５のｃの信
号は遅延線102の出力端子に現れる図１５のａの信号の
期間τだけ遅延された信号であり、該信号は加算器106
の第１の入力端子に印加される。図１５のｄは加算器10
6の出力信号を示す。この図１５のｄの信号は、時点
（ｔ＝）-2τ、−τ、０、τ、２τ及び３τにおいて各
々、δ、1-δ、１、１、1-δ、δなる信号値を有する。
前記積分要素Ｉ1の出力信号に応答して、乗算器104は図
１５のｄの信号に係数−δ/(1-δ)を乗算し、この結果
ｔ＝-2τ及びｔ＝３τで略零となり、ｔ＝−τ及びｔ＝
２τで−δとなり、ｔ＝０及びｔ＝τで−δ/(1-δ)と
なるような信号値が得られる。ここで、δは「１」に対
して小さいと考えられる。図１５のｆは加算器108の出
力信号を示す。この図１５のｆから分かるように、時点
（ｔ＝）-2τ、−τ、０、τ、２τ及び３τにおける信
号値は、各々、〜０、０、〜(1-2δ)、〜(1-2δ)、０及
び〜０となる。結果として、時点ｔ＝−τ及びｔ＝２τ
に零なる信号値を持つ対称な応答が得られる。
【００９７】部分５ａにより狭過ぎる応答を補正する場
合、即ち時点ｔ＝−τ及びｔ＝２τにおける信号値が負
で−δに等しい場合（図１２のｅ参照）、積分要素Ｉ1
は前記乗算器を、その入力端子に供給される信号が係数
δ/(1+δ)で乗算されるように、制御する。この結果得
られるのも、時点（ｔ＝）-2τ、−τ、２τ及び３τで
振幅が零となり、ｔ＝０及びｔ＝τで振幅が〜１となる
ような対称信号である。
【００９８】図１６は図６のＢに示した部分５ｂの図１
６のａの応答信号に対する機能を示している。この応答
信号は図１２のｆを参照して説明した状況に対応し、非
対称なパルスを示している。この信号は、時点ｔ＝−τ
及びｔ＝２τで各々零でない振幅δ及び−δとなり、ｔ
＝０で１＋δの振幅となり、ｔ＝τで１−δの振幅とな
る。この図１６のａの信号は前記部分５ｂ（図６のＢ参
照）の第１の遅延線110の出力信号であり、該信号は加
算器118の第２の入力端子に印加される。図１６のｂの
信号は、入力端子109で期間τ前に入力された図１６の
ａの応答信号である。この信号は減算器116の第２の入
力端子に印加される。図１６のｃは遅延線112の出力端
子に存在する図１６のａの応答信号の期間τ遅延された
信号であり、該信号は減算器116の第１の入力端子に供
給される。図１６のｄは減算器116の出力信号を示して
いる。この図１６のｄの信号は時点（ｔ＝）-2τ、−
τ、０、τ、２τ及び３τにおいて各々δ、1+δ、1-2
δ、-1-2δ、-1+δ及びδなる信号値を持つ。前記積分
要素Ｉ2の出力信号に応答して、乗算器114は図１６のｄ
の信号を約−δなる係数で乗算し、この結果時点（ｔ
＝）-2τ、−τ、０、τ、２τ及び３τで各々〜０、〜
−δ、〜−δ、〜＋δ、〜＋δ及び〜０の信号値とな
る。ここでも、δは値「１」に対して小さいと考えられ
る。図１６のｆは加算器118の出力信号を示す。この図
１６のｆから分かるように、時点（ｔ＝）-2τ、−τ、
０、τ、２τ及び３τにおける信号値は、各々、〜０、
〜０、〜１、〜１、〜０及び〜０となる。この結果、時
点ｔ＝−τ及びｔ＝２τに対して信号値が略零となる対
称な応答が得られる。
【００９９】前記部分５ｂにより図１２のｇの応答、即
ち時点ｔ＝−τ及びｔ＝２τの信号値が各々−δ及びδ
であるような応答を補正する場合には、前記積分要素Ｉ
2の出力信号は乗算器114を、その入力端子に供給された
信号が係数δで乗算されるように制御する。この結果
も、時点（ｔ＝）-2τ、−τ、２τ及び３τで略零の振
幅を有し、且つｔ＝０及びｔ＝τで〜１の振幅を有する
対称な応答が得られる。
【０１００】図１７は読出信号にＰＲ４検波を実行する
他の実施例を示している。この実施例は、コサイン・フ
ィルタ特性が前置イコライザ４ａに含まれているため該
前置イコライザ４ａが異なる伝送特性を有している点
と、選択器14bが検波器部10aの非整流出力信号における
「０、０、−１、−１」叉は「０、０、１、１」なるビ
ット列を選択する一方、選択器16bが同信号における
「１、１、０、０」叉は「−１、−１、０、０」なるビ
ット列を選択する点とを除いて、図１１のＡの装置と類
似している。この目的のため、選択器14bは「０、０、
−１、−１」及び「０、０、１、１」を各々選択するた
めの選択段15e及び15fと、オアゲート１７とを有してい
る。また、選択器16bは「１、１、０、０」及び「−
１、−１、０、０」を各々選択するための選択段19e及
び19fと、オアゲート２１とを有している。
【０１０１】選択器14bの出力端子１８に選択信号が発
生すると、検波器部10aの出力端子において非整流ビッ
ト流における「０、０、１、１」叉は「０、０、−１、
−１」なるビット列となる可変イコライザ５の出力端子
のアナログ信号は、「０、０、１、１」叉は「０、０、
−１、−１」なる当該ビット列の２番目のビット（零）
の発生時点に対応する時点で正確にサンプリングされ
る。選択器16bの出力端子２０に選択信号が発生する
と、検波器部10aの出力端子１１において非整流ビット
流における「１、１、０、０」叉は「−１、−１、０、
０」なるビット列となるイコライザ５の出力端子のアナ
ログ信号は、「１、１、０、０」叉は「−１、−１、
０、０」なる当該ビット列の３番目のビット（最初の零
ビット）の発生時点に対応する時点で正確にサンプリン
グされる。制御信号ｃ1及びｃ2の発生は、選択段15e、1
5f、19e及び19fの出力端子が発生器４５’の入力端子39
a〜39dに各々結合され、これにより第１及び第２の制御
信号が、検出された書込電流における正方向叉は負方向
の遷移に応じた正しい符号で得られるようにするという
点では図１１のＡに示したものと同様である。
【０１０２】先にも述べた通り、図１４の実施例は図１
７の実施例におけるよりも選択されるビット列の発生の
確立が大幅に低いという点で有用性が低い。
【０１０３】本発明は全応答検波システム(full respon
se detection system)にも同様に適用することができ
る。図１８は、書込電流における正方向のステップ状遷
移がどのようにして検出されるかを示している。ここ
で、図１８のａは上記正方向の遷移を示す。この場合、
検波はアナログの読出信号をサンプリングすることによ
り実施される。この結果、理想的な状況では、図１８の
ｂのサンプル信号が得られる。即ち、負のサンプルがｔ
＝０に先行する時点で発生し、正のサンプルが時点ｔ＝
０、τ、２τ、…で発生する。この図１８のｂは、ビッ
ト検出器における検出の後に得られた、サンプリング時
点ｔ＝…、-2τ、−τ、０、τ、２τ、…における
「…、０、０、１、１、１、…」なるビット列であるデ
ジタル信号も示している。
【０１０４】読出信号に（１−Ｄ）なる演算を実行する
ということは、当該読出信号をｔ＝τだけ遅延し、この
遅延された信号を遅延されていない信号から減算するこ
とを意味する。上記の（１−Ｄ）なる演算を行うと、記
録担体に記録された信号をナイキスト１検波方法により
読出した場合に得られるであろう信号が得られる。この
ことを図１８のｂ、ｃ及びｄを参照して説明する。この
目的のため、図１８のｃは図１８のｂの信号をｔ＝τだ
け遅延した信号を示し、図１８のｄは、図１８のｂの信
号から図１８のｃの信号を減算した結果を示している。
図１８のｄの信号は図２のｃの信号に等しく、この信号
はナイキスト１検波システムを有する場合の応答であ
る。
【０１０５】読出中の不十分な等化はステップ状遷移
を、低い周波数が過度に強調されている場合は当該遷移
がもっと緩やかになるように、変化させる。このことが
図１８のｅに示され、該図は読出された時の信号とサン
プリング時点の同信号の各値とを示している。この場
合、ｔ＝−τ及びｔ＝０における信号値は各々−１＋δ
及び１−δに等しい。図１８のｆはτだけ遅延された図
１８のｅの信号を示し、図１８のｇは両信号の減算結果
を示している。図１８のｇで得られた信号は図２のｅの
信号と等しい。この場合、δなる零でないサンプル値が
時点−τ及びτに現れ、ｔ＝０における信号値は2-2δ
に等しい。
【０１０６】図１８のｈは高い周波数が過度に強調され
た状況を示している。この場合、遷移は時点ｔ＝−τ及
びｔ＝０において−１−δ及び１＋δなる信号が現れる
という点でよりはっきりしている。図１８のｉはτだけ
遅延された図１８のｈの信号を示し、図１８のｊは両信
号の減算結果を示している。図１８のｊで得られた信号
は図２のｆの信号に等しい。この場合、−δなる零でな
いサンプル値が時点−τ及びτに現れ、ｔ＝０における
信号値は2+2δに等しくなる。
【０１０７】言うまでもなく、書込電流において負方向
の遷移が発生した場合も上記と同様の振る舞いとなる。
その差異は、上記の両状況、即ち低い周波数が過度に強
調された場合及び高い周波数が過度に強調された場合、
においては図１８のｇ及びｊの信号が反対の極性で発生
するということである。
【０１０８】図１９は伝送チャンネルの動作周波数範囲
における高い（より高い）周波数が低い（より低い）周
波数と同じ遅れを有していない状況を示している。詳述
すると、図１９のｂは高い（より高い）周波数が低い
（より低い）周波数よりも相対的に遅れる状況を示して
いる。この結果として、当該遷移は緩やかに開始する。
かくして、サンプル時点ｔ＝−τ及びｔ＝０におけるサ
ンプルは各々-1+δ及び1+δに等しくなる。この信号を
遅延し（図１９のｃ参照）、両信号を減算すると図１９
のｄの信号となる。この信号は前記図２のｈの信号に等
しい。この場合、零なるサンプル値がｔ＝−τより前と
ｔ＝τより後の時点に対して発生する。また、＋δ及び
−δなるサンプル値がｔ＝−τ及びｔ＝τに存在し、２
なるサンプル値がｔ＝０に存在する。
【０１０９】図１９のｅは低い（より低い）周波数が高
い（より高い）周波数よりも相対的に遅れる状況を示し
ている。この結果として、当該遷移は緩やかに終了す
る。かくして、サンプル時点ｔ＝−τ及びｔ＝０におけ
るサンプルは各々-1-δ及び1-δに等しくなる。この信
号を遅延し（図１９のｆ参照）、両信号を減算すると図
１９のｇの信号となる。この信号は前記図２のｊの信号
に等しい。この場合も、零なるサンプル値がｔ＝−τよ
り前とｔ＝τより後の時点に対して発生する。また、−
δ及び＋δなるサンプル値がｔ＝−τ及びｔ＝τに存在
し、２なるサンプル値がｔ＝０に存在する。
【０１１０】この場合も、書込電流において負方向の遷
移が発生した場合は上記と同様の振る舞いとなると言え
る。その差異は、上記の両状況、即ち低い周波数が高い
周波数よりも相対的に多く叉は少なく遅延された場合、
においては図１９のｄ及びｇの信号が反対の極性で発生
するということにある。
【０１１１】上記の結論は、読出信号に（１−Ｄ）演算
を施せば、該（１−Ｄ）演算で得られる信号を、ナイキ
スト１検波方法で述べたようなやり方で等化の判定及び
当該等化の制御を行うために使用することができるとい
うことである。
【０１１２】ここでも、書込電流中の連続する遷移は互
いに接近し過ぎていてはいけない。図２０は同図のａに
互いに２τだけ離れた２つの遷移を示している。この信
号は出力端子１２における「…、０、０、１、１、０、
０、…」なるデジタル出力信号となる。図２０のｂは、
テープに記録され且つ読出された図２０のａの信号に応
答して、検波器１０の入力端子に現れる信号を示してい
る。ここで、当該等化は低い周波数が過度に強調されて
いるという点で正しくないことに注意されたい。この結
果、検波器に供給されるアナログ信号は時点ｔ＝-2τ、
−τ、０及びτで各々δ、１−δ、１−δ及びδなる値
になる。図２０のｃは期間τだけ遅延された図２０のｂ
の信号を示し、図２０のｄは図２０のｂの信号に（１−
Ｄ）演算を施した後の図２０のｂの信号を示している。
図２０のｄからは、ｔ＝０に零なる値のサンプル値が存
在することが明かである。このように、このサンプル値
は正しい等化が行われたか否かを判定するためには使用
することはできない。
【０１１３】上記の結論は、２つの連続したステップ状
遷移は互いに少なくとも３τだけ離れていなければなら
ないということである。
【０１１４】かくして、図１８及び１９におけるｔ＝−
τのサンプル値を図３の図表における値a(t=-τ)として
使用するには、「０、０、０、１」叉は「１、１、１、
０」なるビット列が検出されねばならない。また、図１
８及び図１９におけるｔ＝τのサンプル値を図３の図表
における値a(t=τ)として使用するには、「０、１、
１、１」叉は「１、０、０、０」なるビット列を検出し
なければならない。
【０１１５】図２１はトラックから読出された信号に全
応答検波が実行されるような実施例を示している。この
場合、全応答再生チャンネルは要素１、３、４ｃ、５及
び１０から形成されている。
【０１１６】この場合、図１８のａに示すようなステッ
プ状遷移を読出すと、図１８のｂに示すようなビット流
「…、０、０、１、１、１、…」が出力端子１２に得ら
れる。前述したように、可変イコライザ５の出力端子に
得られる信号である読出アナログ信号に（１−Ｄ）演算
を施すと、ナイキスト１検波をテープ上に記録された信
号に施した場合に得られたであろう信号が得られる。従
って、当該装置は可変イコライザ５の出力端子８に結合
された（１−Ｄ）演算器５５を有している。この演算器
５５の出力端子における信号はナイキスト１検波を実行
した場合に得られる信号であるから、２つの制御信号ｃ
１及びｃ２を発生するために要する回路13aが該演算器
５５に結合される。この回路13aは前記機能を果たす図
１１のＡの回路１３の一部のコピーであってもよい。こ
の目的のため、上記演算器５５の出力端子は検波器10A
の入力端子と遅延ユニット３０及び３２の各入力端子と
に結合されている。なお、上記回路13aの各要素の機能
については図１１のＡを参照して詳述した。
【０１１７】図２１における選択器１４及び１６並びに
発生器４５’に代えて、図５の選択器14a及び発生器４
５を使用して必要なビット列を検出すると共に制御信号
ｃ1及びｃ2を得ることもできる。
【０１１８】図２２はテープから読出された信号に全応
答検波が施される他の実施例を示している。この場合、
所要のビット列の選択は出力端子１２に得られるデジタ
ル信号を用いて実現される。この目的のため、図２２の
回路13bにはビット列「１、１、１、０」、「０、０、
０、１」、「０、１、１、１」及び「１、０、０、０」
を各々選択するための選択段15i、15j、19i及び19jが設
けられている。
【０１１９】ビット列「０、０、０、１」を選択した場
合、選択段15jは選択信号を発生し、該選択信号はオア
ゲート１７を介してサンプル／ホールド回路２６に供給
される。「０、０、０、１」なるビット列の選択は図１
８のａに示すような正方向のステップ状遷移が検出され
たことを意味する。この選択信号を受けると、サンプル
／ホールド回路２６はその入力端子に図１８のｄにおけ
るｔ＝−τなる時点で印加される信号をサンプリングす
る。
【０１２０】ビット列「１、１、１、０」を選択した場
合、選択段15iは選択信号を発生し、該選択信号はオア
ゲート１７を介してサンプル／ホールド回路２６に供給
される。「１、１、１、０」なるビット列の選択は負方
向のステップ状遷移が検出されたことを意味する。この
選択信号を受けると、サンプル／ホールド回路２６は、
図１８のａの遷移が負方向の遷移であったと仮定した場
合に、その入力端子に図１８のｄにおけるｔ＝−τなる
時点で印加される信号をサンプリングする。
【０１２１】ビット列「０、１、１、１」を選択した場
合、選択段19iは選択信号を発生し、該選択信号はオア
ゲート２１を介してサンプル／ホールド回路２８に供給
される。「０、１、１、１」なるビット列の選択は図１
８のａに示すような正方向のステップ状遷移が検出され
たことを意味する。この選択信号を受けると、サンプル
／ホールド回路２８はその入力端子に図１８のｄにおけ
るｔ＝τなる時点で印加される信号をサンプリングす
る。
【０１２２】ビット列「１、０、０、０」を選択した場
合、選択段19jは選択信号を発生し、該選択信号はオア
ゲート２１を介してサンプル／ホールド回路２８に供給
される。「１、０、０、０」なるビット列の選択は負方
向のステップ状遷移が検出されたことを意味する。この
選択信号を受けると、サンプル／ホールド回路２８は、
その入力端子に図１８のｄにおけるｔ＝τなる時点で印
加される信号をサンプリングする。
【０１２３】図１１のＡを参照して説明したのと同様
に、制御信号発生器４５’は入力端子４２及び４４に供
給されるサンプル値と、入力端子39a〜39dに印加される
選択信号とに応答して第１及び第２の制御信号ｃ1及び
ｃ2を発生する。
【０１２４】次に、全応答検波システムの更に他の実施
例を図２３を参照して説明する。図２３のａは読出され
た後の書込電流の遷移を示している。当該読出信号にお
けるこの遷移に隣接する４個の連続した信号サンプルを
ａ1〜ａ4で示す。今まで述べてきたサンプル値ｓ1はａ2
−ａ1に等しく、叉今まで述べてきたサンプル値ｓ2はａ
4−ａ3に等しい。
【０１２５】結果として、第１の制御信号ｃ1は（ａ2−
ａ1）＋（ａ4−ａ3）に等しくなり、第２の制御信号ｃ2
は（ａ2−ａ1）−（ａ4−ａ3）に等しくなる。また、負
方向の遷移の場合は上記式により得られるｃ1及びｃ2の
値の符号は逆にしなければならない。
【０１２６】上記ｃ2の値は異なる方法で、即ちｃ2＝ａ
2＋ａ3なる式により、得ることができることが判った。
この式は、ｃ2に関する先の式からａ1及びａ4を削除す
ることにより簡単に得ることができ、このような削除は
これらサンプルが同一の振幅であると考えられるから許
容できる。図１８のｅの状況を示す図２３のｂ及び図１
９のｂの状況を示す図２３のｃは、ｃ2に関する上記両
式が同じ結果を与えることを明らかに示している。
【０１２７】図２４は上記認識に基づく実施例を示して
いる。この図において、可変イコライザ５に結合された
サンプラ８０はサンプル…、ａ1、ａ2、ａ3、ａ4、…を
得るためにアナログ信号をサンプリングする。この場
合、サンプリング周波数がサンプリング周波数発生器８
１により供給される。各サンプルは４個の記憶段82.1〜
82.4を有するシフトレジスタに供給され、当該シフトレ
ジスタに周波数発生器８１により供給される同一のサン
プリング周波数でシフト入力される。記憶段82.1の出力
端子は信号反転ユニット８３を介して加算回路８５の第
１の入力端子に結合されている。記憶段82.2の出力端子
は加算回路８５の第２の入力端子と、加算回路８７の第
１の入力端子とに結合されている。記憶段82.3の出力端
子は加算回路８７の第２の入力端子に結合される一方、
反転ユニット８４を介して加算回路８５の第３の入力端
子に結合されている。また、記憶段82.4の出力端子は加
算回路８５の第４の入力端子に結合されている。
【０１２８】検波器１０の出力信号におけるビット列
「０、０、０、１、１、１」及び「１、１、１、０、
０、０」を選択するために選択回路15k及び15lが存在す
る。選択回路15k及び15lの出力端子は、図６のＡを参照
して詳細に説明したスイッチング信号発生器150の入力
端子39a及び39bに各々結合されている。更に、選択回路
15k及び15lの出力端子はオアゲート８６に結合され、該
ゲートの出力端子は加算回路８５及び８７の制御入力端
子８８及び８９に各々結合されている。
【０１２９】上記構成において、ビット列「０、０、
０、１、１、１」が選択回路15kにより選択されるやい
なや（即ち、図２３のａの状況が発生した場合）、選択
回路15kの出力端子に選択信号が発生される。ここで、
遅延回路３０は、この場合にシフトレジスタ８２が図２
３のａのサンプルａ1〜ａ4を各記憶段82.1〜82.4に各々
記憶しているような遅延のものと仮定する。上記選択信
号はオアゲート８６を介して加算回路８５及び８７に供
給され、これによりこれら２つの加算回路において加算
動作を開始させる。制御入力端子８８に供給された選択
信号に従って、加算回路８５は図２３のａに示した式に
基づいてｃ1を計算する。また、制御入力端子８９に供
給された選択信号に従って、加算回路８７は図２３のａ
に示した簡略された方の式に基づいてｃ2を計算する。
また、入力端子39aに供給された選択信号に従って、ス
イッチング信号発生器150は各スイッチを図２４に示す
ような位置に制御する。
【０１３０】孤立した負方向の遷移の場合は、選択回路
15lが選択信号を発生し、この結果スイッチ151及び152
が下側の位置に切り換えられる。
【０１３１】制御信号ｃ2を形成する他の式は、ａ1＋ａ
2＋ａ3＋ａ4である。これは概ね図２３のｄから直接得
ることができる。図２３のｄの上側の曲線はインパルス
応答であり、同図の下側の曲線は全応答検波方法で得ら
れる対応するステップ応答である。インパルス応答曲線
に関して前述した方法をコピーするということは、当該
ステップ応答の理想ステップ応答からの検出されたズレ
は全応答検波方法におけるサンプリング時点の間の半分
のところに位置する時点で判断すべきであるということ
を意味する。このズレはISIlead及びISIlagと呼ばれ
る。ISIleadはＡ＋（ａ1＋ａ2）／２に等しく、ISIlag
はＡ−（ａ3＋ａ4）／２に等しいから、ｃ2はISIlead−
ISIlagに等しく、４個の全サンプルａ1〜ａ4の和に比例
する。
【０１３２】勿論、信号を図２３のｄに示す時点ｔ1及
びｔ2でサンプリングしてｃ1叉はｃ2の少なくとも一方
を得るようにすることもできる。
【０１３３】上記説明から、本発明が入力された信号の
実際の応答と、これに対応する理想応答との間の差を検
出するということに基づいていることは明かである。こ
の差は伝送チャンネルの理想でない特性の目安となり、
可変イコライザを制御するための２つの制御信号を作成
するために使用することができる。
【０１３４】本発明は、上述したように、零に強制する
等化を呈し、この等化においてはピーク振幅の発生時点
に隣接する各時点におけるサンプル値（ナイキスト１状
況に関する図７のｆ、図８のｆ、図９のｆ及び図１０の
ｆ、並びに部分応答クラスＩＶに関する図１５のｆ及び
図１６のｆ参照）が、零の振幅となるように制御され
る。このことはこれらの時点におけるシンボル間干渉
（ＩＳＩ）が零となることを意味する。
【０１３５】しかしながら、ある状況においてはある程
度の量のＩＳＩを許容することも有効である。というの
は、ＩＳＩが零に等しいというよりも上記のようなＩＳ
Ｉの量の場合に検出デジタル信号中の検出エラーが最小
となる場合もあるからである。
【０１３６】上述した等化メカニズムは、問題となる時
点において制御されたＩＳＩが得られるようにしてＩＳ
Ｉが近傍のピーク振幅とは無関係となるような適応的等
化を実現するためにも使用することもできる。
【０１３７】周波数補正用及び位相補正用の２つの制御
信号をどのようにして得ることができるかに関しての幾
つかの例を以下に説明する。
【０１３８】図２５はナイキスト１検波システムにより
得られた孤立パルスを示している。この場合、時点ｔ＝
−τ及びｔ＝τにおける信号値ISIlead及びISIlagがと
られるのみならず、ｔ＝０における信号値Ａもとられ
る。かくして、周波数制御用のエラー信号は、 ＨＦerror＝（ＩＳＩlead＋ＩＳＩlag）−ｂ・Ａ となり、ここでｂはパルスの振幅に対する許容されたシ
ンボル間干渉の値である。このように、少な過ぎるＨＦ
等化の結果、等化後にある程度の量のＩＳＩが残存す
る。この残存するＩＳＩに対して追加のＨＦ等化が必要
な場合は、ｂは負でなければならない。
【０１３９】また、位相制御用のエラー信号は以下のよ
うになる、 phaseerror＝（ＩＳＩlead−ＩＳＩlag）−ｂ・Ａ
【０１４０】上記のようにして、残存位相ズレの結果、
等化後にある程度の量のＩＳＩが残存することになる。
【０１４１】上記両エラー信号は積分要素Ｉ1及びＩ2に
供給され、これにより可変イコライザ用の制御信号が得
られる。更に、前述した通りＩＳＩlead及びＩＳＩlag
は「０、０、１」及び「０、０、−１」、並びに「１、
０、０」及び「−１、０、０」なる列から各々検出する
ことができる。
【０１４２】図２６は部分応答クラスＩＶ検波システム
により得られる孤立パルスを図示している。この場合
は、時点ｔ＝−τ及びｔ＝２τにおける信号値ＩＳＩ
lead及びＩＳＩlagがとられるのみならず、時点Ｔ＝０
の信号値Ａ1と時点ｔ＝τの信号値Ａ2もとられる。かく
して、周波数制御用のエラー信号は次のようになる。 ＨＦerror ＝（ＩＳＩlead−ｂ・Ａ1）＋（ＩＳＩlag−
ｂ・Ａ2） phaseerror＝（ＩＳＩlead−ｂ・Ａ1）−（ＩＳＩlag＋
ｂ・Ａ2）
【０１４３】上記両エラー信号は積分要素Ｉ1及びＩ2に
供給され、これにより可変イコライザ用の制御信号が得
られる。
【０１４４】図２７は全応答状況において得られるステ
ップ状遷移を示している。値ａ1〜ａ4から発して、エラ
ー信号が下記のように得られる。 ＨＦerror ＝（ａ2−ａ1）＋（ａ4−ａ3）−ｂ・（ａ3
−ａ2） phaseerror＝（ａ1＋ａ2）＋（ａ3＋ａ4）−ｂ・（ａ3
−ａ2）
【０１４５】ａ3−ａ2なる項により特徴付けられる振幅
の項は、好ましくはａ4−ａ1により置き換えられ、これ
により振幅の項に対するより良好な近似を得ることがで
きる。
【０１４６】更に、前記各エラー信号は当該エラー信号
を振幅値で除算することにより正規化するのが好まし
い。
【図面の簡単な説明】
【図１】 図１はナイキスト１検波を実行する装置のブ
ロック図、
【図２】 図２はテープ上の書込電流における正方向の
孤立したステップ状遷移のナイキスト１検波を説明する
タイムチャート、
【図３】 図３はテープ上の書込電流におけるステップ
状遷移に対して読出された信号の振る舞いを種々のイコ
ライザ設定に関して説明した図表、
【図４】 図４は互いに２τだけ離れた２つのステップ
状遷移に関して読出された信号に対する誤ったイコライ
ザ設定の影響を示すタイムチャート、
【図５】 図５はナイキスト１検波を実行する装置の更
に詳細な構成を示すブロック図、
【図６】 図６は図５の装置における各部の実施例を示
し、Ａはイコライザ制御信号発生器の実施例を、Ｂは可
変イコライザの実施例を各々示すブロック図、
【図７】 図７はある信号応答に対して実行される可変
イコライザの機能を説明するタイムチャート、
【図８】 図８は他の信号応答に対して実行される可変
イコライザの機能を説明するタイムチャート、
【図９】 図９は更に他の信号応答に対して実行される
可変イコライザの機能を説明するタイムチャート、
【図１０】 図１０は更に他の信号応答に対して実行さ
れる可変イコライザの機能を説明するタイムチャート、
【図１１】 図１１はナイキスト１検波を実行する他の
装置を示し、Ａは装置全体のブロック図、Ｂは同装置の
イコライザ制御信号発生器の詳細な構成を示すブロック
図、
【図１２】 図１２はテープ上の書込電流における正方
向の孤立したステップ状遷移の部分応答クラス４検波を
説明するタイムチャート、
【図１３】 図１３は互いに３τだけ離れた２つのステ
ップ状遷移に関して読出された信号に対する誤ったイコ
ライザ設定の影響を示すタイムチャート、
【図１４】 図１４はＰＲ４検波を実行する装置の構成
を示すブロック図、
【図１５】 図１５はある信号応答に対して実行される
可変イコライザの機能を説明するタイムチャート、
【図１６】 図１６は他の信号応答に対して実行される
可変イコライザの機能を説明するタイムチャート、
【図１７】 図１７はＰＲ４検波を実行する他の装置の
構成を示すブロック図、
【図１８】 図１８はテープ上の書込電流における正方
向の孤立したステップ状遷移の全応答検波を説明するタ
イムチャート、
【図１９】 図１９はテープ上の書込電流における正方
向の孤立したステップ状遷移の全応答検波を説明する他
のタイムチャート、
【図２０】 図２０は互いに２τだけ離れた２つのステ
ップ状遷移に関して読出された信号に対する誤ったイコ
ライザ設定の影響を示すタイムチャート、
【図２１】 図２１は全応答検波を実行する装置の構成
を示すブロック図、
【図２２】 図２２は全応答検波を実行する他の装置の
構成を示すブロック図、
【図２３】 図２３のａ〜ｄは全応答検波を実行する装
置における種々の信号を示すタイムチャート、
【図２４】 図２４は全応答検波を実行する更に他の装
置の構成を示すブロック図、
【図２５】 図２５は孤立パルスのある応答を説明する
タイムチャート、
【図２６】 図２６は孤立パルスの他の応答を説明する
タイムチャート、
【図２７】 図２７は孤立パルスの更に他の応答を説明
するタイムチャートである。
【符号の説明】
１…読出ヘッド、 ３…前置増幅
器、４…前置イコライザ、 ５…可変イ
コライザ、１０…検波手段、 １２
…出力端子、１４ａ…ビット列選択器、
２６…サンプル／ホールド・ユニット、 ２８…サンプ
ル／ホールド・ユニット、３０…遅延ユニット、３２…
遅延ユニット、 ４５…イコライザ制御
信号発生器。
フロントページの続き (72)発明者 アルバート マリア アーノルド レイッ クアート オランダ国 5621 ベーアー アインドー フェン フルーネヴァウツウェッハ １

Claims (49)

    【特許請求の範囲】
  1. 【請求項１】 伝送媒体からデジタル信号を入力する入
    力装置であって、 前記伝送媒体から信号を入力する入力手段と、 前記入力手段の出力端子に結合された入力端子と、制御
    信号を入力する制御信号入力端子と、等化された出力信
    号を出力する出力端子とを有する可変イコライザ手段
    と、 前記イコライザ手段の出力端子に結合された入力端子
    と、第１のデジタル信号を出力する出力端子とを有する
    信号検出手段と、 イコライザ制御信号を出力する出力端子を有し、この出
    力端子が前記イコライザ手段の制御信号入力端子に結合
    されたイコライザ制御信号発生手段と、 前記デジタル信号を出力する出力端子と、を具備する入
    力装置において、当該入力装置が、 前記信号検出手段の出力端子に結合された入力端子と、
    この入力端子に供給された信号中に含まれる少なくとも
    一つの特定のビット列を検出すると第１及び第２の選択
    信号を各々出力する出力端子とを有し、前記可変イコラ
    イザ手段の出力端子での応答における信号部分に対応す
    るビット列を選択して、前記可変イコライザ手段用の第
    １及び第２の制御信号を形成するに適した信号部分を選
    択するように構成されたビット列選択手段と、 前記イコライザ手段の出力端子に結合された入力端子
    と、前記ビット列選択手段の出力端子に結合された制御
    信号入力端子と、前記イコライザ制御信号発生手段の入
    力端子に結合された出力端子とを有し、上記入力端子に
    供給された信号を前記第１の選択信号に応じてサンプリ
    ング及び保持することにより少なくとも１個の第１サン
    プル値を得ると共に上記入力端子に供給される信号を前
    記第２の選択信号に応じてサンプリング及び保持するこ
    とにより少なくとも１個の第２サンプル値を得る一方、
    これら第１及び第２サンプル値を上記出力端子に供給す
    るよう構成されたサンプル／ホールド手段と、を有し、
    前記イコライザ制御信号発生手段が前記第１及び第２サ
    ンプル値を受け取ると前記第１及び第２の制御信号を発
    生するように構成され、この第１の制御信号が前記第１
    及び第２サンプル値の第１の算術合成に係るものである
    一方、前記第２の制御信号が前記第１及び第２サンプル
    値の第２の算術合成に係るものであり、これら第１及び
    第２の算術合成が互いに異なることを特徴とする入力装
    置。
  2. 【請求項２】 請求項１に記載の入力装置において、前
    記少なくとも１個の第１サンプル値が前記信号部分の進
    み部分から採られることを特徴とする入力装置。
  3. 【請求項３】 請求項１に記載の入力装置において、前
    記少なくとも１個の第２サンプル値が前記信号部分の遅
    れ部分から採られることを特徴とする入力装置。
  4. 【請求項４】 請求項１に記載の入力装置において、前
    記第１の算術合成は前記第１の制御信号が前記少なくと
    も１個の第１サンプル値と前記少なくとも１個の第２サ
    ンプル値との和に比例するようになるものであることを
    特徴とする入力装置。
  5. 【請求項５】 請求項４に記載の入力装置において、前
    記サンプル／ホールド手段は当該手段の入力端子に供給
    される前記信号を前記第１の選択信号に応じてサンプリ
    ング及び保持して１個の第１サンプル値を得ると共に、
    当該手段の入力端子に供給される前記信号を前記第２の
    選択信号に応じてサンプリング及び保持して１個の第２
    サンプル値を得る一方、これら第１及び第２サンプル値
    を当該手段の出力端子に供給するように構成されている
    ことを特徴とする入力装置。
  6. 【請求項６】 請求項５に記載の入力装置において、前
    記第２の算術合成は前記第２の制御信号が前記第１サン
    プル値と前記第２サンプル値との差に比例するようにな
    るものであることを特徴とする入力装置。
  7. 【請求項７】 請求項１ないし請求項６の何れか一項に
    記載の入力装置において、前記第１のデジタル信号が３
    値デジタル信号であり、前記ビット列選択手段が少なく
    とも１個の「０」ビットで始まり、少なくとも１個の
    「１」ビット叉は「−１」ビットで終わるビット列を選
    択するように構成されていることを特徴とする入力装
    置。
  8. 【請求項８】 請求項７に記載の入力装置において、前
    記ビット列選択手段は「０、０、１」及び「０、０、−
    １」なるビット列を選択し、これらビット列の中の一つ
    を選択すると前記第１の選択信号を発生するように構成
    されていることを特徴とする入力装置。
  9. 【請求項９】 請求項７に記載の入力装置において、前
    記ビット列選択手段が更に「０、０、１、１」及び
    「０、０、−１、−１」なるビット列を選択し、これら
    ビット列の中の一つを選択すると前記第１の選択信号を
    発生するように構成されていることを特徴とする入力装
    置。
  10. 【請求項１０】 請求項１ないし請求項６の何れか一項
    に記載の入力装置において、前記第１のデジタル信号が
    ３値デジタル信号であり、前記ビット列選択手段が少な
    くとも１個の「１」ビット叉は「−１」ビットで始ま
    り、少なくとも１個の「０」ビットで終わるビット列を
    選択するように構成されていることを特徴とする入力装
    置。
  11. 【請求項１１】 請求項１０に記載の入力装置におい
    て、前記ビット列選択手段は「１、０、０」及び「−
    １、０、０」なるビット列を選択し、これらビット列の
    中の一つを選択すると前記第２の選択信号を発生するよ
    うに構成されていることを特徴とする入力装置。
  12. 【請求項１２】 請求項１０に記載の入力装置におい
    て、前記ビット列選択手段が更に「１、１、０、０」及
    び「−１、−１、０、０」なるビット列を選択し、これ
    らビット列の中の一つを選択すると前記第２の選択信号
    を発生するように構成されていることを特徴とする入力
    装置。
  13. 【請求項１３】 請求項７、請求項８叉は請求項９に記
    載の入力装置において、前記サンプル／ホールド手段は
    前記可変イコライザ手段の出力信号を、選択された前記
    ビット列における「１」ビット叉は「−１」ビットに直
    に隣接する「０」ビットの発生時点に対応する時点でサ
    ンプリングして前記少なくとも１個の第１サンプル値を
    得るように構成されていることを特徴とする入力装置。
  14. 【請求項１４】 請求項８叉は請求項９に記載の入力装
    置において、前記サンプル／ホールド手段は前記可変イ
    コライザ手段の出力信号を、選択された前記ビット列に
    おける「１」ビット叉は「−１」ビットに直に隣接する
    ２個の相隣る「０」ビットの各発生時点の間に位置する
    時点に対応する時点でサンプリングして、前記少なくと
    も１個の第１サンプル値を得るように構成されているこ
    とを特徴とする入力装置。
  15. 【請求項１５】 請求項１０、請求項１１叉は請求項１
    ２に記載の入力装置において、前記サンプル／ホールド
    手段は前記可変イコライザ手段の出力信号を、選択され
    た前記ビット列における「１」ビット叉は「−１」ビッ
    トに直に隣接する「０」ビットの発生時点に対応する時
    点でサンプリングして、前記少なくとも１個の第２サン
    プル値を得るように構成されていることを特徴とする入
    力装置。
  16. 【請求項１６】 請求項１１叉は請求項１２に記載の入
    力装置において、前記サンプル／ホールド手段は前記可
    変イコライザ手段の出力信号を、選択された前記ビット
    列における「１」ビット叉は「−１」ビットに直に隣接
    する２個の相隣る「０」ビットの各発生時点の間に位置
    する時点に対応する時点でサンプリングして、前記少な
    くとも１個の第２サンプル値を得るように構成されてい
    ることを特徴とする入力装置。
  17. 【請求項１７】 請求項１ないし請求項６の何れか一項
    に記載の入力装置において、前記第１のデジタル信号が
    ２値デジタル信号であり、前記ビット列選択手段が少な
    くとも２個の「０」ビットで始まると共に少なくとも１
    個の「１」ビットで終わるビット列か叉は少なくとも２
    個の「１」ビットで始まると共に少なくとも１個の
    「０」ビットで終わるビット列を選択するように構成さ
    れていることを特徴とする入力装置。
  18. 【請求項１８】 請求項１７に記載の入力装置におい
    て、前記ビット列選択手段は「１、１、１、０」及び
    「０、０、０、１」なるビット列を選択し、これらビッ
    ト列の中の一つを選択すると前記第１の選択信号を発生
    するように構成されていることを特徴とする入力装置。
  19. 【請求項１９】 請求項１７に記載の入力装置におい
    て、前記ビット列選択手段が「１、０、０、０」及び
    「０、１、１、１」なるビット列を選択し、これらビッ
    ト列の中の一つを選択すると前記第２の選択信号を発生
    するように構成されていることを特徴とする入力装置。
  20. 【請求項２０】 請求項１８に記載の入力装置におい
    て、前記サンプル／ホールド手段が前記可変イコライザ
    手段の出力信号を第１及び第２の時点でサンプリングし
    て第１及び第２の第１サンプル値を得るように構成さ
    れ、前記第１の時点は前記第１のデジタル信号で検出さ
    れた前記ビット列における右から３番目のビットの発生
    時点に対応し、前記第２の時点は検出された前記ビット
    列における右から２番目のビットの発生時点に対応して
    いることを特徴とする入力装置。
  21. 【請求項２１】 請求項１８に記載の入力装置におい
    て、前記サンプル／ホールド手段が前記可変イコライザ
    手段の出力信号を第１及び第２の時点でサンプリングし
    て第１及び第２の第１サンプル値を得るように構成さ
    れ、前記第１の時点は前記第１のデジタル信号で選択さ
    れた前記ビット列における右から３番目及び４番目のビ
    ットの各発生時点の間に位置する時点に対応し、前記第
    ２の時点は選択された前記ビット列における右から２番
    目及び３番目のビットの各発生時点の間に位置する時点
    に対応していることを特徴とする入力装置。
  22. 【請求項２２】 請求項１に従属する請求項１７に従属
    する請求項１９に記載の入力装置において、前記サンプ
    ル／ホールド手段が前記可変イコライザ手段の出力信号
    を第１及び第２の時点でサンプリングして第１及び第２
    の第２サンプル値を得るように構成され、前記第１の時
    点は前記第１のデジタル信号で選択された前記ビット列
    における左から２番目のビットの発生時点に対応し、前
    記第２の時点は選択された前記ビット列における左から
    ３番目のビットの発生時点に対応していることを特徴と
    する入力装置。
  23. 【請求項２３】 請求項１に従属する請求項１７に従属
    する請求項１９に記載の入力装置において、前記サンプ
    ル／ホールド手段が前記可変イコライザ手段の出力信号
    を第１及び第２の時点でサンプリングして第１及び第２
    の第２サンプル値を得るように構成され、前記第１の時
    点は前記第１のデジタル信号で選択された前記ビット列
    における左から２番目及び３番目のビットの各発生時点
    の間に位置する時点に対応し、前記第２の時点は選択さ
    れた前記ビット列における左から３番目及び４番目のビ
    ットの各発生時点の間に位置する時点に対応しているこ
    とを特徴とする入力装置。
  24. 【請求項２４】 請求項２０及び２２、叉は請求項２１
    及び２３に記載の入力装置において、前記第２の制御信
    号は「０、０、０、１」及び「０、１、１、１」なる２
    つの連続するビット列が選択された場合は前記第２の第
    １サンプル値と前記第１の第２サンプル値との和に比例
    し、前記第２の制御信号は「１、１、１、０」及び
    「１、０、０、０」なる２つの連続するビット列が選択
    された場合は前記第２の第１サンプル値と前記第１の第
    ２サンプル値との和の負に比例することを特徴とする入
    力装置。
  25. 【請求項２５】 請求項２０及び２２、叉は請求項２１
    及び２３に記載の入力装置において、前記第２の制御信
    号は「０、０、０、１」及び「０、１、１、１」なる２
    つの連続するビット列が選択された場合は前記２つの第
    １サンプル値と前記２つの第２サンプル値との和に比例
    し、前記第２の制御信号は「１、１、１、０」及び
    「１、０、０、０」なる２つの連続するビット列が選択
    された場合は前記２つの第１サンプル値と前記２つの第
    ２サンプル値との和の負に比例することを特徴とする入
    力装置。
  26. 【請求項２６】 請求項２０及び２２、叉は請求項２１
    及び２３に記載の入力装置において、前記第１の制御信
    号は「０、０、０、１」及び「０、１、１、１」なる２
    つの連続するビット列が選択された場合は前記第２の第
    １サンプル値と前記第２の第２サンプル値との和から前
    記第１の第１サンプル値と前記第１の第２サンプル値と
    の和を減じた値に比例し、前記第１の制御信号は「１、
    １、１、０」及び「１、０、０、０」なる２つの連続す
    るビット列が選択された場合は前記第１の第１サンプル
    値と前記第１の第２サンプル値との和から前記第２の第
    １サンプル値と前記第２の第２サンプル値との和を減じ
    た値に比例することを特徴とする入力装置。
  27. 【請求項２７】 伝送媒体からデジタル信号を入力する
    入力装置であって、 前記伝送媒体から信号を入力する入力手段と、 前記入力手段の出力端子に結合された入力端子と、制御
    信号を入力する制御信号入力端子と、等化された出力信
    号を出力する出力端子とを有する可変イコライザ手段
    と、 前記イコライザ手段の出力端子に結合された入力端子
    と、第１のデジタル信号を出力する出力端子とを有する
    信号検出手段と、 イコライザ制御信号を出力する出力端子を有し、この出
    力端子が前記イコライザ手段の制御信号入力端子に結合
    されたイコライザ制御信号発生手段と、 前記デジタル信号を出力する出力端子と、を具備する入
    力装置において、当該入力装置が、 前記信号検出手段の出力端子に結合された入力端子と、
    この入力端子に供給される信号中に含まれる特定のビッ
    ト列を検出した場合に選択信号を出力する出力端子とを
    有し、前記可変イコライザ手段の出力端子での応答にお
    ける当該可変イコライザ手段用の第１及び第２の制御信
    号を作成するに適した信号部分に対応する信号部分を選
    択するようなビット列を選択するように構成されている
    ビット列選択手段と、 前記イコライザ手段の出力端子に結合された入力端子
    と、前記ビット列選択手段の出力端子に結合された制御
    信号入力端子と、前記イコライザ制御信号発生手段の入
    力端子に結合された出力端子とを有し、上記入力端子に
    供給される信号を前記選択信号に応じてサンプリング及
    び保持することにより少なくとも１個の第１サンプル値
    と少なくとも１個の第２サンプル値とを得る一方、これ
    ら第１及び第２サンプル値を上記出力端子に供給するよ
    うに構成されたサンプル／ホールド手段と、を有し、前
    記第１及び第２サンプル値は時間的に互いに一致せず、
    前記イコライザ制御信号発生手段が前記第１及び第２サ
    ンプル値を受け取ると前記第１及び第２の制御信号を発
    生するように構成され、この第１の制御信号が前記第１
    及び第２サンプル値の第１の算術合成に係るものである
    一方、前記第２の制御信号が前記第１及び第２サンプル
    値の第２の算術合成に係るものであり、これら第１及び
    第２の算術合成が互いに異なることを特徴とする入力装
    置。
  28. 【請求項２８】 請求項２７に記載の入力装置におい
    て、前記少なくとも１個の第１サンプル値が前記信号部
    分の進み部分から採られることを特徴とする入力装置。
  29. 【請求項２９】 請求項２７に記載の入力装置におい
    て、前記少なくとも１個の第２サンプル値が前記信号部
    分の遅れ部分から採られることを特徴とする入力装置。
  30. 【請求項３０】 請求項２７に記載の入力装置におい
    て、前記第１の算術合成は前記第１の制御信号が前記少
    なくとも１個の第１サンプル値と前記少なくとも１個の
    第２サンプル値との和に比例するようになるものである
    ことを特徴とする入力装置。
  31. 【請求項３１】 請求項２７に記載の入力装置におい
    て、前記サンプル／ホールド手段は当該手段の入力端子
    に供給される前記信号を前記選択信号に応じてサンプリ
    ング及び保持することにより１個の第１サンプル値と１
    個の第２サンプル値とを得ると共に、これら第１及び第
    ２サンプル値を当該手段の出力端子に供給するように構
    成されていることを特徴とする入力装置。
  32. 【請求項３２】 請求項３１に記載の入力装置におい
    て、前記第２の算術合成は前記第２の制御信号が前記第
    １サンプル値と前記第２サンプル値との間の差に比例す
    るようになるものであることを特徴とする入力装置。
  33. 【請求項３３】 請求項２７ないし請求項３２の何れか
    一項に記載の入力装置において、前記第１のデジタル信
    号が３値デジタル信号であり、前記ビット列選択手段が
    少なくとも１個の「０」ビットで始まり、少なくとも１
    個の「１」ビット叉は「−１」ビットが続き、少なくと
    も１個の「０」ビットで終わるようなビット列を選択す
    るように構成されていることを特徴とする入力装置。
  34. 【請求項３４】 請求項３３に記載の入力装置におい
    て、前記ビット列選択手段は「０、０、１、０、０」及
    び「０、０、−１、０、０」なるビット列を選択し、こ
    れらビット列の中の一つを選択すると前記選択信号を発
    生するように構成されていることを特徴とする入力装
    置。
  35. 【請求項３５】 請求項３３に記載の入力装置におい
    て、前記ビット列選択手段が「０、０、１、１、０、
    ０」及び「０、０、−１、−１、０、０」なるビット列
    を選択し、これらビット列の中の一つを選択すると前記
    選択信号を発生するように構成されていることを特徴と
    する入力装置。
  36. 【請求項３６】 請求項３３、請求項３４叉は請求項３
    ５に記載の入力装置において、前記サンプル／ホールド
    手段は前記可変イコライザ手段の出力信号を第１及び第
    ２の時点でサンプリングして前記少なくとも１個の第１
    サンプル値と前記少なくとも１個の第２サンプル値とを
    得るように構成され、前記第１及び第２の時点が、選択
    された前記ビット列における「１」叉は「−１」ビット
    に両側で直に隣接する２つの「０」ビットが発生する各
    時点に対応することを特徴とする入力装置。
  37. 【請求項３７】 請求項３４叉は請求項３５に記載の入
    力装置において、前記サンプル／ホールド手段は前記可
    変イコライザ手段の出力信号を第１及び第２の時点でサ
    ンプリングして前記少なくとも１個の第１サンプル値と
    前記少なくとも１個の第２サンプル値とを得るように構
    成され、前記第１の時点は、選択された前記ビット列に
    おける「１」叉は「−１」ビットに左側で直に隣接する
    ２つの相隣る「０」ビットが発生する２つの時点の間に
    位置する時点に対応し、前記第２の時点は、選択された
    前記ビット列における「１」叉は「−１」ビットに右側
    で直に隣接する２つの相隣る「０」ビットが発生する２
    つの時点の間に位置する時点に対応することを特徴とす
    る入力装置。
  38. 【請求項３８】 請求項２７ないし請求項３２の何れか
    一項に記載の入力装置において、前記第１のデジタル信
    号が２値デジタル信号であり、前記ビット列選択手段が
    少なくとも２個の「０」ビットで始まると共に少なくと
    も２個の「１」ビットで終わるビット列か、叉は少なく
    とも２個の「１」ビットで始まると共に少なくとも２個
    の「０」ビットで終わるビット列を選択するように構成
    されていることを特徴とする入力装置。
  39. 【請求項３９】 請求項３８に記載の入力装置におい
    て、前記ビット列選択手段が「０、０、０、１、１、
    １」及び「１、１、１、０、０、０」なるビット列を選
    択し、これらビット列の中の一つを選択すると前記選択
    信号を発生するように構成されていることを特徴とする
    入力装置。
  40. 【請求項４０】 請求項３８叉は３９に記載の入力装置
    において、前記サンプル／ホールド手段は前記可変イコ
    ライザ手段の出力信号を第１及び第２の時点でサンプリ
    ングし、前記第１及び第２の時点が、前記少なくとも１
    個の第１サンプル値と前記少なくとも１個の第２サンプ
    ル値とを得るために、前記第１のデジタル信号において
    選択された前記ビット列における直に隣接する「０」及
    び「１」ビットの各発生時点に対応していることを特徴
    とする入力装置。
  41. 【請求項４１】 請求項２７に従属する請求項３８叉は
    請求項３９に記載の入力装置において、前記サンプル／
    ホールド手段は前記可変イコライザ手段の出力信号を第
    １及び第２の時点でサンプリングし、前記第１の時点
    は、前記少なくとも１個の第１サンプル値を得るため
    に、選択された前記ビット列における「１」ビットに直
    に隣接する２つの相隣る「０」ビットが発生する２つの
    時点の間に位置する時点に対応し、前記第２の時点は、
    前記少なくとも１個の第２サンプル値を得るために、前
    記第１のデジタル信号において選択された前記ビット列
    における「０」ビットに直に隣接する２つの相隣る
    「１」ビットが発生する２つの時点の間に位置する時点
    に対応することを特徴とする入力装置。
  42. 【請求項４２】 請求項４０叉は請求項４１に記載の入
    力装置において、前記第２の制御信号が前記第１及び第
    ２サンプル値の和に比例することを特徴とする入力装
    置。
  43. 【請求項４３】 請求項３８叉は請求項３９に記載の入
    力装置において、前記サンプル／ホールド手段は前記可
    変イコライザ手段の出力信号を第１及び第２の時点でサ
    ンプリングし、これら第１及び第２の時点は、第１及び
    第２の第１サンプル値を得るために、前記第１のデジタ
    ル信号において選択された前記ビット列における「１」
    ビットに直に隣接する２つの相隣る「０」ビットが発生
    する各時点に対応し、前記サンプル／ホールド手段は更
    に前記可変イコライザ手段の出力信号を第３及び第４の
    時点でサンプリングし、これら第３及び第４の時点は、
    第１及び第２の第２サンプル値を得るために、前記第１
    のデジタル信号において選択された前記ビット列におけ
    る「０」ビットに直に隣接する２つの相隣る「１」ビッ
    トが発生する各時点に対応していることを特徴とする入
    力装置。
  44. 【請求項４４】 請求項３９に記載の入力装置におい
    て、前記サンプル／ホールド手段は前記可変イコライザ
    手段の出力信号を第１及び第２の時点でサンプリング
    し、前記第１の時点は、第１の第１サンプル値を得るた
    めに、前記第１のデジタル信号において選択された前記
    ビット列における相隣る「０」及び「１」ビットに直に
    隣接する２つの相隣る「０」ビットが発生する各時点の
    間に位置する時点に対応し、前記第２の時点は、第２の
    第１サンプル値を得るために、前記第１のデジタル信号
    において選択された前記ビット列における「１」ビット
    に直に隣接する２つの相隣る「０」ビットが発生する各
    時点の間に位置する時点に対応し、前記サンプル／ホー
    ルド手段は更に前記可変イコライザ手段の出力信号を第
    ３及び第４の時点でサンプリングし、前記第３の時点
    は、第１の第２サンプル値を得るために、前記第１のデ
    ジタル信号において選択された前記ビット列における
    「０」ビットに直に隣接する２つの相隣る「１」ビット
    が発生する各時点の間に位置する時点に対応し、前記第
    ４の時点は、第２の第２サンプル値を得るために、前記
    第１のデジタル信号において選択された前記ビット列に
    おける相隣る「０」及び「１」ビットに直に隣接する２
    つの相隣る「１」ビットが発生する各時点の間に位置す
    る時点に対応することを特徴とする入力装置。
  45. 【請求項４５】 請求項４３叉は４４に記載の入力装置
    において、前記第２の制御信号は前記第１及び第２の第
    １サンプル値と前記第１及び第２の第２サンプル値との
    和に比例することを特徴とする入力装置。
  46. 【請求項４６】 請求項４３叉は４４に記載の入力装置
    において、前記第１の制御信号は前記第２の第１サンプ
    ル値と前記第２の第２サンプル値との和から前記第１の
    第１サンプル値と前記第１の第２サンプル値との和を減
    じた値に比例することを特徴とする入力装置。
  47. 【請求項４７】 請求項１ないし４６の何れか一項に記
    載の入力装置において、前記可変イコライザ手段は前記
    第１の制御信号に応じて周波数の関数としての当該手段
    の振幅応答を変化させる一方、前記第２の制御信号に応
    じて周波数の関数としての当該手段の位相応答を変化さ
    せることを特徴とする入力装置。
  48. 【請求項４８】 請求項５、６、３１叉は３２に従属す
    る請求項４７に記載の入力装置において、前記可変イコ
    ライザ手段は前記第１の制御信号に応じて動作周波数範
    囲の高周波領域における当該手段の振幅応答を前記動作
    周波数範囲の低周波領域における振幅応答に対して変化
    させることにより前記第１及び第２サンプル値の和を略
    零にさせる一方、前記第２の制御信号に応じて前記高周
    波領域における当該手段の位相応答を前記低周波領域に
    おける位相応答に対して変化させることにより前記第１
    サンプル値と前記第２サンプル値との間の差を略零にさ
    せるように構成されていることを特徴とする入力装置。
  49. 【請求項４９】 請求項１ないし４８の何れか一項に記
    載の入力装置において、前記第１及び第２の制御信号が
    前記可変イコライザ手段の制御信号入力端子に積分要素
    を各々介して供給されるようになっていることを特徴と
    する入力装置。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005341582A (ja) * 2004-05-27 2005-12-08 Samsung Electronics Co Ltd 決定フィードバックイコライジング入力バッファ
JP2008263606A (ja) * 2007-04-09 2008-10-30 Synerchip Co Ltd シリアル通信リンクのクロック・データ再生回路と使用する適応等化器

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE69321427T2 (de) * 1992-08-06 1999-05-12 Koninkl Philips Electronics Nv Empfangsanordnung zum Empfang eines digitalen Signals von einem Übertragungsmedium mit variablen Entzerrungsmitteln
JPH06342504A (ja) * 1993-05-31 1994-12-13 Canon Inc 再生装置
US6229950B1 (en) * 1994-09-28 2001-05-08 Canon Kabushiki Kaisha Reproducing apparatus capable of controlling reproduction equalizing characteristic
JP3591902B2 (ja) * 1995-02-07 2004-11-24 富士通株式会社 磁気記録再生装置の復調回路
JPH08255303A (ja) * 1995-03-20 1996-10-01 Fujitsu Ltd アナログ信号の波形整形回路
US5933463A (en) * 1995-12-22 1999-08-03 Texas Instruments Incorporated Method and circuit for calculating metrics for an analog viterbi detector
US5809072A (en) * 1996-03-15 1998-09-15 Integrated Circuit Systems Mixed signal adaptive equalizer
US5943368A (en) * 1996-07-08 1999-08-24 U.S. Philips Corporation Transmission, recording and reproduction of a digital information signal
JP3335862B2 (ja) * 1997-01-28 2002-10-21 シャープ株式会社 波形等化器及びこれを備えたディジタル記録再生装置
US6327108B1 (en) * 1997-08-28 2001-12-04 Seagate Technology Llc Filter calibration method in a disc drive and apparatus
US6389548B1 (en) * 1999-04-12 2002-05-14 Liam Bowles Pulse run-length measurement for HF data signal by dividing accumulated phase difference between first and second zero-crossings by single-cycle range using multiple cycle range sawtooth waveform
JP2000306336A (ja) * 1999-04-19 2000-11-02 Sony Corp 波形等化装置、波形等化装置の最適化方法、及びデータ再生装置
US6556933B1 (en) 1999-10-28 2003-04-29 Seagate Technology Llc Transducer instability detection in a digital channel
US6700509B1 (en) * 1999-11-12 2004-03-02 Koninklijke Philips Electronics N.V. Device and method for processing a digital information signal
US6628707B2 (en) * 2001-05-04 2003-09-30 Radiant Networks Plc Adaptive equalizer system for short burst modems and link hopping radio networks
US20030202612A1 (en) * 2001-12-18 2003-10-30 Bijit Halder Method and system for rate enhanced SHDSL
US7023912B2 (en) * 2002-08-19 2006-04-04 Mitsubishi Electric Research Laboratories, Inc. Hybrid adaptive equalizer for optical communications systems
US7653127B2 (en) * 2004-03-02 2010-01-26 Xilinx, Inc. Bit-edge zero forcing equalizer
JP4407461B2 (ja) * 2004-10-21 2010-02-03 株式会社日立製作所 光ディスク装置
JP4665597B2 (ja) * 2005-05-10 2011-04-06 ソニー株式会社 位相同期装置および方法、データ再生装置および方法、並びに、プログラム
US7974032B1 (en) 2006-04-11 2011-07-05 Marvell International Ltd. Non-linear transition shift identification and compensation
JP6545213B2 (ja) * 2017-03-17 2019-07-17 アンリツ株式会社 ３値信号発生装置及び３値信号発生方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57152855U (ja) * 1981-03-20 1982-09-25
US4755889A (en) * 1983-04-19 1988-07-05 Compusonics Video Corporation Audio and video digital recording and playback system
US4694468A (en) * 1986-04-25 1987-09-15 Eastman Kodak Company Apparatus useful in channel equalization adjustment
JPH01229516A (ja) * 1988-03-10 1989-09-13 Sony Corp 自動等化器
NL8801076A (nl) * 1988-04-26 1989-11-16 Philips Nv Inrichting voor het optekenen van een digitaal informatiesignaal.
US5237588A (en) * 1989-03-13 1993-08-17 Sony Corporation Automatic equalizer
GB2247812B (en) * 1990-09-06 1994-08-31 Motorola Inc Equalizer for linear modulated signal
NL9002070A (nl) * 1990-09-21 1992-04-16 Philips Nv Inrichting voor het optekenen van een digitaal informatiesignaal in een registratiedrager.
NL9002772A (nl) * 1990-09-21 1992-04-16 Philips Nv Inrichting voor het optekenen van een digitaal informatiesignaal in een registratiedrager.
US5265125A (en) * 1990-11-16 1993-11-23 Matsushita Electric Industrial Co., Ltd. Signal detection apparatus for detecting digital information from PCM signal
DE69321427T2 (de) * 1992-08-06 1999-05-12 Koninkl Philips Electronics Nv Empfangsanordnung zum Empfang eines digitalen Signals von einem Übertragungsmedium mit variablen Entzerrungsmitteln

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005341582A (ja) * 2004-05-27 2005-12-08 Samsung Electronics Co Ltd 決定フィードバックイコライジング入力バッファ
JP2008263606A (ja) * 2007-04-09 2008-10-30 Synerchip Co Ltd シリアル通信リンクのクロック・データ再生回路と使用する適応等化器

Also Published As

Publication number Publication date
DE69321427T2 (de) 1999-05-12
JP3366389B2 (ja) 2003-01-14
ATE172052T1 (de) 1998-10-15
US5469462A (en) 1995-11-21
DE69321427D1 (de) 1998-11-12
US5586144A (en) 1996-12-17

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