KR20000032543A - 반도체장치의 트랜지스터 구조 및 그 제조방법 - Google Patents

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Abstract

반도체 장치의 트랜지스터 구조(transistor structure) 및 그 제조 방법을 개시한다. 본 발명의 일 관점은 반도체 기판 상에 게이트 산화막을 개재하며 도전 물질로 형성된 게이트 패턴과, 질화물 계열의 절연막으로 게이트 패턴에 접촉하며 형성되어 게이트 산화막의 수분 오염을 방지하는 오염 방지막 및 오염 방지막 상에 형성된 층간 절연막 등을 구비한다. 오염 방지막으로는 형성된 직후에 그 표면이 노출된 상태로 탈수소화된 질화물 계열의 절연막을 이용한다. 탈수소화는 대략 400℃ 내지 900℃ 정도의 온도 조건으로 오염 방지막을 열처리하여 이루어진다.

Description

반도체 장치의 트랜지스터 구조 및 그 제조 방법
본 발명은 반도체 장치에 관한 것으로, 특히 게이트 산화막(gate oxide layer)의 수분 오염(water contamination)을 방지하는 트랜지스터(transistor) 구조 및 그 제조 방법에 관한 것이다.
반도체 장치는 트랜지스터, 예컨대, 씨모스(CMOS;Complementary Metal Oxide Semiconductor) 트랜지스터 등을 구비하고 있다. 따라서, 반도체 장치의 장기적인 신뢰성은 상기 트랜지스터의 장기적인 신뢰성 정도에 크게 영향을 받는다.
트랜지스터의 신뢰성을 평가하는 방법 중의 하나로 핫 캐리어 면역(Hot Carrier Immunity;이하 "HCI"라 한다) 특성을 평가하는 방법이 있다. 상기 HCI 특성은 트랜지스터의 작동 중에 발생하는 핫 캐리어에 의한 트랜지스터의 특성 변화를 평가하는 방법이다.
일반적으로 트랜지스터의 작동 성능(performance)의 향상을 위해서 포화 전류(saturation current)를 증가시키면 핫 캐리어의 양도 함께 증가된다. 이에 따라, 트랜지스터의 특성 변화가 커지게 된다. 즉, 상기 HCI 특성은 트랜지스터의 성능과는 반비례 관계를 가질 수 있다. 따라서, 트랜지스터의 장기 신뢰성을 확보하며 트랜지스터의 성능 향상을 도모하기 위해서는 HCI 특성 향상이 필요하다.
핫 캐리어에 의한 트랜지스터의 특성 변화를 야기하는 중요한 원인 중의 하나로는 반도체 기판과 게이트 패턴(gate pattern) 사이에 형성되는 게이트 산화막의 수분 오염을 들 수 있다. 상기 게이트 산화막에 오염되어 함유된 수분은 댕글링 본드(dangling bond)를 변화시킬 수 있다.
예를 들어, 상기 수분은 변환되어 댕글링 본드에 수소기(H+) 또는 수산화기(OH-) 등으로 결합될 수 있다. 그러나, 이와 같은 수소 결합 또는 수산화 결합 등과 같은 결합은 결합 에너지(bonding energy)가 비교적 낮아 핫 캐리어 등이 게이트 산화막으로 주입될 때 용이하게 깨어질 수 있다.
이와 같이 상기 수소 결합 또는 수산화 결합이 깨어지는 부위에는 전자 등과 같은 음전하(negative charge)가 포획될 수 있다. 이에 따라, 게이트 산화막 내의 음전하 포획 밀도가 증가되며, 이는 트랜지스터의 특성에 크게 영향을 미친다. 즉, 트랜지스터의 특성 변화가 심해지는 원인이 될 수 있다.
본 발명이 이루고자 하는 기술적 과제는 게이트 산화막의 수분 오염을 방지하며 HCI 특성 저하를 억제하여 트랜지스터의 동작 특성 변화를 억제하여 장기적인 신뢰성을 확보할 수 있는 반도체 장치의 트랜지스터 구조를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 게이트 산화막의 수분 오염을 방지하며 HCI 특성 저하를 억제하여 트랜지스터의 동작 특성 변화를 억제하여 장기적인 신뢰성을 확보할 수 있는 반도체 장치의 트랜지스터 구조 제조 방법을 제공하는 데 있다.
도 1은 본 발명의 실시예에 의한 반도체 장치의 트랜지스터 구조를 설명하기 위해서 개략적으로 도시한 단면도이다.
도 2 및 도 3은 본 발명의 실시예에 의한 반도체 장치의 트랜지스터 구조 제조 방법을 설명하기 위해서 개략적으로 도시한 단면도들이다.
도 4는 본 발명의 실시예에 의한 반도체 장치의 트랜지스터 구조의 효과를 설명하기 위한 비교예를 개략적으로 도시한 단면도이다.
도 5는 본 발명의 실시예와 도 4의 비교예에 의한 반도체 장치의 트랜지스터 구조의 유효 기간(lifetime)을 개략적으로 도시한 그래프(graph)이다.
상기의 기술적 과제를 달성하기 위하여 본 발명의 일 관점은 반도체 기판 상에 게이트 산화막을 개재하며 도전 물질로 형성된 게이트 패턴과, 질화물 계열의 절연막으로 상기 게이트 패턴에 접촉하며 형성되어 상기 게이트 산화막의 수분 오염을 방지하는 오염 방지막 및 상기 오염 방지막 상에 형성된 층간 절연막 등을 구비한다.
상기 질화물 계열의 절연막으로는 질화 실리콘(Si3N4)막 또는 질화 산화 실리콘(SiOxNy)막 등을 이용한다. 상기 오염 방지막의 하부막으로 질화물계 절연막으로 형성되어 상기 게이트 패턴 또는 게이트 산화막의 측면을 덮는 스페이서(spacer)를 더 구비한다. 이때, 상기 질화물계 절연막으로는 질화 실리콘막을 이용한다. 상기 오염 방지막은 탈수소화된 질화물 계열의 절연막을 이용한다.
상기의 다른 기술적 과제를 달성하기 위하여 본 발명의 일 관점은 반도체 기판 상에 게이트 산화막을 개재하며 도전 물질로 게이트 패턴을 형성한다. 질화물 계열의 절연막으로 상기 게이트 패턴에 접촉하여 상기 게이트 산화막의 수분 오염을 방지하는 오염 방지막을 형성한다. 상기 질화물계 절연막은 질화 실리콘막 또는 질화 산화 실리콘막 등으로 형성된다.
상기 오염 방지막을 형성하는 단계 이전에, 질화물 계열의 절연막으로 상기 게이트 패턴 또는 상기 게이트 산화막의 측면을 덮는 스페이서를 형성할 수 있다. 상기 질화물계 절연막은 질화 실리콘막 등으로 형성된다.
상기 오염 방지막 상에 층간 절연막을 형성한다. 상기 층간 절연막을 형성하는 단계 이전에, 상기 오염 방지막을 열처리하여 상기 질화물 계열의 절연막을 탈수소화한다. 상기 열처리하는 단계는 대략 400℃ 내지 900℃ 정도의 온도 조건으로 수행된다.
본 발명에 따르면, 게이트 산화막의 수분 오염 또는 반도체 기판 및 게이트 패턴의 불순물 등의 오염을 방지할 수 있다. 이에 따라, HCI 특성 저하를 억제하여 트랜지스터의 동작 특성 변화를 억제할 수 있다. 따라서, 트랜지스터의 유효 기간을 크게 확보할 수 있어 반도체 장치의 장기적인 신뢰성을 보다 더 확보할 수 있다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 따라서, 도면에서의 막의 두께 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다. 또한 어떤 막이 다른 막 또는 반도체 기판의 "상"에 있다 또는 접촉하고 있다라고 기재되는 경우에, 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제 3의 막이 개재되어질 수도 있다.
도 1은 본 발명의 실시예에 의한 반도체 장치의 트랜지스터 구조를 설명하기 위해서 개략적으로 도시한 단면도이다.
구체적으로, 본 발명의 실시예에 의한 트랜지스터 구조는 반도체 기판(100) 상에 게이트 산화막(200)을 개재하며 형성된 게이트 패턴(410) 및 상기 게이트 패턴(410)에 접촉하는 오염 방지막(410) 등을 구비한다. 게이트 패턴(410)에 인접하는 반도체 기판(100)에는 드레인 또는 소오스 영역(drain or source region;150)이 형성되어 있다.
반도체 기판(100)으로는 불순물이 도핑(doping)되어 있는 기판, 예컨대, P형 기판 등이 이용된다. 게이트 패턴(410)은 도전 물질, 예컨대, 불순물이 도핑된 다결정질 실리콘(doped polycrystalline silicon) 등으로 형성된다. 상기 게이트 산화막(200)은 상기 반도체 기판(100) 및 상기 게이트 패턴(410)의 계면에 형성된다.
상기 게이트 패턴(410)이 형성된 반도체 기판(100) 상에는 수분이 흡착되거나 오염될 수 있다. 이와 같은 수분 오염은 게이트 패턴(410)의 음전하의 포획을 증가시킬 수 있다. 따라서, 상기한 바와 같은 수분 오염을 방지하기 위해서 게이트 패턴(410)이 형성된 결과물을 상기 게이트 패턴(410)에 접촉하며 덮는 상기 오염 방지막(410)이 도입된다.
또한, 상기 게이트 패턴(410) 또는 반도체 기판(100) 상에는 층간 절연막(500)이 형성되어야 하므로, 상기 오염 방지막(410)으로는 절연막을 이용한다. 즉, 층간 절연막(500)의 첫 번째 막의 역할을 상기 오염 방지막(410)이 할 수 있도록 절연 물질로 형성되는 것이 바람직하다.
오염 방지막(410)으로는 질화물 계열의 절연막을 이용한다. 예컨대, 실리콘 질화물(Si3N4) 또는 실리콘 산화 질화물(SiOxNy) 등과 같은 실리콘 질화물 계열의 절연막을 이용한다. 이와 같은 질화물 계열의 절연막은 상기 게이트 패턴(300) 또는 노출되는 반도체 기판(100)을 덮어 수분 또는 불순물의 오염으로부터 보호할 수 있다. 이에 따라, 오염되는 수분에 의해서 댕글링 본드에 H+또는 OH-등이 결합되는 것을 방지할 수 있다. 따라서, 핫 캐리어에 의한 상기 댕글링 본드와 상기 H+또는 OH-등의 결합이 깨어져 포획 밀도(trap density)가 증가되는 것을 방지할 수 있다.
그러나, 일반적으로 질화물 계열의 절연막은 막질 내에 많은 양의 수소를 함유하고 있다. 예컨대, 대략 15 원자%(atomic percentage) 내지 30 원자%의 수소를 함유하고 있을 수 있다. 이와 같이 많은 양의 수소를 함유하는 질화물 계열의 절연막을 상기 오염 방지막으로 사용하면, 후속 열처리 공정 등에서 상기 수소가 상기 게이트 산화막(200)으로 확산될 수 있다.
예를 들어, 층간 절연막(500) 등으로 BPSG(Boron Phosphorous Silicates Glass)막 등을 형성한 후 어닐링(annealing) 하거나, HTO(Hot Temperature Oxide)막 등과 같은 고온에서 산화물을 침적하는 공정 등에서 상기 질화물계 절연막으로부터 수소가 확산에 의해서 배출(out-diffusion)되어 상기 게이트 산화막(200)으로 확산될 수 있다. 이와 같이 확산되는 수소는 게이트 산화막(200)의 산화물(oxide)과 결합하여 오히려 HCI 특성을 취약하게 만들 수 있다.
이와 같은 게이트 산화막(200)으로의 수소 확산을 방지하기 위해서 상기 오염 방지막(410)으로 이용되는 질화물 계열의 절연막은 그 상부가 노출된 상태로 탈수소화된다. 즉, 질화물 계열의 질화막을 상기 수소가 배출될 수 있는 온도, 즉, 대략 400℃ 이상의 온도, 예컨대, 대략 400℃ 내지 900℃ 정도의 온도로 열처리한다.
상기한 바와 같은 온도 조건은 질화물 계열의 절연막이 대략 400℃ 이상의 온도에서 상기 수소의 확산 배출(out-diffusion) 현상을 나타내는 것을 근거로 한다. 따라서, 이와 같은 온도에서 상기 질화물 계열의 절연막에 함유된 수소는 상기 질화물 계열의 절연막 밖으로 확산 배출된다.
이때, 상기 질화물 계열의 절연막의 표면이 노출된 상태로 상기 탈수소화가 수행되므로, 상기 수소는 침투 에너지가 작은 상기 질화물 계열의 절연막 표면으로 대부분 방출된다. 상기 수소의 침투 에너지는 상기 하부의 게이트 산화막(200)의 방향으로는 비교적 높아 상기 게이트 산화막(200)으로의 수소 확산은 미미하게 된다. 이와 같이 하여 질화물 계열의 절연막 내에 함유된 수소를 방출시킬 수 있다.
상술한 바와 같은 탈수소화를 상기 온도, 즉, 대략 400℃ 이상의 온도에서 장시간 수행함으로써 상기 수소의 방출을 최대화할 수 있다. 예컨대, 대략 1분 내지 60분 정도의 시간 동안 상기 탈수소화를 위한 열처리 공정을 진행한다. 바람직하게는 대략 450℃ 정도의 온도에서 대략 60분 이내의 시간 동안 상기 열처리 공정을 진행한다.
이와 같이 탈수소화된 질화물 계열의 질화막으로 이루어진 오염 방지막(410) 상에 층간 절연막(500) 등을 형성한다. 이에 따라, 상기 층간 절연막(500) 등을 형성하는 등과 같은 오염 방지막(410)을 형성하는 공정 이후의 후속 공정에서 상기 게이트 산화막(200)으로의 수소 확산은 방지된다.
한편, 상기 오염 방지막(410)을 형성하기 이전에, 상기 오염 방지막(410)의 하부막으로 상기 게이트 패턴(300)의 측벽 또는 상기 게이트 산화막(200)의 측벽을 덮는 스페이서(spacer;450)를 더 구비할 수 있다. 상기 스페이서(450)는 실리콘 질화막(Si3N4layer) 등과 같은 질화물 계열의 절연막으로 구비된다. 상기 스페이서(450) 또한 질화물 계열의 절연막으로 형성되므로 상기한 바와 같이 탈수소화되어 수분 오염을 방지할 수 있다.
상술한 바와 같이 탈수소화된 질화물 계열의 절연막을 상기 오염 방지막(410)으로 이용함으로써, 상기 함유된 수소에 의한 HCI 특성의 저하를 방지할 수 있다. 이에 따라, 트랜지스터의 특성 변화를 억제할 수 있어 장기적인 신뢰성의 제고를 구현할 수 있다.
도 2 및 도 3은 본 발명의 실시예에 의한 반도체 장치의 트랜지스터 구조 제조 방법을 설명하기 위해서 개략적으로 도시한 단면도들이다.
도 2는 반도체 기판(100) 상에 게이트 패턴(200)을 형성하는 단계를 개략적으로 나타낸다.
구체적으로, 반도체 기판(100) 상에 활성 영역(active region)을 설정하는 소자 분리막 등을 형성한다. 이후에, 상기 활성 영역의 반도체 기판(100) 상에 게이트 산화막(200)을 형성한다. 다음에, 불순물이 도핑된 다결정질 실리콘 등과 같은 도전 물질로 게이트 도전막을 형성한다. 이후에, 사진 식각 공정 등으로 상기 게이트 도전막 등을 패터닝하여 게이트 패턴(300)을 형성한다. 이때, 상기 게이트 산화막(200) 또한 패터닝된다.
이후에, 상기 게이트 패턴(300) 또는 상기 게이트 산화막(200)의 측벽을 덮는 스페이서(450)가 더 형성될 수 있다. 상기 스페이서(450)는 질화물계 절연막, 예컨대, 실리콘 질화막 등으로 형성된다. 또한, 상기 드레인 또는 소오스 영역(150)을 형성하는 이온 주입(ion implantation) 공정 등을 수행할 수 있다. 이때, 상기 스페이서(450)는 상기 이온 주입 공정 등에서 이온 주입 마스크 등으로 이용될 수 있다.
도 3은 게이트 패턴(300)에 접촉하는 오염 방지막(410)을 형성하는 단계를 개략적으로 나타낸다.
구체적으로, 게이트 패턴(300)이 형성된 후에 상기 게이트 패턴(300) 또는 반도체 기판(100)을 덮는 오염 방지막(410)을 형성한다. 바람직하게는 상기 게이트 패턴(300) 또는 상기 반도체 기판(100)을 덮는 다른 물질막, 예컨대, 층간 절연막(도 1의 500) 등을 형성하는 공정 이전에 상기 오염 방지막(410)을 형성한다.
상기 오염 방지막(410)은 수분 등의 확산을 방지할 수 있는 물질막, 예컨대, 실리콘 질화막 또는 실리콘 산화 질화막 등과 같은 질화물 계열의 절연막으로 형성된다. 상기 오염 방지막(410)의 상부에는 층간 절연막(도 1의 500) 등이 형성되므로, 상기 오염 방지막(410) 또한 절연 물질로 형성되는 것이 바람직하다.
오염 방지막(410)이 형성된 이후에 상기 오염 방지막(400)을 구비하는 상기 질화물 계열의 절연막에 함유된 수소를 탈수소화 공정 등으로 배출시킨다. 즉, 상기 질화물 계열의 절연막의 수소 함유량을 크게 줄인다.
예를 들어, 상기 오염 방지막(410)을 상기 질화물 계열의 절연막에서 상기 수소가 확산하여 배출될 수 있는 온도 이상, 예컨대, 대략 400℃ 이상의 온도로 어닐링 등과 같은 열처리(600)를 수행한다. 즉, 대략 400℃ 내지 대략 900℃ 정도의 온도로 상기 오염 방지막(410)을 열처리한다.
이때, 상기 열처리(600)에 의해서 상기 질화물 계열의 절연막에 함유되어 있던 수소는 노출되는 상기 질화물 계열의 절연막 표면으로 확산되어 외부로 방출된다. 이와 같은 수소의 확산은 하부의 게이트 산화막(200) 방향으로는 거의 발생하지 않는다.
이는 하부의 게이트 산화막(200)으로 수소가 침투되는 데 요구되는 에너지는 상기 오염 방지막(410)의 표면으로 확산되는 데 요구되는 에너지에 비해 매우 크기 때문이다. 따라서, 대부분의 상기 함유된 수소는 상기 질화물 계열의 절연막 표면으로부터 외부로 방출된다.
상술한 바와 같은 탈수소화를 위한 열처리(600)를 상기 온도, 즉, 대략 400℃ 이상의 온도에서 장시간 수행함으로써 상기 수소의 방출을 최대화할 수 있다. 예컨대, 대략 1분 내지 60분 정도의 시간 동안 상기 탈수소화를 위한 열처리(600) 공정을 진행한다. 바람직하게는 대략 450℃ 정도의 온도에서 대략 60분 이내의 시간 동안 상기 열처리(600) 공정을 진행한다.
또한, 이와 같은 탈수소화는 부가적으로 형성되는 스페이서(450)에서도 일어날 수 있다. 즉, 상기 스페이서(450) 또한 질화물 계열 절연막으로 형성되므로 탈수소화할 필요가 있다. 따라서, 상기한 바와 같은 오염 방지막(410)의 탈수소화를 위한 열처리(600)에서 상기 스페이서(450) 또한 탈수소화된다.
이와 같이 탈수소화된 오염 방지막(410) 상에 상기 게이트 패턴(300) 또는 반도체 기판(100)의 드레인 또는 소오스 영역(150)을 절연시키는 층간 절연막(500)을 도 1에 도시된 바와 같이 형성한다. 이때, 상기 층간 절연막(500)을 형성하는 공정 등이 고온에서 수행되더라도 상기 오염 방지막(410)은 탈수소화되어 있어, 상기 고온 공정에 기인하는 게이트 산화막(200)으로 수소의 확산이 발생하는 것이 방지된다.
따라서, 상기 수소의 상기 게이트 산화막(200)의 이동에 기인하는 HCI 특성 저하를 방지할 수 있다. 이에 따라, 트랜지스터의 특성 변화를 억제할 수 있어 장기적인 신뢰성을 확보할 수 있다.
도 4는 본 발명의 실시예에 의한 반도체 장치의 트랜지스터 구조의 효과를 설명하기 위한 비교예를 개략적으로 도시한 단면도이고, 도 5는 본 발명의 실시예와 도 4의 비교예에 의한 반도체 장치의 트랜지스터 구조의 유효 기간(lifetime)을 개략적으로 도시한 그래프(graph)이다.
구체적으로, 도 1에서 도시한 바와 같은 본 발명의 실시예에 의한 트랜지스터 구조의 효과를 유효 기간을 통해서 설명한다. 도 4는 비교예로 이용된 트랜지스터 구조를 나타낸 것으로 전체적인 구성은 본 발명의 실시예에 의한 트랜지스터 구조와 유사하나, 층간 절연막(500)을 오염 방지막(300) 상에 형성한 후 탈수소화를 위한 열처리(도 4의 650)를 수행하는 경우를 나타낸다.
상기한 바와 같이 층간 절연막(500) 등과 같이 오염 방지막(300)을 덮는 물질막을 형성한 이후에 상기 탈수소화를 위한 열처리(650)를 실시하는 경우에는 상기 오염 방지막(300), 즉, 질화물 계열의 절연막에 함유된 수소가 하부의 게이트 패턴(300) 또는 게이트 산화막(200)으로 확산될 수 있다.
보다 상세하게 설명하면, 상기 질화물 계열의 절연막에 함유된 수소는 열처리(650)에 의해서 상부의 층간 절연막(500)으로 확산될 뿐만 아니라 하부의 게이트 패턴(300) 또는 게이트 산화막(200)으로 확산된다. 이는 상기 오염 방지막(410)의 표면이 노출되지 않아 수소의 침투 에너지가 상부의 층간 절연막(500)이나 하부의 게이트 패턴(300) 또는 게이트 산화막(200)이나 유사한 데 기인한다. 이에 따라, 상기 게이트 산화막(200)에는 상기 수소가 확산되어 잔류되게 된다. 따라서, HCI 특성의 저하가 발생한다.
도 5를 참조하면, 본 발명의 실시예에 의한 오염 방지막(410)을 형성한 직후에 탈수소화를 위한 열처리를 한 경우(750)에는 도 4에 도시한 바와 같은 비교예(710)에 비해 높은 반도체 기판(100)에 흐르는 최대 전류(Imax)에 대한 유효 기간(τ)을 나타내고 있음을 알 수 있다. 상기한 결과는 탈수소화를 위한 열처리는 대략 450℃의 온도에서 대략 30분 정도 수행된 시편에 대한 반도체 기판(100)의 최대 전류에 대한 측정된 유효 시간(τ)을 나타내고 있다.
상기한 도 5에 나타난 바와 같이 본 발명의 실시예에 의한 반도체 장치의 트랜지스터 구조는 유효 기간(τ)을 보다 더 확보할 수 있다. 이에 따라, 트랜지스터 작동에 있어서의 장기적인 신뢰성을 보다 더 확보할 수 있다.
이상, 본 발명을 구체적인 실시예를 통해서 상세히 설명하였으나, 본 발명은 이에 한정되지 않고, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함이 명백하다.
상술한 본 발명에 따르면, 게이트 패턴에 접촉하는 오염 방지막을 질화물 계열의 절연막으로 층간 절연막의 하부막으로 형성함으로써, 불순물 또는 수분 오염 등을 방지할 수 있다.
또한, 상기 질화물 계열의 절연막에 함유된 수소를 상기 오염 방지막의 표면이 노출된 상태에서 대략 400℃ 이상의 온도 조건으로 열처리하여 확산 방출시킬 수 있다. 이에 따라, 상기 오염 방지막 내에 수소 함유량을 크게 줄일 수 있어, 후속의 열 공정 등에서 상기 수소의 게이트 산화막으로의 확산에 따른 HCI 특성 저하를 방지할 수 있다.
이에 따라, 트랜지스터의 특성 변화를 방지할 수 있어 작동에 있어서 유효 기간을 보다 더 확보할 수 있다. 또한, 반도체 장치의 장기적인 신뢰성을 보다 더 확보할 수 있다.

Claims (11)

  1. 반도체 기판 상에 게이트 산화막을 개재하며 도전 물질로 형성된 게이트 패턴;
    질화물 계열의 절연막으로 상기 게이트 패턴에 접촉하며 형성되어 상기 게이트 산화막의 수분 오염을 방지하는 오염 방지막; 및
    상기 오염 방지막 상에 형성된 층간 절연막을 포함하는 것을 특징으로 하는 반도체 장치의 트랜지스터 구조.
  2. 제1항에 있어서, 상기 질화물 계열의 절연막은
    질화 실리콘막 및 질화 산화 실리콘막으로 일군에서 선택되는 어느 하나인 것을 특징으로 하는 반도체 장치의 트랜지스터 구조.
  3. 제1항에 있어서, 상기 오염 방지막의 하부막으로
    질화물 계열의 절연막으로 형성되어 상기 게이트 패턴 및 게이트 산화막의 측면을 덮는 스페이서를 더 포함하는 것을 특징으로 하는 반도체 장치의 트랜지스터 구조.
  4. 제3항에 있어서, 상기 질화물 계열의 절연막은
    질화 실리콘막인 것을 특징으로 하는 반도체 장치의 트랜지스터 구조.
  5. 제1항에 있어서, 상기 오염 방지막은
    탈수소화된 질화물 계열의 절연막인 것을 특징으로 하는 반도체 장치의 트랜지스터 구조.
  6. 반도체 기판 상에 게이트 산화막을 개재하며 도전 물질로 게이트 패턴을 형성하는 단계;
    질화물 계열의 절연막으로 상기 게이트 패턴에 접촉하여 상기 게이트 산화막의 수분 오염을 방지하는 오염 방지막을 형성하는 단계; 및
    상기 오염 방지막 상에 층간 절연막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 트랜지스터 구조 제조 방법.
  7. 제6항에 있어서, 상기 질화물 계열의 절연막은
    질화 실리콘막 및 질화 산화 실리콘막으로 일군에서 선택되는 어느 하나로 형성되는 것을 특징으로 하는 반도체 장치의 트랜지스터 구조 제조 방법.
  8. 제6항에 있어서, 상기 오염 방지막을 형성하는 단계 이전에,
    질화물 계열의 절연막으로 상기 게이트 패턴 및 상기 게이트 산화막의 측면을 덮는 스페이서를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 트랜지스터 구조 제조 방법.
  9. 제8항에 있어서, 상기 질화물 계열의 절연막은
    질화 실리콘막으로 형성되는 것을 특징으로 하는 반도체 장치의 트랜지스터 구조 제조 방법.
  10. 제6항에 있어서, 상기 층간 절연막을 형성하는 단계 이전에,
    상기 오염 방지막을 열처리하여 상기 질화물 계열의 절연막을 탈수소화하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 트랜지스터 구조 제조 방법.
  11. 제10항에 있어서, 상기 열처리하는 단계는
    대략 400℃ 내지 900℃ 정도의 온도 조건을 수행되는 것을 특징으로 하는 반도체 장치의 트랜지스터 구조 제조 방법.
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KR20030019088A (ko) * 2001-08-27 2003-03-06 미쓰비시덴키 가부시키가이샤 반도체 장치
KR100678636B1 (ko) * 2005-11-07 2007-02-05 삼성전자주식회사 반도체 집적 회로 장치의 제조 방법 및 그에 의해 제조된반도체 집적 회로 장치

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