KR20000013551A - 반도체 장치의 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 기판에 발생하는 피트(pit)를 제거하여 단락을 방지할 수 있는 반도체 장치의 제조 방법에 관한 것으로, 반도체 기판 상에 게이트 전극 형성용 도전막과 마스크용 제 1 절연막이 차례로 형성된다. 게이트 전극 형성용 마스크를 사용하여 제 1 절연막과 도전막을 차례로 식각함으로써 게이트 전극이 형성된다. 게이트 전극과 반도체 기판의 표면 상에 제 2 절연막이 형성된다. 반도체 기판의 전면에 형성된 제 3 절연막을 건식 식각함으로써 게이트 전극의 양측벽에 절연막 스페이서가 형성된다. 게이트 전극을 포함하여 반도체 기판 상에 제 4 절연막이 증착(deposition) 공정으로 형성된다. 이와 같은 반도체 장치의 제조 방법에 의해서, 게이트 전극의 양측벽에 절연막 스페이서를 형성한 후, 손상을 보상하기 위한 산화막 형성을 산화 공정이 아닌 증착 공정으로 고온 산화막을 형성함으로써, 반도체 기판의 산화량을 감소시킬 수 있어 부피 팽창을 방지할 수 있고 따라서, 피트(pit)를 제거할 수 있다.
Description
본 발명은 반도체 장치 및 그의 제조 방법에 관한 것으로, 좀 더 구체적으로는 반도체 장치의 게이트 전극 형성시의 산화 공정에 관한 것이다.
도 1a 내지 1c도는 종래의 반도체 장치의 제조 방법의 공정들을 순차적으로 보여주는 흐름도이다.
도 1a를 참조하면, 종래의 반도체 장치의 제조 방법은, 먼저 반도체 기판(10)에 활성 영역과 비활성 영역을 정의하기 위한 소자 격리 영역(12)이 형성된다. 다음에, 상기 반도체 기판(10) 상에 게이트 산화막(도면에 미도시)을 사이에 두고, 폴리실리콘막(14a)과 텅스텐 실리사이드막(14b) 그리고 마스크 질화막(14c)이 차례로 형성된다.
게이트 전극 형성용 마스크를 사용하여 상기 마스크 질화막(14c), 텅스텐 실리사이드막(14b), 그리고 폴리실리콘막(14a)을 차례로 식각함으로써 게이트 전극(14)이 형성된다. 다음으로, 상기 게이트 전극(14)의 형성시 상기 게이트 전극(14)의 상부 및 양측벽과 반도체 기판(10)에 발생한 손상(damage)을 보상하기 위해 상기 게이트 전극(14)을 포함하여 반도체 기판(10) 상에 열 산화(thermal oxidation) 공정으로 제 1 산화막(16)이 형성된다.
도 1b에 있어서, 상기 반도체 기판(10)의 전면에 질화막(18)이 형성된다. 상기 질화막(18)을 에치 백 공정으로 식각함으로써 상기 게이트 전극(14)의 양측벽에 질화막 스페이서(18a)가 형성된다. 이후, 상기 질화막 스페이서(18a) 형성을 위한 건식 식각시 상기 게이트 산화막과 반도체 기판(10)에 발생한 손상을 보상하기 위해 상기 게이트 전극(14)을 포함하여 반도체 기판(10) 상에 열 산화 공정으로 제 2 산화막(20)이 형성된다.
그러나, 손상을 보상하기 위해 형성된 제 1 및 제 2 산화막들(16 및 20)로 인해 상기 활성 영역의 반도체 기판(10)이 산화되는 양이 많아져 부피 팽창이 일어난다. 상기 부피 팽창으로 인해 활성 영역이 어택을 받아서 일종의 피트(pit) 형태의 결함(참조 부호 22)이 발생하게 된다. 이로 인해 페일(fail)이 생겨 제품 생산의 수율(yield)이 저하되는 문제가 생긴다.
본 발명은 상술한 제반 문제점을 해결하기 위해 제안된 것으로서, 활성 영역의 반도체 기판의 부피 팽창을 방지하여 피트(pit) 형태의 결함을 제거할 수 있는 반도체 장치의 제조 방법을 제공함에 그 목적이 있다.
도 1a 내지 도 1c는 종래의 반도체 장치의 제조 방법의 공정들을 순차적으로 보여주는 흐름도; 그리고
도 2a 내지 도 2c는 본 발명의 실시예에 따른 반도체 장치의 제조 방법의 공정들을 순차적으로 보여주는 흐름도이다.
* 도면의 주요 부분에 대한 부호의 설명
10, 100 : 반도체 기판 12, 102 : 소자 격리 영역
14, 104 : 게이트 전극 16, 20, 106 : 열 산화막
18a, 108a : 질화막 스페이서 110 : 고온 산화막
(구성)
상술한 목적을 달성하기 위한 본 발명에 의하면, 반도체 장치의 제조 방법은, 활성 영역과 비활성 영역이 정의된 반도체 기판에 게이트 전극 형성용 도전막과 마스크용 제 1 절연막을 차례로 형성하는 단계와; 게이트 전극 형성용 마스크를 사용하여 상기 제 1 절연막과 도전막을 차례로 식각하여 게이트 전극을 형성하는 단계와; 상기 게이트 전극과 반도체 기판의 표면 상에 제 2 절연막과 제 3 절연막을 차례로 형성하는 단계와; 상기 제 3 절연막을 식각하여 상기 게이트 전극의 양측벽에 절연막 스페이서를 형성하는 단계 및; 상기 게이트 전극을 포함한 상기 반도체 기판 상에 증착(deposition) 공정을 수행하여 제 4 절연막을 형성하는 단계를 포함한다.
(작용)
도 2c를 참조하면, 본 발명의 실시예에 따른 신규한 반도체 장치의 제조 방법은, 반도체 기판 상에 게이트 전극 형성용 도전막과 마스크용 제 1 절연막이 차례로 형성된다. 게이트 전극 형성용 마스크를 사용하여 제 1 절연막과 도전막을 차례로 식각함으로써 게이트 전극이 형성된다. 게이트 전극과 반도체 기판의 표면 상에 제 2 절연막이 형성된다. 반도체 기판의 전면에 형성된 제 3 절연막을 건식 식각함으로써 게이트 전극의 양측벽에 절연막 스페이서가 형성된다. 게이트 전극을 포함하여 반도체 기판 상에 제 4 절연막이 증착(deposition) 공정으로 형성된다. 이와 같은 반도체 장치의 제조 방법에 의해서, 게이트 전극의 양측벽에 절연막 스페이서를 형성한 후, 손상을 보상하기 위한 산화막 형성을 산화 공정이 아닌 증착 공정으로 고온 산화막을 형성함으로써, 반도체 기판의 산화량을 감소시킬 수 있어 부피 팽창을 방지할 수 있고 따라서, 피트(pit)를 제거할 수 있다.
(실시예)
이하, 도 2a 내지 도 2c를 참조하여 본 발명의 실시예를 상세히 설명한다.
도 2a 내지 도 2c는 본 발명의 실시예에 따른 반도체 장치의 제조 방법의 공정들을 순차적으로 보여주는 흐름도이다.
도 2a를 참조하면, 본 발명의 반도체 장치의 제조 방법은, 먼저 반도체 기판(100)에 활성 영역과 비활성 영역을 정의하기 위한 소자 격리 영역(102)이 형성된다. 상기 소자 격리 영역은 일반적으로 잘 알려진 LOCOS(LOCal Oxidation of Silicon) 공정 또는 트렌치 격리(trench isolation) 공정으로 형성된다. 다음에, 상기 반도체 기판(100) 상에 게이트 산화막(도면에 미도시)을 사이에 두고, 폴리실리콘막(104a)과 텅스텐 실리사이드막(104b) 그리고 마스크 질화막(104c)이 차례로 형성된다.
게이트 전극 형성용 마스크를 사용하여 상기 마스크 질화막(104c), 텅스텐 실리사이드막(104b), 그리고 폴리실리콘막(104a)을 차례로 식각함으로써 게이트 전극(104)이 형성된다. 다음으로, 상기 게이트 전극(104)의 형성시 상기 게이트 전극(104)의 상부 및 양측벽과 반도체 기판(100)에 발생한 손상을 보상하기 위해 상기 게이트 전극(104)을 포함하여 반도체 기판(100) 상에 열 산화 공정으로 제 1 산화막(106)이 형성된다. 이후, 상기 반도체 기판(100)의 전면에 도 2a와 같이, 질화막(108)이 형성된다.
상기 질화막(108)을 에치 백 공정으로 식각함으로써 도 2b에 도시된 바와 같이, 상기 게이트 전극(104)의 양측벽에 질화막 스페이서(108a)가 형성된다.
도 2c를 참조하면, 상기 게이트 전극(104)을 포함하여 반도체 기판(100) 상에 산화 공정이 아닌 증착(deposition) 공정으로 제 2 산화막(110)이 형성된다. 상기 제 2 산화막(110)은 고온 산화막(high temperature oxide:HTO)이며, 증착 공정으로 형성하기 때문에 반도체 기판(100)이 산화되는 양을 줄일 수 있기 때문에 부피 팽창이 감소된다. 그리고, 상기 제 2 산화막(110)은 후속 SAC(self-aligned contact) 공정에서 층간 절연막의 식각시 식각 정지층으로 사용되는 상기 마스크 질화막(104c)과 질화막 스페이서(108a) 그리고 상기 반도체 기판(100)의 버퍼층(buffer layer)으로도 사용된다.
본 발명은 게이트 전극의 양측벽에 절연막 스페이서를 형성한 후, 손상을 보상하기 위한 산화막을 산화 공정이 아닌 증착 공정으로 고온 산화막을 형성함으로써, 반도체 기판의 산화량을 감소시킬 수 있어 부피 팽창을 방지할 수 있고 따라서, 피트(pit)를 제거할 수 있는 효과가 있다.
Claims (5)
- 활성 영역과 비활성 영역이 정의된 반도체 기판에 게이트 전극 형성용 도전막과 마스크용 제 1 절연막을 차례로 형성하는 단계와;게이트 전극 형성용 마스크를 사용하여 상기 제 1 절연막과 도전막을 차례로 식각하여 게이트 전극을 형성하는 단계와;상기 게이트 전극과 반도체 기판의 표면 상에 제 2 절연막과 제 3 절연막을 차례로 형성하는 단계와;상기 제 3 절연막을 식각하여 상기 게이트 전극의 양측벽에 절연막 스페이서를 형성하는 단계 및;상기 게이트 전극을 포함한 상기 반도체 기판 상에 증착(deposition) 공정을 수행하여 제 4 절연막을 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
- 제 1 항에 있어서,상기 도전막은 폴리실리콘막과 텅스텐 실리사이드막이 적층된 구조를 갖는 반도체 장치의 제조 방법.
- 제 1 항에 있어서,상기 제 1 절연막과 제 3 절연막은 실리콘 질화막이고, 제 2 절연막은 열 산화(thermal oxidation) 공정으로 형성된 산화막인 반도체 장치의 제조 방법.
- 제 1 항에 있어서,상기 제 4 절연막은 고온 산화막(high temperature oxide:HTO)인 반도체 장치의 제조 방법.
- 제 4 항에 있어서,상기 제 4 절연막은 후속 공정에서 상기 제 1 및 제 2 절연막과 상기 반도체 기판의 버퍼층(buffer layer)으로 사용되는 반도체 장치의 제조 방법.
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