JP2003068879A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
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- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
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- H10B12/48—Data lines or contacts therefor
- H10B12/485—Bit line contacts
Abstract
(57)【要約】
【課題】 電気的短絡の抑制される半導体装置とその製
造方法を提供する。 【解決手段】 ゲート電極２を覆うように、半導体基板
１上にシリコン窒化膜４を形成する。次に、シリコン窒
化膜４に熱酸化処理を施すことにより、シリコン窒化膜
４の表面にシリコン熱酸化膜５を形成する。シリコン窒
化膜４にピンホールが存在する場合には、そのピンホー
ル内も酸化されてシリコン熱酸化膜により埋め込まれ
る。次に、シリコン窒化膜に異方性エッチングを施すこ
とにより、シリコン窒化膜４ａを形成する。その後、半
導体基板上に形成したシリコン酸化膜６にコンタクトホ
ール８を形成する。そのコンタクトホール８内に、ビッ
トラインコンタクト部２０を形成し、さらにビットライ
ン２１を形成する。
造方法を提供する。 【解決手段】 ゲート電極２を覆うように、半導体基板
１上にシリコン窒化膜４を形成する。次に、シリコン窒
化膜４に熱酸化処理を施すことにより、シリコン窒化膜
４の表面にシリコン熱酸化膜５を形成する。シリコン窒
化膜４にピンホールが存在する場合には、そのピンホー
ル内も酸化されてシリコン熱酸化膜により埋め込まれ
る。次に、シリコン窒化膜に異方性エッチングを施すこ
とにより、シリコン窒化膜４ａを形成する。その後、半
導体基板上に形成したシリコン酸化膜６にコンタクトホ
ール８を形成する。そのコンタクトホール８内に、ビッ
トラインコンタクト部２０を形成し、さらにビットライ
ン２１を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置およびそ
の製造方法に関し、特に、電気的短絡の抑制される半導
体装置と、その製造方法に関するものである。
の製造方法に関し、特に、電気的短絡の抑制される半導
体装置と、その製造方法に関するものである。
【０００２】
【従来の技術】従来の半導体装置の一例としてダイナミ
ック・ランダム・アクセス・メモリ（以下「ＤＲＡＭ」
と記す。）について説明する。代表的なＤＲＡＭのメモ
リセルは、図３７に示すように、１つのスイッチングト
ランジスタＴと１つのキャパシタＣから構成される。そ
のメモリセルのスイッチングトランジスタＴのゲートに
はワード線１０２が接続され、一方のソース・ドレイン
にはビットライン１２０が接続され、他方のソース・ド
レインにはキャパシタＣが接続されている。
ック・ランダム・アクセス・メモリ（以下「ＤＲＡＭ」
と記す。）について説明する。代表的なＤＲＡＭのメモ
リセルは、図３７に示すように、１つのスイッチングト
ランジスタＴと１つのキャパシタＣから構成される。そ
のメモリセルのスイッチングトランジスタＴのゲートに
はワード線１０２が接続され、一方のソース・ドレイン
にはビットライン１２０が接続され、他方のソース・ド
レインにはキャパシタＣが接続されている。
【０００３】次に、メモリセルにおけるスイッチングト
ランジスタ近傍の構造の一例について説明する。図３８
に示すように、半導体基板１０１上にゲート絶縁膜１１
０を介在させてポリシリコン膜１０２ａおよびタングス
テンシリサイド膜１０２ｂを含むゲート電極１０２が形
成されている。なお、そのゲート電極１０２を挟んで位
置する半導体基板１０１の一方の領域と他方の領域とに
は、ソース・ドレイン領域（図示せず）がそれぞれ形成
されている。
ランジスタ近傍の構造の一例について説明する。図３８
に示すように、半導体基板１０１上にゲート絶縁膜１１
０を介在させてポリシリコン膜１０２ａおよびタングス
テンシリサイド膜１０２ｂを含むゲート電極１０２が形
成されている。なお、そのゲート電極１０２を挟んで位
置する半導体基板１０１の一方の領域と他方の領域とに
は、ソース・ドレイン領域（図示せず）がそれぞれ形成
されている。
【０００４】そのゲート電極１０２上にシリコン窒化膜
１０３が形成されている。そのシリコン窒化膜１０３お
よびゲート電極１０２の側面上にサイドウォール絶縁膜
としてのシリコン窒化膜１０４が形成されている。その
シリコン窒化膜１０４を覆うように半導体基板１０１上
にシリコン酸化膜１０６が形成されている。
１０３が形成されている。そのシリコン窒化膜１０３お
よびゲート電極１０２の側面上にサイドウォール絶縁膜
としてのシリコン窒化膜１０４が形成されている。その
シリコン窒化膜１０４を覆うように半導体基板１０１上
にシリコン酸化膜１０６が形成されている。
【０００５】そのシリコン酸化膜１０６には、ソース・
ドレイン領域と電気的に接続されるビットラインコンタ
クト部１２０が形成されている。シリコン酸化膜１０６
上には、ビットラインコンタクト部１２０と電気的に接
続されるビットライン１２１が形成されている。従来の
ＤＲＡＭのメモリセルにおけるスイッチングトランジス
タの近傍部分は上記のように構成される。
ドレイン領域と電気的に接続されるビットラインコンタ
クト部１２０が形成されている。シリコン酸化膜１０６
上には、ビットラインコンタクト部１２０と電気的に接
続されるビットライン１２１が形成されている。従来の
ＤＲＡＭのメモリセルにおけるスイッチングトランジス
タの近傍部分は上記のように構成される。
【０００６】
【発明が解決しようとする課題】しかしながら、上述し
た従来のＤＲＡＭにおいては次に示すような問題点があ
った。ゲート電極１０２の側面上に位置するサイドウォ
ール絶縁膜としてのシリコン窒化膜１０４は、ゲート電
極１０２およびシリコン窒化膜１０３を覆うように半導
体基板１０１上に形成されたシリコン窒化膜に異方性エ
ッチングを施すことによって形成される。
た従来のＤＲＡＭにおいては次に示すような問題点があ
った。ゲート電極１０２の側面上に位置するサイドウォ
ール絶縁膜としてのシリコン窒化膜１０４は、ゲート電
極１０２およびシリコン窒化膜１０３を覆うように半導
体基板１０１上に形成されたシリコン窒化膜に異方性エ
ッチングを施すことによって形成される。
【０００７】このシリコン窒化膜１０４を形成する際
に、シリコン窒化膜１０４中に発生する気泡や水分また
は異物に起因して、図３８に示すように、シリコン窒化
膜１０４にピンホール１１１が生じることがある。
に、シリコン窒化膜１０４中に発生する気泡や水分また
は異物に起因して、図３８に示すように、シリコン窒化
膜１０４にピンホール１１１が生じることがある。
【０００８】このようなピンホール１１１が存在するこ
とで、ピンホール１１１とゲート電極１０２との間に位
置するシリコン窒化膜１０４が極所的に薄くなっている
部分Ａができることがある。このような状態でビットラ
インコンタクト部１２０が形成された場合、このシリコ
ン窒化膜が薄くなっている部分Ａにおいて電界が生じや
すくなる。
とで、ピンホール１１１とゲート電極１０２との間に位
置するシリコン窒化膜１０４が極所的に薄くなっている
部分Ａができることがある。このような状態でビットラ
インコンタクト部１２０が形成された場合、このシリコ
ン窒化膜が薄くなっている部分Ａにおいて電界が生じや
すくなる。
【０００９】そのため、このシリコン窒化膜１０４にお
けるこの部分Ａを介して、図３７に示すように、ゲート
電極１０２とビットライン１２０との間に電気的な短絡
（矢印１３０）が生じることがあった。また、ピンホー
ル１１１が比較的大きい場合には、直接ゲート電極１０
２とビットラインコンタクト部１２０との間に電気的な
短絡が生じることがあった。その結果、ＤＲＡＭが所望
の動作を行うことができなる問題があった。
けるこの部分Ａを介して、図３７に示すように、ゲート
電極１０２とビットライン１２０との間に電気的な短絡
（矢印１３０）が生じることがあった。また、ピンホー
ル１１１が比較的大きい場合には、直接ゲート電極１０
２とビットラインコンタクト部１２０との間に電気的な
短絡が生じることがあった。その結果、ＤＲＡＭが所望
の動作を行うことができなる問題があった。
【００１０】本発明は上記問題点を解決するためになさ
れたものであり、一つの目的は電気的短絡の抑制される
半導体装置を提供することであり、他の目的はそのよう
な半導体装置の製造方法を提供することである。
れたものであり、一つの目的は電気的短絡の抑制される
半導体装置を提供することであり、他の目的はそのよう
な半導体装置の製造方法を提供することである。
【００１１】
【課題を解決するための手段】本発明の１つの局面にお
ける半導体装置は、第１電極部と第１絶縁膜と第２絶縁
膜と開口部と第２導電部と短絡防止部を備えている。第
１導電部は、半導体基板の主表面上に形成された側面と
上面を有する。第１絶縁膜は、第１導電部の側面上およ
び上面上を覆うように形成されている。第２絶縁膜は、
第１絶縁膜を覆うように半導体基板上に形成され第１絶
縁膜とはエッチング特性が異なる。開口部は、第１絶縁
膜と平面的にオーバラップし、半導体基板の表面を露出
するように第２絶縁膜に形成されている。第２導電部
は、開口部内に形成されている。第１絶縁膜には第１導
電部と第２導電部との間を空洞が実質的に貫通するのを
防止するための処理が施されていることで、第１導電部
と第２導電部との電気的な短絡が阻止されている。
ける半導体装置は、第１電極部と第１絶縁膜と第２絶縁
膜と開口部と第２導電部と短絡防止部を備えている。第
１導電部は、半導体基板の主表面上に形成された側面と
上面を有する。第１絶縁膜は、第１導電部の側面上およ
び上面上を覆うように形成されている。第２絶縁膜は、
第１絶縁膜を覆うように半導体基板上に形成され第１絶
縁膜とはエッチング特性が異なる。開口部は、第１絶縁
膜と平面的にオーバラップし、半導体基板の表面を露出
するように第２絶縁膜に形成されている。第２導電部
は、開口部内に形成されている。第１絶縁膜には第１導
電部と第２導電部との間を空洞が実質的に貫通するのを
防止するための処理が施されていることで、第１導電部
と第２導電部との電気的な短絡が阻止されている。
【００１２】この構成によれば、第１絶縁膜に第１導電
部と第２導電部との間を空洞が実質的に貫通するのを防
止するための処理が施されている。これにより、たとえ
ば第１絶縁膜を形成する際に生じるピンホールが第１導
電部と第２導電部との間を貫通するようなことが防止さ
れて、第１導電部と第２導電部との電気的な短絡を阻止
することになる。その結果、半導体装置の電気的な動作
が安定する。
部と第２導電部との間を空洞が実質的に貫通するのを防
止するための処理が施されている。これにより、たとえ
ば第１絶縁膜を形成する際に生じるピンホールが第１導
電部と第２導電部との間を貫通するようなことが防止さ
れて、第１導電部と第２導電部との電気的な短絡を阻止
することになる。その結果、半導体装置の電気的な動作
が安定する。
【００１３】好ましくは、第１絶縁膜は少なくとも２層
からなる。この場合には、第１絶縁膜のうち１層目の層
に生じたピンホールは２層目の層によって覆われること
になる。これにより、第１導電部の近傍の第１絶縁膜の
部分から第２導電部の近傍の第１絶縁膜の部分にまで到
達するような比較的大きなピンホールの形成が抑制され
て、第１導電部と第２導電部との電気的な短絡を効果的
に阻止することができる。
からなる。この場合には、第１絶縁膜のうち１層目の層
に生じたピンホールは２層目の層によって覆われること
になる。これにより、第１導電部の近傍の第１絶縁膜の
部分から第２導電部の近傍の第１絶縁膜の部分にまで到
達するような比較的大きなピンホールの形成が抑制され
て、第１導電部と第２導電部との電気的な短絡を効果的
に阻止することができる。
【００１４】また好ましくは、第１絶縁膜に熱酸化処理
を施すことにより形成された熱酸化部を含んでいる。
を施すことにより形成された熱酸化部を含んでいる。
【００１５】これにより、第１導電部と第２導電部との
間に熱酸化部が位置することになり第１導電部と第２導
電部との絶縁耐性が向上して、両者の電気的な短絡を確
実に阻止することができる。
間に熱酸化部が位置することになり第１導電部と第２導
電部との絶縁耐性が向上して、両者の電気的な短絡を確
実に阻止することができる。
【００１６】さらに好ましくは、第１絶縁膜にピンホー
ルが存在する場合に、熱酸化部はそのピンホール内に形
成されている。
ルが存在する場合に、熱酸化部はそのピンホール内に形
成されている。
【００１７】この場合には、たとえばピンホールと第１
導電部との間に位置する第１絶縁膜が極所的に薄くなっ
ている部分ができても、ピンホール内が熱酸化部によっ
て充填されていることで、ピンホール部分近傍において
電界が発生することが抑制される。
導電部との間に位置する第１絶縁膜が極所的に薄くなっ
ている部分ができても、ピンホール内が熱酸化部によっ
て充填されていることで、ピンホール部分近傍において
電界が発生することが抑制される。
【００１８】また好ましくは、熱酸化部は、第１絶縁膜
の表面に位置する表面熱酸化部を含んでいる。
の表面に位置する表面熱酸化部を含んでいる。
【００１９】これにより、第１導電部と第２導電部との
間には第１絶縁膜に加えて表面熱酸化部が位置すること
になり、第１導電部と第２導電部との絶縁耐性がさらに
向上して、両者の電気的な短絡をより確実に阻止するこ
とができる。
間には第１絶縁膜に加えて表面熱酸化部が位置すること
になり、第１導電部と第２導電部との絶縁耐性がさらに
向上して、両者の電気的な短絡をより確実に阻止するこ
とができる。
【００２０】好ましくは、第１導電部はゲート電極を含
み、第２導電部はビットラインコンタクト部を含んでい
る。
み、第２導電部はビットラインコンタクト部を含んでい
る。
【００２１】この場合には、たとえばＤＲＡＭなどのメ
モリ素子を有する半導体装置の電気的動作の安定性が向
上する。
モリ素子を有する半導体装置の電気的動作の安定性が向
上する。
【００２２】より具体的な膜種として、第１絶縁膜はシ
リコン窒化膜であり、第２絶縁膜はシリコン酸化膜であ
る。
リコン窒化膜であり、第２絶縁膜はシリコン酸化膜であ
る。
【００２３】この場合には、シリコン窒化膜を実質的に
エッチングすることなくシリコン酸化膜だけをエッチン
グすることができ、自己整合的に容易に開口部を形成す
ることができる。
エッチングすることなくシリコン酸化膜だけをエッチン
グすることができ、自己整合的に容易に開口部を形成す
ることができる。
【００２４】本発明の他の局面における半導体装置の製
造方法は以下の工程を備えている。半導体基板の主表面
上に側面と上面を有する第１導電部を形成する。その第
１導電部の側面上および上面上を覆うように第１絶縁膜
を形成する。第１絶縁膜を覆うように半導体基板上に第
１絶縁膜とはエッチング特性の異なる第２絶縁膜を形成
する。第１絶縁膜と平面的にオーバラップし、半導体基
板の表面を露出するように第２絶縁膜に開口部を形成す
る。その開口部内に第２導電部を形成する。第１絶縁膜
を形成する工程は、第１導電部と第２導電部との電気的
な短絡を阻止するために、第１導電部と第２導電部との
間を空洞が実質的に貫通するのを防止する所定の処理を
施す工程を備えている。
造方法は以下の工程を備えている。半導体基板の主表面
上に側面と上面を有する第１導電部を形成する。その第
１導電部の側面上および上面上を覆うように第１絶縁膜
を形成する。第１絶縁膜を覆うように半導体基板上に第
１絶縁膜とはエッチング特性の異なる第２絶縁膜を形成
する。第１絶縁膜と平面的にオーバラップし、半導体基
板の表面を露出するように第２絶縁膜に開口部を形成す
る。その開口部内に第２導電部を形成する。第１絶縁膜
を形成する工程は、第１導電部と第２導電部との電気的
な短絡を阻止するために、第１導電部と第２導電部との
間を空洞が実質的に貫通するのを防止する所定の処理を
施す工程を備えている。
【００２５】この半導体装置の製造方法によれば、第１
絶縁膜を形成する工程において、第１絶縁膜に第１導電
部と第２導電部との間を空洞が実質的に貫通するのを防
止する所定の処理が施される。これにより、たとえば第
１絶縁膜を形成する際に生じるピンホールが第１導電部
と第２導電部との間を貫通するようなことが防止され
て、第１導電部と第２導電部との電気的な短絡を阻止す
ることになる。その結果、電気的動作の安定性の高い半
導体装置が得られる。
絶縁膜を形成する工程において、第１絶縁膜に第１導電
部と第２導電部との間を空洞が実質的に貫通するのを防
止する所定の処理が施される。これにより、たとえば第
１絶縁膜を形成する際に生じるピンホールが第１導電部
と第２導電部との間を貫通するようなことが防止され
て、第１導電部と第２導電部との電気的な短絡を阻止す
ることになる。その結果、電気的動作の安定性の高い半
導体装置が得られる。
【００２６】好ましくは、第１絶縁膜を形成する工程
は、所定の処理として第１絶縁膜を少なくとも２層形成
する工程を含んでいる。
は、所定の処理として第１絶縁膜を少なくとも２層形成
する工程を含んでいる。
【００２７】これにより、仮に第１絶縁膜のうち１層目
の層にピンホールが生じたとしても、そのピンホールは
２層目の層によって覆われることになる。これにより、
第１導電部の近傍の第１絶縁膜の部分から第２導電部の
近傍の第１絶縁膜の部分にまで到達するような比較的大
きなピンホールの形成が抑制されて、第１導電部と第２
導電部との電気的な短絡を効果的に阻止することができ
る。
の層にピンホールが生じたとしても、そのピンホールは
２層目の層によって覆われることになる。これにより、
第１導電部の近傍の第１絶縁膜の部分から第２導電部の
近傍の第１絶縁膜の部分にまで到達するような比較的大
きなピンホールの形成が抑制されて、第１導電部と第２
導電部との電気的な短絡を効果的に阻止することができ
る。
【００２８】また好ましくは、第１絶縁膜を形成する工
程は、所定の処理として第１絶縁膜に熱酸化処理を施す
ことにより熱酸化部を形成する工程を含んでいる。
程は、所定の処理として第１絶縁膜に熱酸化処理を施す
ことにより熱酸化部を形成する工程を含んでいる。
【００２９】これにより、第１導電部と第２導電部との
間に熱酸化部が形成されて第１導電部と第２導電部との
絶縁耐性が向上し、両者の電気的な短絡を確実に阻止す
ることができる。
間に熱酸化部が形成されて第１導電部と第２導電部との
絶縁耐性が向上し、両者の電気的な短絡を確実に阻止す
ることができる。
【００３０】さらに好ましくは、その熱酸化部を形成す
る工程は、第１絶縁膜を形成する際に第１絶縁膜中にピ
ンホールが生じた場合に、そのピンホール内に熱酸化部
を形成する工程を含んでいる。
る工程は、第１絶縁膜を形成する際に第１絶縁膜中にピ
ンホールが生じた場合に、そのピンホール内に熱酸化部
を形成する工程を含んでいる。
【００３１】これにより、たとえばピンホールと第１導
電部との間に位置する第１絶縁膜が極所的に薄くなって
いる部分ができても、ピンホール内に熱酸化部が形成さ
れることで、ピンホール部分近傍において電界が発生す
ることが抑制される。
電部との間に位置する第１絶縁膜が極所的に薄くなって
いる部分ができても、ピンホール内に熱酸化部が形成さ
れることで、ピンホール部分近傍において電界が発生す
ることが抑制される。
【００３２】また好ましくは、熱酸化部を形成する工程
は、第１絶縁膜の表面に熱酸化部を形成する工程を含ん
でいる。
は、第１絶縁膜の表面に熱酸化部を形成する工程を含ん
でいる。
【００３３】これにより、第１導電部と第２導電部との
間には第１絶縁膜に加えて表面熱酸化部が形成されて第
１導電部と第２導電部との絶縁耐性がさらに向上し、両
者の電気的な短絡をより確実に阻止することができる。
間には第１絶縁膜に加えて表面熱酸化部が形成されて第
１導電部と第２導電部との絶縁耐性がさらに向上し、両
者の電気的な短絡をより確実に阻止することができる。
【００３４】さらに好ましくは、熱酸化部を形成する工
程の後、表面酸化部を除去する工程を含んでいる。
程の後、表面酸化部を除去する工程を含んでいる。
【００３５】熱酸化部を形成する際には、たとえば開口
部の底に露出した半導体基板の表面にも表面酸化部が形
成される。このような半導体基板の表面に形成された表
面酸化部を除去することで、第２導電部と半導体基板と
の所定の電気的な接触が可能になる。また、表面酸化部
をたとえばウエットエッチングにより除去する際に、ピ
ンホールに形成された熱酸化部が除去されることもない
ので、第１導電部と第２導電部との電気的な短絡を防止
する効果も低下しない。
部の底に露出した半導体基板の表面にも表面酸化部が形
成される。このような半導体基板の表面に形成された表
面酸化部を除去することで、第２導電部と半導体基板と
の所定の電気的な接触が可能になる。また、表面酸化部
をたとえばウエットエッチングにより除去する際に、ピ
ンホールに形成された熱酸化部が除去されることもない
ので、第１導電部と第２導電部との電気的な短絡を防止
する効果も低下しない。
【００３６】好ましくは、第１導電部を形成する工程は
ゲート電極を形成する工程を含み、第２導電部を形成す
る工程は、ビットラインコンタクト部を形成する工程を
含んでいる。
ゲート電極を形成する工程を含み、第２導電部を形成す
る工程は、ビットラインコンタクト部を形成する工程を
含んでいる。
【００３７】これにより、たとえばＤＲＡＭなどのメモ
リ素子を有する半導体装置の電気的動作の安定性が向上
する。
リ素子を有する半導体装置の電気的動作の安定性が向上
する。
【００３８】具体的な膜種として、第１絶縁膜はシリコ
ン窒化膜であり、第２絶縁膜はシリコン酸化膜であるこ
とが好ましい。
ン窒化膜であり、第２絶縁膜はシリコン酸化膜であるこ
とが好ましい。
【００３９】これにより、シリコン窒化膜を実質的にエ
ッチングすることなくシリコン酸化膜だけをエッチング
することができ、自己整合的に容易に開口部を形成する
ことができる。
ッチングすることなくシリコン酸化膜だけをエッチング
することができ、自己整合的に容易に開口部を形成する
ことができる。
【００４０】
【発明の実施の形態】実施の形態１
本発明の実施の形態１に係るＤＲＡＭの製造方法とその
方法によって得られる半導体装置について説明する。ま
ず図１に示すように、半導体基板１上にゲート絶縁膜１
０を介してゲート電極となるたとえばポリシリコン膜お
よびタングステンシリサイド膜を順次形成する。そのタ
ングステンシリサイド膜上に、たとえばＣＶＤ（Chemic
al Vapor Deposition）法等によりシリコン窒化膜を形
成する。そのシリコン窒化膜上に所定のレジストパター
ン（図示せず）を形成し、そのレジストパターンをマス
クとしてシリコン窒化膜に異方性エッチングを施すこと
により、ゲート電極をパターニングするためのマスク材
となるシリコン窒化膜３を形成する。
方法によって得られる半導体装置について説明する。ま
ず図１に示すように、半導体基板１上にゲート絶縁膜１
０を介してゲート電極となるたとえばポリシリコン膜お
よびタングステンシリサイド膜を順次形成する。そのタ
ングステンシリサイド膜上に、たとえばＣＶＤ（Chemic
al Vapor Deposition）法等によりシリコン窒化膜を形
成する。そのシリコン窒化膜上に所定のレジストパター
ン（図示せず）を形成し、そのレジストパターンをマス
クとしてシリコン窒化膜に異方性エッチングを施すこと
により、ゲート電極をパターニングするためのマスク材
となるシリコン窒化膜３を形成する。
【００４１】そのシリコン窒化膜３をマスクとしてタン
グステンシリコン膜およびポリシリコン膜に順次異方性
エッチングを施すことにより、ポリシリコン膜２ａおよ
びタングステンシリコン膜２ｂを含むゲート電極２を形
成する。次に、たとえばＣＶＤ法によりシリコン窒化膜
３およびゲート電極２を覆うように、半導体基板１上に
シリコン窒化膜４を形成する。
グステンシリコン膜およびポリシリコン膜に順次異方性
エッチングを施すことにより、ポリシリコン膜２ａおよ
びタングステンシリコン膜２ｂを含むゲート電極２を形
成する。次に、たとえばＣＶＤ法によりシリコン窒化膜
３およびゲート電極２を覆うように、半導体基板１上に
シリコン窒化膜４を形成する。
【００４２】次に、図２に示すように、そのシリコン窒
化膜４に熱酸化処理を施すことにより、シリコン窒化膜
４の表面にシリコン熱酸化膜５を形成する。このとき、
後述するようにシリコン窒化膜４にピンホールが存在す
るような場合には、そのピンホール内も酸化されてシリ
コン熱酸化膜により埋め込まれることになる。
化膜４に熱酸化処理を施すことにより、シリコン窒化膜
４の表面にシリコン熱酸化膜５を形成する。このとき、
後述するようにシリコン窒化膜４にピンホールが存在す
るような場合には、そのピンホール内も酸化されてシリ
コン熱酸化膜により埋め込まれることになる。
【００４３】次に、図３に示すように、シリコン熱酸化
膜５によって覆われたシリコン窒化膜４の全面に異方性
エッチングを施すことにより、ゲート電極２およびシリ
コン窒化膜３の側面上にサイドウォール絶縁膜としての
シリコン窒化膜４ａを形成する。
膜５によって覆われたシリコン窒化膜４の全面に異方性
エッチングを施すことにより、ゲート電極２およびシリ
コン窒化膜３の側面上にサイドウォール絶縁膜としての
シリコン窒化膜４ａを形成する。
【００４４】次に、図４に示すように、シリコン窒化膜
４ａ、３およびゲート電極２を覆うように、半導体基板
１上に、ＣＶＤ法によりシリコン窒化膜とはエッチング
特性の異なるたとえばＢＰＴＥＯＳ（Boro Phospho Tet
ra Ethyl Ortho Silicate glass）膜などのシリコン酸
化膜６を形成する。
４ａ、３およびゲート電極２を覆うように、半導体基板
１上に、ＣＶＤ法によりシリコン窒化膜とはエッチング
特性の異なるたとえばＢＰＴＥＯＳ（Boro Phospho Tet
ra Ethyl Ortho Silicate glass）膜などのシリコン酸
化膜６を形成する。
【００４５】次に、図５に示すように、シリコン酸化膜
６上に所定のレジストパターン７を形成する。そのレジ
ストパターン７をマスクとしてシリコン酸化膜６に異方
性エッチングを施すことにより、シリコン基板１の表面
を露出するコンタクトホール８を形成する。その後、レ
ジストパターン７を除去する。
６上に所定のレジストパターン７を形成する。そのレジ
ストパターン７をマスクとしてシリコン酸化膜６に異方
性エッチングを施すことにより、シリコン基板１の表面
を露出するコンタクトホール８を形成する。その後、レ
ジストパターン７を除去する。
【００４６】なお、コンタクトホール８は、平面的にシ
リコン窒化膜４ａとオーバラップするように配置され
る。そのため、シリコン窒化膜４ａが実質的にエッチン
グされることなくシリコン酸化膜６がエッチングされ
て、コンタクトホール８が自己整合的に容易に形成され
る。
リコン窒化膜４ａとオーバラップするように配置され
る。そのため、シリコン窒化膜４ａが実質的にエッチン
グされることなくシリコン酸化膜６がエッチングされ
て、コンタクトホール８が自己整合的に容易に形成され
る。
【００４７】次に、そのコンタクトホール８を埋めるよ
うに、シリコン酸化膜６上にたとえばＣＶＤ法によりド
ープトポリシリコン膜（図示せず）を形成する。その
後、図６に示すように、そのドープトポリシリコン膜の
全面に異方性エッチングを施してシリコン酸化膜６の上
面上に位置するドープトポリシリコン膜を除去すること
により、コンタクトホール８内にドープトポリシリコン
膜を残してビットラインコンタクト部２０を形成する。
うに、シリコン酸化膜６上にたとえばＣＶＤ法によりド
ープトポリシリコン膜（図示せず）を形成する。その
後、図６に示すように、そのドープトポリシリコン膜の
全面に異方性エッチングを施してシリコン酸化膜６の上
面上に位置するドープトポリシリコン膜を除去すること
により、コンタクトホール８内にドープトポリシリコン
膜を残してビットラインコンタクト部２０を形成する。
【００４８】次に、図７に示すように、シリコン酸化膜
６上にビットラインコンタクト部２０と電気的に接続さ
れるビットライン２１を形成する。これにより、メモリ
セルにおけるトランジスタの主要部分が形成される。こ
のＤＲＡＭでは、この後、キャパシタや各メモリセルを
電気的に接続する金属配線等（いずれも図示せず）が形
成されることになる。なお、メモリセルの等価回路は図
３７に示す回路と同じである。
６上にビットラインコンタクト部２０と電気的に接続さ
れるビットライン２１を形成する。これにより、メモリ
セルにおけるトランジスタの主要部分が形成される。こ
のＤＲＡＭでは、この後、キャパシタや各メモリセルを
電気的に接続する金属配線等（いずれも図示せず）が形
成されることになる。なお、メモリセルの等価回路は図
３７に示す回路と同じである。
【００４９】上述したＤＲＡＭの製造方法では、ゲート
電極２の側面上に形成されるサイドウォール絶縁膜とし
てのシリコン窒化膜４ａは、図１に示すようにゲート電
極２等を覆うように形成したシリコン窒化膜４に異方性
エッチングを施すことによって形成される。
電極２の側面上に形成されるサイドウォール絶縁膜とし
てのシリコン窒化膜４ａは、図１に示すようにゲート電
極２等を覆うように形成したシリコン窒化膜４に異方性
エッチングを施すことによって形成される。
【００５０】図１に示す工程においてシリコン窒化膜４
を形成する際には、前述したように、シリコン窒化膜４
中に発生する気泡や水分または異物に起因してシリコン
窒化膜４にピンホールが生じることがある。シリコン窒
化膜４は、シリコン酸化膜などの他の絶縁膜と比べると
比較的硬い膜質である。そのため、このピンホールは後
の工程における処理によっては影響を受けにくく、ピン
ホールとしてシリコン窒化膜４中にそのまま残ることが
ある。
を形成する際には、前述したように、シリコン窒化膜４
中に発生する気泡や水分または異物に起因してシリコン
窒化膜４にピンホールが生じることがある。シリコン窒
化膜４は、シリコン酸化膜などの他の絶縁膜と比べると
比較的硬い膜質である。そのため、このピンホールは後
の工程における処理によっては影響を受けにくく、ピン
ホールとしてシリコン窒化膜４中にそのまま残ることが
ある。
【００５１】そこで、図２に示すように、シリコン窒化
膜４を形成した後に熱酸化処理を施す。熱酸化処理を施
すことで、図８に示すように、シリコン窒化膜４の表面
にはシリコン熱酸化膜５が形成されるとともに、シリコ
ン窒化膜４にピンホール１１が存在している場合には、
そのピンホール１１内がシリコン熱酸化膜５ａによって
埋め込まれることになる。
膜４を形成した後に熱酸化処理を施す。熱酸化処理を施
すことで、図８に示すように、シリコン窒化膜４の表面
にはシリコン熱酸化膜５が形成されるとともに、シリコ
ン窒化膜４にピンホール１１が存在している場合には、
そのピンホール１１内がシリコン熱酸化膜５ａによって
埋め込まれることになる。
【００５２】この熱酸化処理の後は、ピンホール１１内
がシリコン熱酸化膜５ａによって埋め込まれた状態で、
上述した図３〜図７に示す各処理が半導体基板に施され
ることになる。
がシリコン熱酸化膜５ａによって埋め込まれた状態で、
上述した図３〜図７に示す各処理が半導体基板に施され
ることになる。
【００５３】そして、図９に示すように、ビットライン
２１が形成された段階においても、シリコン窒化膜４ａ
に残存するピンホール１１内はシリコン熱酸化膜５ａに
よって埋め込まれた状態が維持されている。
２１が形成された段階においても、シリコン窒化膜４ａ
に残存するピンホール１１内はシリコン熱酸化膜５ａに
よって埋め込まれた状態が維持されている。
【００５４】これにより、図３８に示す従来のＤＲＡＭ
のようにピンホール１１１とゲート電極１０２との間に
位置するシリコン窒化膜１０４が極所的に薄くなってい
る部分Ａができても、本半導体装置では、ピンホール１
１内がシリコン熱酸化膜５ａによって埋め込まれている
ことで、ピンホール１１部分近傍において電界が発生す
ることが抑制される。
のようにピンホール１１１とゲート電極１０２との間に
位置するシリコン窒化膜１０４が極所的に薄くなってい
る部分Ａができても、本半導体装置では、ピンホール１
１内がシリコン熱酸化膜５ａによって埋め込まれている
ことで、ピンホール１１部分近傍において電界が発生す
ることが抑制される。
【００５５】その結果、ビットラインコンタクト部２０
を介してゲート電極２とビットライン２１との電気的な
短絡を抑制することができ、所望の動作を確実に行うこ
とのできるＤＲＡＭが得られる。
を介してゲート電極２とビットライン２１との電気的な
短絡を抑制することができ、所望の動作を確実に行うこ
とのできるＤＲＡＭが得られる。
【００５６】実施の形態２
本発明の実施の形態２に係るＤＲＡＭの製造方法とその
方法によって得られる半導体装置について説明する。前
述した図１に示す工程と同様の工程を経て、図１０に示
すように、ゲート電極２等を覆うように半導体基板１上
にシリコン窒化膜４を形成する。次に、図１１に示すよ
うに、シリコン窒化膜４の全面に異方性エッチングを施
すことにより、ゲート電極２およびシリコン窒化膜３の
側面上にサイドウォール絶縁膜としてのシリコン窒化膜
４ａを形成する。
方法によって得られる半導体装置について説明する。前
述した図１に示す工程と同様の工程を経て、図１０に示
すように、ゲート電極２等を覆うように半導体基板１上
にシリコン窒化膜４を形成する。次に、図１１に示すよ
うに、シリコン窒化膜４の全面に異方性エッチングを施
すことにより、ゲート電極２およびシリコン窒化膜３の
側面上にサイドウォール絶縁膜としてのシリコン窒化膜
４ａを形成する。
【００５７】次に、図１２に示すように、シリコン窒化
膜４ａ、３に熱酸化処理を施すことにより、シリコン窒
化膜４ａ、３の表面にシリコン熱酸化膜５を形成する。
このとき、後述するようにシリコン窒化膜４に残存する
ピンホールにおいては、そのピンホール内も酸化されて
シリコン熱酸化膜により埋め込まれることになる。
膜４ａ、３に熱酸化処理を施すことにより、シリコン窒
化膜４ａ、３の表面にシリコン熱酸化膜５を形成する。
このとき、後述するようにシリコン窒化膜４に残存する
ピンホールにおいては、そのピンホール内も酸化されて
シリコン熱酸化膜により埋め込まれることになる。
【００５８】次に、図１３に示すように、シリコン熱酸
化膜５を覆うように、半導体基板１上に、ＣＶＤ法によ
りシリコン窒化膜４ａとはエッチング特性の異なるたと
えばＢＰＴＥＯＳ膜などのシリコン酸化膜６を形成す
る。
化膜５を覆うように、半導体基板１上に、ＣＶＤ法によ
りシリコン窒化膜４ａとはエッチング特性の異なるたと
えばＢＰＴＥＯＳ膜などのシリコン酸化膜６を形成す
る。
【００５９】次に、図１４に示すように、シリコン酸化
膜６上に所定のレジストパターン７を形成する。そのレ
ジストパターン７をマスクとしてシリコン酸化膜６に異
方性エッチングを施すことにより、シリコン基板１の表
面を露出するコンタクトホール８を形成する。その後、
レジストパターン７を除去する。
膜６上に所定のレジストパターン７を形成する。そのレ
ジストパターン７をマスクとしてシリコン酸化膜６に異
方性エッチングを施すことにより、シリコン基板１の表
面を露出するコンタクトホール８を形成する。その後、
レジストパターン７を除去する。
【００６０】その後、前述した図６および図７に示す工
程と同様の処理を施すことにより、ビットラインコンタ
クト部２０およびビットライン２１を形成する。これに
より、図１５に示すように、メモリセルにおけるトラン
ジスタの主要部分が形成される。
程と同様の処理を施すことにより、ビットラインコンタ
クト部２０およびビットライン２１を形成する。これに
より、図１５に示すように、メモリセルにおけるトラン
ジスタの主要部分が形成される。
【００６１】上述したＤＲＡＭの製造方法では、図１６
に示すように、シリコン窒化膜４を形成する際にシリコ
ン窒化膜４中にピンホールが生じたとしても、シリコン
窒化膜４ａを形成した後に熱酸化処理を施すことによっ
て、ピンホール内がシリコン熱酸化膜５ａによって埋め
込まれることになる。
に示すように、シリコン窒化膜４を形成する際にシリコ
ン窒化膜４中にピンホールが生じたとしても、シリコン
窒化膜４ａを形成した後に熱酸化処理を施すことによっ
て、ピンホール内がシリコン熱酸化膜５ａによって埋め
込まれることになる。
【００６２】これにより、図１７に示すように、本半導
体装置ではピンホール１１内がシリコン熱酸化膜５ａに
よって埋め込まれていることで、すでに説明したよう
に、ピンホール１１部分近傍において電界が発生するこ
とが抑制される。その結果、ビットラインコンタクト部
２０を介してゲート電極２とビットライン２１との電気
的な短絡を抑制することができ、所望の動作を確実に行
うことのできるＤＲＡＭが得られる。
体装置ではピンホール１１内がシリコン熱酸化膜５ａに
よって埋め込まれていることで、すでに説明したよう
に、ピンホール１１部分近傍において電界が発生するこ
とが抑制される。その結果、ビットラインコンタクト部
２０を介してゲート電極２とビットライン２１との電気
的な短絡を抑制することができ、所望の動作を確実に行
うことのできるＤＲＡＭが得られる。
【００６３】前述した実施の形態１では、シリコン窒化
膜４を形成した後シリコン窒化膜４の全面に異方性エッ
チングを施す前に熱酸化処理が施されていた。この場合
には、シリコン窒化膜４を形成する際に生じたピンホー
ルの形状によっては、熱酸化処理によってピンホールの
奥の部分がシリコン熱酸化膜により埋め込まれずに空洞
のままの状態であることが想定される。
膜４を形成した後シリコン窒化膜４の全面に異方性エッ
チングを施す前に熱酸化処理が施されていた。この場合
には、シリコン窒化膜４を形成する際に生じたピンホー
ルの形状によっては、熱酸化処理によってピンホールの
奥の部分がシリコン熱酸化膜により埋め込まれずに空洞
のままの状態であることが想定される。
【００６４】そのような場合には、シリコン窒化膜４の
全面に異方性エッチングを施した際にピンホールの空洞
部分が露出するおそれがある。その状態でビットライン
コンタクト部を形成すると、従来のＤＲＡＭと同様にピ
ンホール１１とゲート電極２との間に位置するシリコン
窒化膜４ａが極所的に薄くなっている部分において電界
が生じて、ビットラインコンタクト部２０を介してゲー
ト電極２とビットライン２１との電気的な短絡が起こる
ことが想定される。
全面に異方性エッチングを施した際にピンホールの空洞
部分が露出するおそれがある。その状態でビットライン
コンタクト部を形成すると、従来のＤＲＡＭと同様にピ
ンホール１１とゲート電極２との間に位置するシリコン
窒化膜４ａが極所的に薄くなっている部分において電界
が生じて、ビットラインコンタクト部２０を介してゲー
ト電極２とビットライン２１との電気的な短絡が起こる
ことが想定される。
【００６５】これに対して、上述した方法では、サイド
ウォール絶縁膜としてのシリコン窒化膜４ａを形成した
後にシリコン窒化膜４ａに熱酸化処理を施すことで、図
１７に示すよう、シリコン窒化膜４ａに残存するピンホ
ール１１内に確実にシリコン熱酸化膜５ａが形成され
て、シリコン熱酸化膜によって埋め込まれていないピン
ホールが露出するようなことがなくなる。
ウォール絶縁膜としてのシリコン窒化膜４ａを形成した
後にシリコン窒化膜４ａに熱酸化処理を施すことで、図
１７に示すよう、シリコン窒化膜４ａに残存するピンホ
ール１１内に確実にシリコン熱酸化膜５ａが形成され
て、シリコン熱酸化膜によって埋め込まれていないピン
ホールが露出するようなことがなくなる。
【００６６】その結果、ゲート電極２とビットライン２
１との電気的な短絡を確実に防止することができる。
１との電気的な短絡を確実に防止することができる。
【００６７】実施の形態３
本発明の実施の形態３に係るＤＲＡＭの製造方法とその
方法によって得られる半導体装置について説明する。前
述した図１０および図１１に示す工程と同様の工程を経
た後、図１８に示すように、シリコン窒化膜４ａ、３を
覆うように、たとえばＣＶＤ法により半導体基板１上に
さらにシリコン窒化膜２４を形成する。
方法によって得られる半導体装置について説明する。前
述した図１０および図１１に示す工程と同様の工程を経
た後、図１８に示すように、シリコン窒化膜４ａ、３を
覆うように、たとえばＣＶＤ法により半導体基板１上に
さらにシリコン窒化膜２４を形成する。
【００６８】次に、図１９に示すように、そのシリコン
窒化膜２４の全面に異方性エッチングを施すことによ
り、シリコン窒化膜４ａの表面上にサイドウォール絶縁
膜としてのシリコン窒化膜２４ａをさらに形成する。
窒化膜２４の全面に異方性エッチングを施すことによ
り、シリコン窒化膜４ａの表面上にサイドウォール絶縁
膜としてのシリコン窒化膜２４ａをさらに形成する。
【００６９】その後、前述した図４〜図７に示す工程と
同様の処理を施すことにより、図２０に示すように、ビ
ットラインコンタクト部２０およびビットライン２１を
形成する。これにより、メモリセルにおけるトランジス
タの主要部分が形成される。
同様の処理を施すことにより、図２０に示すように、ビ
ットラインコンタクト部２０およびビットライン２１を
形成する。これにより、メモリセルにおけるトランジス
タの主要部分が形成される。
【００７０】上述したＤＲＡＭの製造方法では、図１８
に示すように、シリコン窒化膜４ａを形成した後にその
シリコン窒化膜４ａを覆うように、さらにシリコン窒化
膜２４が形成される。
に示すように、シリコン窒化膜４ａを形成した後にその
シリコン窒化膜４ａを覆うように、さらにシリコン窒化
膜２４が形成される。
【００７１】これにより、図２１に示すように、本半導
体装置ではシリコン窒化膜４を形成する際に生じたピン
ホールがサイドウォール絶縁膜としてのシリコン窒化膜
４ａにピンホール１１ａとして残存していても、シリコ
ン窒化膜２４を形成することで、そのピンホール１１ａ
が塞がれることになる。
体装置ではシリコン窒化膜４を形成する際に生じたピン
ホールがサイドウォール絶縁膜としてのシリコン窒化膜
４ａにピンホール１１ａとして残存していても、シリコ
ン窒化膜２４を形成することで、そのピンホール１１ａ
が塞がれることになる。
【００７２】また、シリコン窒化膜２４を形成する際に
生じたピンホール１１ｂとシリコン窒化膜４ａに残存す
るピンホール１１ａとが繋がることもなく、比較的大き
なピンホールが形成されるのを防止することができる。
生じたピンホール１１ｂとシリコン窒化膜４ａに残存す
るピンホール１１ａとが繋がることもなく、比較的大き
なピンホールが形成されるのを防止することができる。
【００７３】これにより、図２２に示すように、ゲート
電極２の近傍のシリコン窒化膜４ａの部分からビットラ
インコンタクト部２０の近傍のシリコン窒化膜２４ａの
部分にまで到達するようなピンホールが形成されること
がなくなり、ゲート電極２とビットラインコンタクト部
２０との間をピンホールが貫通するのを防止することが
できる。
電極２の近傍のシリコン窒化膜４ａの部分からビットラ
インコンタクト部２０の近傍のシリコン窒化膜２４ａの
部分にまで到達するようなピンホールが形成されること
がなくなり、ゲート電極２とビットラインコンタクト部
２０との間をピンホールが貫通するのを防止することが
できる。
【００７４】その結果、ビットラインコンタクト部２０
を介してゲート電極２とビットライン２１との電気的な
短絡を抑制することができ、所望の動作を確実に行うこ
とのできるＤＲＡＭが得られる。
を介してゲート電極２とビットライン２１との電気的な
短絡を抑制することができ、所望の動作を確実に行うこ
とのできるＤＲＡＭが得られる。
【００７５】実施の形態４
本発明の実施の形態４に係るＤＲＡＭの製造方法とその
方法によって得られる半導体装置について説明する。前
述した図１に示す工程と同様の工程を経て、図２３に示
すように、ゲート電極２等を覆うように半導体基板１上
にシリコン窒化膜４を形成する。
方法によって得られる半導体装置について説明する。前
述した図１に示す工程と同様の工程を経て、図２３に示
すように、ゲート電極２等を覆うように半導体基板１上
にシリコン窒化膜４を形成する。
【００７６】次に、図２４に示すように、シリコン窒化
膜４の全面に異方性エッチングを施すことにより、ゲー
ト電極２およびシリコン窒化膜３の側面上にサイドウォ
ール絶縁膜としてのシリコン窒化膜４ａを形成する。
膜４の全面に異方性エッチングを施すことにより、ゲー
ト電極２およびシリコン窒化膜３の側面上にサイドウォ
ール絶縁膜としてのシリコン窒化膜４ａを形成する。
【００７７】その後、図２５に示すように、シリコン窒
化膜４ａ、３およびゲート電極２を覆うように、半導体
基板１上にシリコン窒化膜４ａ、３とはエッチング特性
の異なるたとえばＢＰＴＥＯＳ膜などのシリコン酸化膜
６を形成する。そのシリコン酸化膜６上に所定のレジス
トパターン７を形成する。
化膜４ａ、３およびゲート電極２を覆うように、半導体
基板１上にシリコン窒化膜４ａ、３とはエッチング特性
の異なるたとえばＢＰＴＥＯＳ膜などのシリコン酸化膜
６を形成する。そのシリコン酸化膜６上に所定のレジス
トパターン７を形成する。
【００７８】次に、図２６に示すように、そのレジスト
パターン７をマスクとしてシリコン酸化膜６に異方性エ
ッチングを施すことにより、シリコン基板１の表面を露
出するコンタクトホール８を形成する。その後、レジス
トパターン７を除去する。
パターン７をマスクとしてシリコン酸化膜６に異方性エ
ッチングを施すことにより、シリコン基板１の表面を露
出するコンタクトホール８を形成する。その後、レジス
トパターン７を除去する。
【００７９】次に、図２７に示すように、熱酸化処理を
施すことにより、コンタクトホール８内の表面を含むシ
リコン酸化膜６の表面およびシリコン窒化膜４ａの表面
にシリコン熱酸化膜９を形成する。このとき、後述する
ように露出したシリコン窒化膜４ａにピンホールが残存
するような場合には、そのピンホール内も酸化されてシ
リコン熱酸化膜により埋め込まれることになる。
施すことにより、コンタクトホール８内の表面を含むシ
リコン酸化膜６の表面およびシリコン窒化膜４ａの表面
にシリコン熱酸化膜９を形成する。このとき、後述する
ように露出したシリコン窒化膜４ａにピンホールが残存
するような場合には、そのピンホール内も酸化されてシ
リコン熱酸化膜により埋め込まれることになる。
【００８０】次に、図２８に示すように、シリコン窒化
膜４ａ等の表面に形成されたシリコン熱酸化膜９を、た
とえばウエットエッチングを施すことにより除去して、
コンタクトホールの８の底に位置する半導体基板１の領
域の表面を露出する。
膜４ａ等の表面に形成されたシリコン熱酸化膜９を、た
とえばウエットエッチングを施すことにより除去して、
コンタクトホールの８の底に位置する半導体基板１の領
域の表面を露出する。
【００８１】その後、前述した図６および図７に示す工
程と同様の処理を施すことにより、ビットラインコンタ
クト部２０およびビットライン２１を形成する。これに
より、図２９に示すように、メモリセルにおけるトラン
ジスタの主要部分が形成される。
程と同様の処理を施すことにより、ビットラインコンタ
クト部２０およびビットライン２１を形成する。これに
より、図２９に示すように、メモリセルにおけるトラン
ジスタの主要部分が形成される。
【００８２】上述したＤＲＡＭの製造方法では、図３０
に示すように、シリコン窒化膜４を形成する際にシリコ
ン窒化膜４中にピンホールが生じたとしても、コンタク
トホール８を形成した後に熱酸化処理を施すことによっ
て、露出したシリコン窒化膜４ａに残存するピンホール
１１内がシリコン熱酸化膜９ａによって埋め込まれるこ
とになる。また、シリコン熱酸化膜９を除去する際に、
ピンホール１１内に形成されたシリコン熱酸化膜９ａが
除去されることもない。
に示すように、シリコン窒化膜４を形成する際にシリコ
ン窒化膜４中にピンホールが生じたとしても、コンタク
トホール８を形成した後に熱酸化処理を施すことによっ
て、露出したシリコン窒化膜４ａに残存するピンホール
１１内がシリコン熱酸化膜９ａによって埋め込まれるこ
とになる。また、シリコン熱酸化膜９を除去する際に、
ピンホール１１内に形成されたシリコン熱酸化膜９ａが
除去されることもない。
【００８３】これにより、図３１に示すように、ピンホ
ール１１内がシリコン熱酸化膜９ａによって埋め込まれ
ていることで、すでに説明したように、ピンホール１１
部分近傍において電界が発生することが抑制される。そ
の結果、ビットラインコンタクト部２０を介してゲート
電極２とビットライン２１との電気的な短絡を抑制する
ことができ、所望の動作を確実に行うことのできるＤＲ
ＡＭが得られる。
ール１１内がシリコン熱酸化膜９ａによって埋め込まれ
ていることで、すでに説明したように、ピンホール１１
部分近傍において電界が発生することが抑制される。そ
の結果、ビットラインコンタクト部２０を介してゲート
電極２とビットライン２１との電気的な短絡を抑制する
ことができ、所望の動作を確実に行うことのできるＤＲ
ＡＭが得られる。
【００８４】なお、この実施の形態では図２８に示す工
程においてシリコン熱酸化膜９をウエットエッチングに
より除去する場合について説明したが、図３２に示すよ
うに、異方性エッチングを施すことによってコンタクト
ホール８の底に半導体基板１の表面を露出させてもよ
い。
程においてシリコン熱酸化膜９をウエットエッチングに
より除去する場合について説明したが、図３２に示すよ
うに、異方性エッチングを施すことによってコンタクト
ホール８の底に半導体基板１の表面を露出させてもよ
い。
【００８５】この場合には、シリコン熱酸化膜９のうち
半導体基板の表面上やシリコン酸化膜６の上面上に位置
するシリコン熱酸化膜９の部分が除去されて、シリコン
窒化膜４ａの表面上やシリコン酸化膜６の側面上に位置
するシリコン熱酸化膜９は、あまり除去されず残ること
になる。
半導体基板の表面上やシリコン酸化膜６の上面上に位置
するシリコン熱酸化膜９の部分が除去されて、シリコン
窒化膜４ａの表面上やシリコン酸化膜６の側面上に位置
するシリコン熱酸化膜９は、あまり除去されず残ること
になる。
【００８６】これにより、ビットラインコンタクト部２
０とシリコン窒化膜４ａとの間にシリコン熱酸化膜９が
介在することになり、ビットラインコンタクト部２０と
ゲート電極２との絶縁耐性を向上することができる。
０とシリコン窒化膜４ａとの間にシリコン熱酸化膜９が
介在することになり、ビットラインコンタクト部２０と
ゲート電極２との絶縁耐性を向上することができる。
【００８７】実施の形態５
本発明の実施の形態５に係るＤＲＡＭの製造方法とその
方法によって得られる半導体装置について説明する。こ
こでは、実施の形態２において説明したシリコン窒化膜
に熱酸化処理を施す方法と、実施の形態３において説明
したシリコン窒化膜を２層形成する方法とを組み合わせ
た方法について説明する。
方法によって得られる半導体装置について説明する。こ
こでは、実施の形態２において説明したシリコン窒化膜
に熱酸化処理を施す方法と、実施の形態３において説明
したシリコン窒化膜を２層形成する方法とを組み合わせ
た方法について説明する。
【００８８】まず、前述した図１９に示す工程の後、図
３３に示すように、熱酸化処理を施すことによりシリコ
ン窒化膜２４ａ、３等の表面にシリコン熱酸化膜５を形
成する。
３３に示すように、熱酸化処理を施すことによりシリコ
ン窒化膜２４ａ、３等の表面にシリコン熱酸化膜５を形
成する。
【００８９】その後、前述した図４〜図７に示す工程と
同様の処理を施すことにより、図３４に示すように、ビ
ットラインコンタクト部２０およびビットライン２１を
形成する。これにより、メモリセルにおけるトランジス
タの主要部分が形成される。
同様の処理を施すことにより、図３４に示すように、ビ
ットラインコンタクト部２０およびビットライン２１を
形成する。これにより、メモリセルにおけるトランジス
タの主要部分が形成される。
【００９０】上述したＤＲＡＭの製造方法では、図３３
に示すように、シリコン窒化膜４ａ上にさらにシリコン
窒化膜２４ａが形成される。これにより、シリコン窒化
膜４を形成する際に生じたピンホールがサイドウォール
絶縁膜としてのシリコン窒化膜４ａにピンホール１１ａ
として残存していても、シリコン窒化膜２４ａを形成す
ることで、そのピンホール１１ａが塞がれることにな
る。
に示すように、シリコン窒化膜４ａ上にさらにシリコン
窒化膜２４ａが形成される。これにより、シリコン窒化
膜４を形成する際に生じたピンホールがサイドウォール
絶縁膜としてのシリコン窒化膜４ａにピンホール１１ａ
として残存していても、シリコン窒化膜２４ａを形成す
ることで、そのピンホール１１ａが塞がれることにな
る。
【００９１】そして、シリコン窒化膜２４ａを形成する
際に生じたピンホールがピンホール１１ｂとして残存し
ていても、シリコン窒化膜２４ａが形成された後に熱酸
化処理が施されることによりピンホール１１ｂ内にシリ
コン熱酸化膜５ｂが形成され、ピンホール１１ａ内にも
シリコン熱酸化膜５ａが形成されることになる。
際に生じたピンホールがピンホール１１ｂとして残存し
ていても、シリコン窒化膜２４ａが形成された後に熱酸
化処理が施されることによりピンホール１１ｂ内にシリ
コン熱酸化膜５ｂが形成され、ピンホール１１ａ内にも
シリコン熱酸化膜５ａが形成されることになる。
【００９２】また、コンタクトホール内に露出したシリ
コン熱酸化膜５を、たとえばウエットエッチングにより
除去する際に、ピンホール１１ｂ内に形成されたシリコ
ン熱酸化膜５ａが除去されることもない。さらに、シリ
コン熱酸化膜５を除去することで、半導体基板１とビッ
トラインコンタクト部２０とのコンタクト抵抗も低減す
ることができる。
コン熱酸化膜５を、たとえばウエットエッチングにより
除去する際に、ピンホール１１ｂ内に形成されたシリコ
ン熱酸化膜５ａが除去されることもない。さらに、シリ
コン熱酸化膜５を除去することで、半導体基板１とビッ
トラインコンタクト部２０とのコンタクト抵抗も低減す
ることができる。
【００９３】以上により、ビットラインコンタクト部２
０とゲート電極２との絶縁耐性が向上し、ビットライン
コンタクト部２０を介してゲート電極２とビットライン
２１との電気的な短絡を確実に抑制することができ、所
望の動作を確実に行うことのできるＤＲＡＭが得られ
る。
０とゲート電極２との絶縁耐性が向上し、ビットライン
コンタクト部２０を介してゲート電極２とビットライン
２１との電気的な短絡を確実に抑制することができ、所
望の動作を確実に行うことのできるＤＲＡＭが得られ
る。
【００９４】実施の形態６
本発明の実施の形態６に係るＤＲＡＭの製造方法とその
方法によって得られる半導体装置について説明する。こ
こでは、実施の形態３において説明したシリコン窒化膜
を２層形成する方法と実施の形態４において説明したビ
ットラインコンタクトホール開口後にシリコン窒化膜に
熱酸化処理を施す方法とを組み合わせた方法について説
明する。
方法によって得られる半導体装置について説明する。こ
こでは、実施の形態３において説明したシリコン窒化膜
を２層形成する方法と実施の形態４において説明したビ
ットラインコンタクトホール開口後にシリコン窒化膜に
熱酸化処理を施す方法とを組み合わせた方法について説
明する。
【００９５】まず、前述した図１８および図１９に示す
工程を経て、図２０に示す工程においてシリコン酸化膜
６にコンタクトホール８を形成した後、熱酸化処理を施
すことにより、図３５に示すように、コンタクトホール
８内の表面を含むシリコン酸化膜６の表面およびシリコ
ン窒化膜２４ａの表面に熱酸化膜９を形成する。
工程を経て、図２０に示す工程においてシリコン酸化膜
６にコンタクトホール８を形成した後、熱酸化処理を施
すことにより、図３５に示すように、コンタクトホール
８内の表面を含むシリコン酸化膜６の表面およびシリコ
ン窒化膜２４ａの表面に熱酸化膜９を形成する。
【００９６】次に、図３６に示すように、熱酸化膜９の
全面に異方性エッチングを施すことにより、コンタクト
ホール８の底面に半導体基板１の表面を露出する。その
後、ビットラインコンタクト部２０およびビットライン
２１を形成する。これにより、メモリセルにおけるトラ
ンジスタの主要部分が形成される。
全面に異方性エッチングを施すことにより、コンタクト
ホール８の底面に半導体基板１の表面を露出する。その
後、ビットラインコンタクト部２０およびビットライン
２１を形成する。これにより、メモリセルにおけるトラ
ンジスタの主要部分が形成される。
【００９７】上述したＤＲＡＭの製造方法では、図３５
に示すように、シリコン窒化膜４ａ上にさらにシリコン
窒化膜２４ａが形成される。これにより、シリコン窒化
膜４を形成する際に生じたピンホールがサイドウォール
絶縁膜としてのシリコン窒化膜４ａにピンホール１１ａ
として残存していても、シリコン窒化膜２４ａを形成す
ることで、そのピンホール１１ａが塞がれることにな
る。
に示すように、シリコン窒化膜４ａ上にさらにシリコン
窒化膜２４ａが形成される。これにより、シリコン窒化
膜４を形成する際に生じたピンホールがサイドウォール
絶縁膜としてのシリコン窒化膜４ａにピンホール１１ａ
として残存していても、シリコン窒化膜２４ａを形成す
ることで、そのピンホール１１ａが塞がれることにな
る。
【００９８】そして、シリコン窒化膜２４ａを形成する
際に生じたピンホールがピンホール１１ｂとして残存し
ていても、コンタクトホール８が形成された後にシリコ
ン窒化膜２４ａ等に熱酸化処理が施されることによりピ
ンホール１１ｂ内にシリコン熱酸化膜５ｂが形成され、
ピンホール１１ａ内にもシリコン熱酸化膜５ａが形成さ
れることになる。
際に生じたピンホールがピンホール１１ｂとして残存し
ていても、コンタクトホール８が形成された後にシリコ
ン窒化膜２４ａ等に熱酸化処理が施されることによりピ
ンホール１１ｂ内にシリコン熱酸化膜５ｂが形成され、
ピンホール１１ａ内にもシリコン熱酸化膜５ａが形成さ
れることになる。
【００９９】また、コンタクトホール８内に形成された
シリコン熱酸化膜９に異方性エッチングを施してコンタ
クトホール８の底面に半導体基板１を露出することで、
シリコン窒化膜２４ａの表面にはシリコン熱酸化膜９の
一部９ａが残ることになる。
シリコン熱酸化膜９に異方性エッチングを施してコンタ
クトホール８の底面に半導体基板１を露出することで、
シリコン窒化膜２４ａの表面にはシリコン熱酸化膜９の
一部９ａが残ることになる。
【０１００】以上により、ビットラインコンタクト部２
０とゲート電極２との絶縁耐性が向上し、ビットライン
コンタクト部２０を介してゲート電極２とビットライン
２１との電気的な短絡を確実に抑制することができ、所
望の動作を確実に行うことのできるＤＲＡＭが得られ
る。
０とゲート電極２との絶縁耐性が向上し、ビットライン
コンタクト部２０を介してゲート電極２とビットライン
２１との電気的な短絡を確実に抑制することができ、所
望の動作を確実に行うことのできるＤＲＡＭが得られ
る。
【０１０１】一般にＤＲＡＭにおいては、通常の検査で
はスクリーニングすることができない不良をあらかじめ
検出するために、加速評価（Burn-in）が行われる。こ
の加速評価において不良が認められて、そのＤＲＡＭに
対して不良解析を行っても、その不良を特定することが
できないことがある。特に、このゲート電極とビットラ
インコンタクト部間の電気的な短絡は、実デバイスにお
いて発見することが困難な不良モードとされている。
はスクリーニングすることができない不良をあらかじめ
検出するために、加速評価（Burn-in）が行われる。こ
の加速評価において不良が認められて、そのＤＲＡＭに
対して不良解析を行っても、その不良を特定することが
できないことがある。特に、このゲート電極とビットラ
インコンタクト部間の電気的な短絡は、実デバイスにお
いて発見することが困難な不良モードとされている。
【０１０２】各実施の形態においてそれぞれ説明したよ
うに、本半導体装置の製造方法ではその不良の原因と考
えられているピンホールに起因する電気的な短絡を効果
的に阻止することができる。
うに、本半導体装置の製造方法ではその不良の原因と考
えられているピンホールに起因する電気的な短絡を効果
的に阻止することができる。
【０１０３】なお、上記各実施の形態においては、半導
体装置としてＤＲＡＭを例に挙げて説明した。ゲート電
極のような一導電部とこの一導電部を覆う所定の絶縁
膜、その所定の絶縁膜を覆う層間絶縁膜を有し、その層
間絶縁膜に対して少なくとも所定の絶縁膜と平面的にオ
ーバラップするように形成されたコンタクト部のような
他の導電部を備えた半導体装置であれば、ＤＲＡＭに限
られず、たとえばＳＲＡＭのような半導体装置であって
もよい。
体装置としてＤＲＡＭを例に挙げて説明した。ゲート電
極のような一導電部とこの一導電部を覆う所定の絶縁
膜、その所定の絶縁膜を覆う層間絶縁膜を有し、その層
間絶縁膜に対して少なくとも所定の絶縁膜と平面的にオ
ーバラップするように形成されたコンタクト部のような
他の導電部を備えた半導体装置であれば、ＤＲＡＭに限
られず、たとえばＳＲＡＭのような半導体装置であって
もよい。
【０１０４】今回開示された実施の形態はすべての点で
例示であって、制限的なものではないと考えられるべき
である。本発明は上記の説明ではなくて特許請求の範囲
によって示され、特許請求の範囲と均等の意味および範
囲内でのすべての変更が含まれることが意図される。
例示であって、制限的なものではないと考えられるべき
である。本発明は上記の説明ではなくて特許請求の範囲
によって示され、特許請求の範囲と均等の意味および範
囲内でのすべての変更が含まれることが意図される。
【０１０５】
【発明の効果】本発明の１つの局面における半導体装置
によれば、第１絶縁膜に第１導電部と第２導電部との間
を空洞が実質的に貫通するのを防止するための処理が施
されている。これにより、たとえば第１絶縁膜を形成す
る際に生じるピンホールが第１導電部と第２導電部との
間を貫通するようなことが防止されて、第１導電部と第
２導電部との電気的な短絡を阻止することになる。その
結果、半導体装置の電気的な動作が安定する。
によれば、第１絶縁膜に第１導電部と第２導電部との間
を空洞が実質的に貫通するのを防止するための処理が施
されている。これにより、たとえば第１絶縁膜を形成す
る際に生じるピンホールが第１導電部と第２導電部との
間を貫通するようなことが防止されて、第１導電部と第
２導電部との電気的な短絡を阻止することになる。その
結果、半導体装置の電気的な動作が安定する。
【０１０６】好ましくは、第１絶縁膜は少なくとも２層
からなることで、この場合には、第１絶縁膜のうち１層
目の層に生じたピンホールは２層目の層によって覆われ
ることになる。これにより、第１導電部の近傍の第１絶
縁膜の部分から第２導電部の近傍の第１絶縁膜の部分に
まで到達するような比較的大きなピンホールの形成が抑
制されて、第１導電部と第２導電部との電気的な短絡を
効果的に阻止することができる。
からなることで、この場合には、第１絶縁膜のうち１層
目の層に生じたピンホールは２層目の層によって覆われ
ることになる。これにより、第１導電部の近傍の第１絶
縁膜の部分から第２導電部の近傍の第１絶縁膜の部分に
まで到達するような比較的大きなピンホールの形成が抑
制されて、第１導電部と第２導電部との電気的な短絡を
効果的に阻止することができる。
【０１０７】また好ましくは、第１絶縁膜に熱酸化処理
を施すことにより形成された熱酸化部を含んでいること
により、第１導電部と第２導電部との間に熱酸化部が位
置することになり第１導電部と第２導電部との絶縁耐性
が向上して、両者の電気的な短絡を確実に阻止すること
ができる。
を施すことにより形成された熱酸化部を含んでいること
により、第１導電部と第２導電部との間に熱酸化部が位
置することになり第１導電部と第２導電部との絶縁耐性
が向上して、両者の電気的な短絡を確実に阻止すること
ができる。
【０１０８】さらに好ましくは、第１絶縁膜にピンホー
ルが存在する場合に、熱酸化部はそのピンホール内に形
成されていることで、この場合には、たとえばピンホー
ルと第１導電部との間に位置する第１絶縁膜が極所的に
薄くなっている部分ができても、ピンホール内が熱酸化
部によって充填されていることで、ピンホール部分近傍
において電界が発生することが抑制される。
ルが存在する場合に、熱酸化部はそのピンホール内に形
成されていることで、この場合には、たとえばピンホー
ルと第１導電部との間に位置する第１絶縁膜が極所的に
薄くなっている部分ができても、ピンホール内が熱酸化
部によって充填されていることで、ピンホール部分近傍
において電界が発生することが抑制される。
【０１０９】また好ましくは、熱酸化部は、第１絶縁膜
の表面に位置する表面熱酸化部を含んでいることによ
り、第１導電部と第２導電部との間には第１絶縁膜に加
えて表面熱酸化部が位置することになり、第１導電部と
第２導電部との絶縁耐性がさらに向上して、両者の電気
的な短絡をより確実に阻止することができる。
の表面に位置する表面熱酸化部を含んでいることによ
り、第１導電部と第２導電部との間には第１絶縁膜に加
えて表面熱酸化部が位置することになり、第１導電部と
第２導電部との絶縁耐性がさらに向上して、両者の電気
的な短絡をより確実に阻止することができる。
【０１１０】好ましくは、第１導電部はゲート電極を含
み、第２導電部はビットラインコンタクト部を含んでい
ることで、この場合には、たとえばＤＲＡＭなどのメモ
リ素子を有する半導体装置の電気的動作の安定性が向上
する。
み、第２導電部はビットラインコンタクト部を含んでい
ることで、この場合には、たとえばＤＲＡＭなどのメモ
リ素子を有する半導体装置の電気的動作の安定性が向上
する。
【０１１１】より具体的な膜種として、第１絶縁膜はシ
リコン窒化膜であり、第２絶縁膜はシリコン酸化膜であ
ることで、この場合には、シリコン窒化膜を実質的にエ
ッチングすることなくシリコン酸化膜だけをエッチング
することができ、自己整合的に容易に開口部を形成する
ことができる。
リコン窒化膜であり、第２絶縁膜はシリコン酸化膜であ
ることで、この場合には、シリコン窒化膜を実質的にエ
ッチングすることなくシリコン酸化膜だけをエッチング
することができ、自己整合的に容易に開口部を形成する
ことができる。
【０１１２】本発明の他の局面における半導体装置の製
造方法によれば、第１絶縁膜を形成する工程において、
第１絶縁膜に第１導電部と第２導電部との間を空洞が実
質的に貫通するのを防止する所定の処理が施される。こ
れにより、たとえば第１絶縁膜を形成する際に生じるピ
ンホールが第１導電部と第２導電部との間を貫通するよ
うなことが防止されて、第１導電部と第２導電部との電
気的な短絡を阻止することになる。その結果、電気的動
作の安定性の高い半導体装置が得られる。
造方法によれば、第１絶縁膜を形成する工程において、
第１絶縁膜に第１導電部と第２導電部との間を空洞が実
質的に貫通するのを防止する所定の処理が施される。こ
れにより、たとえば第１絶縁膜を形成する際に生じるピ
ンホールが第１導電部と第２導電部との間を貫通するよ
うなことが防止されて、第１導電部と第２導電部との電
気的な短絡を阻止することになる。その結果、電気的動
作の安定性の高い半導体装置が得られる。
【０１１３】好ましくは、第１絶縁膜を形成する工程
は、所定の処理として第１絶縁膜を少なくとも２層形成
する工程を含んでいることにより、仮に第１絶縁膜のう
ち１層目の層にピンホールが生じたとしても、そのピン
ホールは２層目の層によって覆われることになる。これ
により、第１導電部の近傍の第１絶縁膜の部分から第２
導電部の近傍の第１絶縁膜の部分にまで到達するような
比較的大きなピンホールの形成が抑制されて、第１導電
部と第２導電部との電気的な短絡を効果的に阻止するこ
とができる。
は、所定の処理として第１絶縁膜を少なくとも２層形成
する工程を含んでいることにより、仮に第１絶縁膜のう
ち１層目の層にピンホールが生じたとしても、そのピン
ホールは２層目の層によって覆われることになる。これ
により、第１導電部の近傍の第１絶縁膜の部分から第２
導電部の近傍の第１絶縁膜の部分にまで到達するような
比較的大きなピンホールの形成が抑制されて、第１導電
部と第２導電部との電気的な短絡を効果的に阻止するこ
とができる。
【０１１４】また好ましくは、第１絶縁膜を形成する工
程は、所定の処理として第１絶縁膜に熱酸化処理を施す
ことにより熱酸化部を形成する工程を含んでいることに
より、第１導電部と第２導電部との間に熱酸化部が形成
されて第１導電部と第２導電部との絶縁耐性が向上し、
両者の電気的な短絡を確実に阻止することができる。
程は、所定の処理として第１絶縁膜に熱酸化処理を施す
ことにより熱酸化部を形成する工程を含んでいることに
より、第１導電部と第２導電部との間に熱酸化部が形成
されて第１導電部と第２導電部との絶縁耐性が向上し、
両者の電気的な短絡を確実に阻止することができる。
【０１１５】さらに好ましくは、その熱酸化部を形成す
る工程は、第１絶縁膜を形成する際に第１絶縁膜中にピ
ンホールが生じた場合に、そのピンホール内に熱酸化部
を形成する工程を含んでいることにより、たとえばピン
ホールと第１導電部との間に位置する第１絶縁膜が極所
的に薄くなっている部分ができても、ピンホール内に熱
酸化部が形成されることで、ピンホール部分近傍におい
て電界が発生することが抑制される。
る工程は、第１絶縁膜を形成する際に第１絶縁膜中にピ
ンホールが生じた場合に、そのピンホール内に熱酸化部
を形成する工程を含んでいることにより、たとえばピン
ホールと第１導電部との間に位置する第１絶縁膜が極所
的に薄くなっている部分ができても、ピンホール内に熱
酸化部が形成されることで、ピンホール部分近傍におい
て電界が発生することが抑制される。
【０１１６】また好ましくは、熱酸化部を形成する工程
は、第１絶縁膜の表面に熱酸化部を形成する工程を含ん
でいることにより、第１導電部と第２導電部との間には
第１絶縁膜に加えて表面熱酸化部が形成されて第１導電
部と第２導電部との絶縁耐性がさらに向上し、両者の電
気的な短絡をより確実に阻止することができる。
は、第１絶縁膜の表面に熱酸化部を形成する工程を含ん
でいることにより、第１導電部と第２導電部との間には
第１絶縁膜に加えて表面熱酸化部が形成されて第１導電
部と第２導電部との絶縁耐性がさらに向上し、両者の電
気的な短絡をより確実に阻止することができる。
【０１１７】さらに好ましくは、熱酸化部を形成する工
程の後、表面酸化部を除去する工程を含んでいる。
程の後、表面酸化部を除去する工程を含んでいる。
【０１１８】熱酸化部を形成する際には、たとえば開口
部の底に露出した半導体基板の表面にも表面酸化部が形
成される。このような半導体基板の表面に形成された表
面酸化部を除去することで、第２導電部と半導体基板と
の所定の電気的な接触が可能になる。また、表面酸化部
をたとえばウエットエッチングにより除去する際に、ピ
ンホールに形成された熱酸化部が除去されることもない
ので、第１導電部と第２導電部との電気的な短絡を防止
する効果も低下しない。
部の底に露出した半導体基板の表面にも表面酸化部が形
成される。このような半導体基板の表面に形成された表
面酸化部を除去することで、第２導電部と半導体基板と
の所定の電気的な接触が可能になる。また、表面酸化部
をたとえばウエットエッチングにより除去する際に、ピ
ンホールに形成された熱酸化部が除去されることもない
ので、第１導電部と第２導電部との電気的な短絡を防止
する効果も低下しない。
【０１１９】好ましくは、第１導電部を形成する工程は
ゲート電極を形成する工程を含み、第２導電部を形成す
る工程は、ビットラインコンタクト部を形成する工程を
含んでいることにより、たとえばＤＲＡＭなどのメモリ
素子を有する半導体装置の電気的動作の安定性が向上す
る。
ゲート電極を形成する工程を含み、第２導電部を形成す
る工程は、ビットラインコンタクト部を形成する工程を
含んでいることにより、たとえばＤＲＡＭなどのメモリ
素子を有する半導体装置の電気的動作の安定性が向上す
る。
【０１２０】具体的な膜種として、第１絶縁膜はシリコ
ン窒化膜であり、第２絶縁膜はシリコン酸化膜であるこ
とが好ましく、これにより、シリコン窒化膜を実質的に
エッチングすることなくシリコン酸化膜だけをエッチン
グすることができ、自己整合的に容易に開口部を形成す
ることができる。
ン窒化膜であり、第２絶縁膜はシリコン酸化膜であるこ
とが好ましく、これにより、シリコン窒化膜を実質的に
エッチングすることなくシリコン酸化膜だけをエッチン
グすることができ、自己整合的に容易に開口部を形成す
ることができる。
【図１】 本発明の実施の形態１に係る半導体装置の製
造方法の一工程を示す断面図である。
造方法の一工程を示す断面図である。
【図２】 同実施の形態において、図１に示す工程の後
に行われる工程を示す断面図である。
に行われる工程を示す断面図である。
【図３】 同実施の形態において、図２に示す工程の後
に行われる工程を示す断面図である。
に行われる工程を示す断面図である。
【図４】 同実施の形態において、図３に示す工程の後
に行われる工程を示す断面図である。
に行われる工程を示す断面図である。
【図５】 同実施の形態において、図４に示す工程の後
に行われる工程を示す断面図である。
に行われる工程を示す断面図である。
【図６】 同実施の形態において、図５に示す工程の後
に行われる工程を示す断面図である。
に行われる工程を示す断面図である。
【図７】 同実施の形態において、図６に示す工程の後
に行われる工程を示す断面図である。
に行われる工程を示す断面図である。
【図８】 同実施の形態において、絶縁耐性の向上を説
明するための一工程を示す断面図である。
明するための一工程を示す断面図である。
【図９】 同実施の形態において、絶縁耐性の向上を説
明するための図８に示す工程の後に行われる工程を示す
断面図である。
明するための図８に示す工程の後に行われる工程を示す
断面図である。
【図１０】 本発明の実施の形態２に係る半導体装置の
製造方法の一工程を示す断面図である。
製造方法の一工程を示す断面図である。
【図１１】 同実施の形態において、図１０に示す工程
の後に行われる工程を示す断面図である。
の後に行われる工程を示す断面図である。
【図１２】 同実施の形態において、図１１に示す工程
の後に行われる工程を示す断面図である。
の後に行われる工程を示す断面図である。
【図１３】 同実施の形態において、図１２に示す工程
の後に行われる工程を示す断面図である。
の後に行われる工程を示す断面図である。
【図１４】 同実施の形態において、図１３に示す工程
の後に行われる工程を示す断面図である。
の後に行われる工程を示す断面図である。
【図１５】 同実施の形態において、図１４に示す工程
の後に行われる工程を示す断面図である。
の後に行われる工程を示す断面図である。
【図１６】 同実施の形態において、絶縁耐性の向上を
説明するための一工程を示す断面図である。
説明するための一工程を示す断面図である。
【図１７】 同実施の形態において、絶縁耐性の向上を
説明するための図１６に示す工程の後に行われる工程を
示す断面図である。
説明するための図１６に示す工程の後に行われる工程を
示す断面図である。
【図１８】 本発明の実施の形態３に係る半導体装置の
製造方法の一工程を示す断面図である。
製造方法の一工程を示す断面図である。
【図１９】 同実施の形態において、図１８に示す工程
の後に行われる工程を示す断面図である。
の後に行われる工程を示す断面図である。
【図２０】 同実施の形態において、図１９に示す工程
の後に行われる工程を示す断面図である。
の後に行われる工程を示す断面図である。
【図２１】 同実施の形態において、絶縁耐性の向上を
説明するための一工程を示す断面図である。
説明するための一工程を示す断面図である。
【図２２】 同実施の形態において、絶縁耐性の向上を
説明するための図２１に示す工程の後に行われる工程を
示す断面図である。
説明するための図２１に示す工程の後に行われる工程を
示す断面図である。
【図２３】 本発明の実施の形態４に係る半導体装置の
製造方法の一工程を示す断面図である。
製造方法の一工程を示す断面図である。
【図２４】 同実施の形態において、図２３に示す工程
の後に行われる工程を示す断面図である。
の後に行われる工程を示す断面図である。
【図２５】 同実施の形態において、図２４に示す工程
の後に行われる工程を示す断面図である。
の後に行われる工程を示す断面図である。
【図２６】 同実施の形態において、図２５に示す工程
の後に行われる工程を示す断面図である。
の後に行われる工程を示す断面図である。
【図２７】 同実施の形態において、図２６に示す工程
の後に行われる工程を示す断面図である。
の後に行われる工程を示す断面図である。
【図２８】 同実施の形態において、図２７に示す工程
の後に行われる工程を示す断面図である。
の後に行われる工程を示す断面図である。
【図２９】 同実施の形態において、図２８に示す工程
の後に行われる工程を示す断面図である。
の後に行われる工程を示す断面図である。
【図３０】 同実施の形態において、絶縁耐性の向上を
説明するための一工程を示す断面図である。
説明するための一工程を示す断面図である。
【図３１】 同実施の形態において、絶縁耐性の向上を
説明するための図３０に示す工程の後に行われる工程を
示す断面図である。
説明するための図３０に示す工程の後に行われる工程を
示す断面図である。
【図３２】 同実施の形態において、変形例に係る一工
程を示す断面図である。
程を示す断面図である。
【図３３】 本発明の実施の形態５に係る半導体装置の
製造方法の一工程を示す断面図である。
製造方法の一工程を示す断面図である。
【図３４】 同実施の形態において、図３３に示す工程
の後に行われる工程を示す断面図である。
の後に行われる工程を示す断面図である。
【図３５】 本発明の実施の形態６に係る半導体装置の
製造方法の一工程を示す断面図である。
製造方法の一工程を示す断面図である。
【図３６】 同実施の形態において、図３５に示す工程
の後に行われる工程を示す断面図である。
の後に行われる工程を示す断面図である。
【図３７】 ＤＲＡＭにおけるメモリセルの等価回路を
示す図である。
示す図である。
【図３８】 従来のＤＲＡＭの一断面図である。
１ 半導体基板、２ａ ポリシリコン膜、２ｂ タング
ステンシリサイド膜、２ ゲート電極、３、４、４ａ、
４ｂ シリコン窒化膜、５、５ａ、９、９ａシリコン熱
酸化膜、１０ ゲート絶縁膜、１１、１１ａ、１１ｂ
ピンホール、２０ ビットラインコンタクト部、２１
ビットライン。
ステンシリサイド膜、２ ゲート電極、３、４、４ａ、
４ｂ シリコン窒化膜、５、５ａ、９、９ａシリコン熱
酸化膜、１０ ゲート絶縁膜、１１、１１ａ、１１ｂ
ピンホール、２０ ビットラインコンタクト部、２１
ビットライン。
─────────────────────────────────────────────────────
フロントページの続き
Ｆターム(参考） 4M104 AA01 BB01 BB40 CC01 CC05
DD02 DD04 DD08 DD09 DD16
DD17 DD19 DD55 DD65 DD66
DD71 EE08 EE09 EE12 EE14
EE15 EE17 FF14 GG16 HH12
HH14 HH20
5F033 HH04 HH07 HH28 JJ04 KK01
LL04 MM07 MM15 NN40 PP06
QQ08 QQ09 QQ10 QQ16 QQ19
QQ28 QQ31 QQ37 QQ59 QQ65
QQ74 QQ76 RR04 RR06 RR15
SS04 SS11 TT02 TT08 VV16
XX01 XX03 XX15 XX31
5F083 AD21 GA27 JA35 JA39 JA53
MA03 MA20 PR03 PR05 PR12
Claims (15)
- 【請求項１】 半導体基板の主表面上に形成された側面
と上面を有する第１導電部と、 前記第１導電部の前記側面上および前記上面上を覆うよ
うに形成された第１絶縁膜と、 前記第１絶縁膜を覆うように前記半導体基板上に形成さ
れた前記第１絶縁膜とはエッチング特性の異なる第２絶
縁膜と、 前記第１絶縁膜と平面的にオーバラップし、前記半導体
基板の表面を露出するように前記第２絶縁膜に形成され
た開口部と、 前記開口部内に形成された第２導電部とを備え、 前記第１絶縁膜には前記第１導電部と前記第２導電部と
の間を空洞が実質的に貫通するのを防止するための処理
が施されていることで、前記第１導電部と前記第２導電
部との電気的な短絡が阻止された、半導体装置。 - 【請求項２】 前記第１絶縁膜は少なくとも２層からな
る、請求項１記載の半導体装置。 - 【請求項３】 前記第１絶縁膜に熱酸化処理を施すこと
により形成された熱酸化部を含む、請求項１または２に
記載の半導体装置。 - 【請求項４】 前記第１絶縁膜にピンホールが存在する
場合に、 前記熱酸化部は前記ピンホール内に形成されている、請
求項３記載の半導体装置。 - 【請求項５】 前記熱酸化部は、前記第１絶縁膜の表面
に形成された表面熱酸化部を含む、請求項３または４に
記載の半導体装置。 - 【請求項６】 前記第１導電部はゲート電極を含み、 前記第２導電部はビットラインコンタクト部を含む、請
求項１〜５のいずれかに記載の半導体装置。 - 【請求項７】 前記第１絶縁膜はシリコン窒化膜であ
り、 前記第２絶縁膜はシリコン酸化膜である、請求項１〜６
のいずれかに記載の半導体装置。 - 【請求項８】 半導体基板の主表面上に側面と上面を有
する第１導電部を形成する工程と、 前記第１導電部の前記側面上および前記上面上を覆うよ
うに第１絶縁膜を形成する工程と、 前記第１絶縁膜を覆うように前記半導体基板上に前記第
１絶縁膜とはエッチング特性の異なる第２絶縁膜を形成
する工程と、 前記第１絶縁膜と平面的にオーバラップし、前記半導体
基板の表面を露出するように前記第２絶縁膜に開口部を
形成する工程と、 前記開口部内に第２導電部を形成する工程とを有し、 前記第１絶縁膜を形成する工程は、前記第１導電部と前
記第２導電部との電気的な短絡を阻止するために、前記
第１導電部と前記第２導電部との間を空洞が実質的に貫
通するのを防止する所定の処理を施す工程を備えた、半
導体装置の製造方法。 - 【請求項９】 前記第１絶縁膜を形成する工程は、前記
所定の処理として前記第１絶縁膜を少なくとも２層形成
する工程を含む、請求項８記載の半導体装置の製造方
法。 - 【請求項１０】 前記第１絶縁膜を形成する工程は、前
記所定の処理として熱酸化処理を施すことにより熱酸化
部を形成する工程を含む、請求項８または９に記載の半
導体装置の製造方法。 - 【請求項１１】 前記熱酸化部を形成する工程は、 前記第１絶縁膜を形成する際に前記第１絶縁膜中にピン
ホールが生じた場合に、前記ピンホール内に前記熱酸化
部を形成する工程を含む、請求項１０記載の半導体装置
の製造方法。 - 【請求項１２】 前記熱酸化部を形成する工程は、 前記第１絶縁膜の表面に表面熱酸化部を形成する工程を
含む、請求項１０または１１に記載の半導体装置の製造
方法。 - 【請求項１３】 前記熱酸化部を形成する工程の後、前
記表面酸化部を除去する工程を含む、請求項１２記載の
半導体装置の製造方法。 - 【請求項１４】 前記第１導電部を形成する工程はゲー
ト電極を形成する工程を含み、 前記第２導電部を形成する工程はビットラインコンタク
ト部を形成する工程を含む、請求項８〜１３のいずれか
に記載の半導体装置の製造方法。 - 【請求項１５】 前記第１絶縁膜はシリコン窒化膜であ
り、 前記第２絶縁膜はシリコン酸化膜である、請求項８〜１
４のいずれかに記載の半導体装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001255737A JP2003068879A (ja) | 2001-08-27 | 2001-08-27 | 半導体装置およびその製造方法 |
| TW091114301A TW550823B (en) | 2001-08-27 | 2002-06-28 | Semiconductor device |
| US10/200,250 US20030038317A1 (en) | 2001-08-27 | 2002-07-23 | Semiconductor device |
| KR1020020044075A KR20030019088A (ko) | 2001-08-27 | 2002-07-26 | 반도체 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001255737A JP2003068879A (ja) | 2001-08-27 | 2001-08-27 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003068879A true JP2003068879A (ja) | 2003-03-07 |
Family
ID=19083661
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001255737A Withdrawn JP2003068879A (ja) | 2001-08-27 | 2001-08-27 | 半導体装置およびその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US20030038317A1 (ja) |
| JP (1) | JP2003068879A (ja) |
| KR (1) | KR20030019088A (ja) |
| TW (1) | TW550823B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007208069A (ja) * | 2006-02-02 | 2007-08-16 | Elpida Memory Inc | 半導体装置及びその製造方法 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07335612A (ja) * | 1994-06-13 | 1995-12-22 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
| JPH10321724A (ja) * | 1997-03-19 | 1998-12-04 | Fujitsu Ltd | 半導体装置およびその製造方法 |
| KR19990061070A (ko) * | 1997-12-31 | 1999-07-26 | 김영환 | 반도체 소자의 제조방법 |
| JP3186041B2 (ja) * | 1998-06-02 | 2001-07-11 | 日本電気株式会社 | Ｍｏｓｆｅｔ半導体装置の製造方法 |
| KR100268435B1 (ko) * | 1998-08-10 | 2000-10-16 | 윤종용 | 반도체 장치의 제조 방법 |
| KR20000032543A (ko) * | 1998-11-16 | 2000-06-15 | 윤종용 | 반도체장치의 트랜지스터 구조 및 그 제조방법 |
| KR100317501B1 (ko) * | 1998-12-29 | 2002-02-19 | 박종섭 | 플래쉬메모리장치제조방법 |
-
2001
- 2001-08-27 JP JP2001255737A patent/JP2003068879A/ja not_active Withdrawn
-
2002
- 2002-06-28 TW TW091114301A patent/TW550823B/zh not_active IP Right Cessation
- 2002-07-23 US US10/200,250 patent/US20030038317A1/en not_active Abandoned
- 2002-07-26 KR KR1020020044075A patent/KR20030019088A/ko not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007208069A (ja) * | 2006-02-02 | 2007-08-16 | Elpida Memory Inc | 半導体装置及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20030019088A (ko) | 2003-03-06 |
| US20030038317A1 (en) | 2003-02-27 |
| TW550823B (en) | 2003-09-01 |
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