KR100317501B1 - 플래쉬메모리장치제조방법 - Google Patents
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Abstract
본 발명은 플래쉬 메모리 장치 제조 방법에 관한 것으로, 기판 상에 터널 산화막, 플로팅 게이트용 제 1 폴리실리콘층, 유전체막, 콘트롤 게이트용 제 2 폴리실리콘층 및 반사 방지막을 순차적으로 형성한 후 패터닝하여 플래쉬 메모리 셀을 형성하고, 전체 구조 상부에 산화막을 형성한 다음 식각하여 상기 플래쉬 메모리 셀 측벽에 스페이서 산화막을 형성하는 단계와, 전체 구조 상부에 열산화막, 제 1 PSG막, 제 1 수분 배리어막 및 제 1 평탄화막을 순차적으로 형성하는 단계와, 상기 제 1 평탄화막 상부에 제 2 PSG막, 제 2 수분 배리어막, 제 2 평탄화막 및 플라즈막 산화막을 순차적으로 형성하는 단계로 이루어지는 플래쉬 메모리 장치 제조 방법이 개시된다.
Description
본 발명은 플래쉬 메모리 장치 제조 방법에 관한 것으로, 플로팅 게이트의 차지 손실을 억제시켜 소자의 신뢰성을 향상시키기 위한 플래쉬 메모리 장치 제조 방법에 관한 것이다.
소자 특성상 플래쉬 메모리는 플로팅 게이트에 전자가 일정량 이상 차 있는 것과 그렇지 못한 경우에 따라서 프로그램 상태와 소거 상태를 구분한다. 소자의 신뢰성을 향상시키기 위해서는 플로팅 게이트에 전자를 주입해 준 프로그램 상태에서 외부 환경의 변화에 따라 차지 량이 감소하여 소거 상태로 바뀌어서는 안되는 특성이 요구된다.
도 1(a) 및 1(b)는 종래 플래쉬 메모리 장치 제조 방법을 설명하기 위해 도시한 소자의 단면도이다.
도 1(a)에 도시된 바와 같이, 기판(11) 상부에 터널 산화막(12), 플로팅 게이트용 제 1 폴리실리콘층(13), ONO 구조의 유전체막(14), 콘트롤 게이트용 제 2 폴리실리콘층(15) 및 반사 방지막(16)을 순차적으로 형성한 후 패터닝하여 플래쉬 메모리 셀을 형성한다. 이후, 전체 구조 상부에 산화막을 형성하고 식각하여 플래쉬 메모리 셀 측벽에 스페이서 산화막(17)을 형성한다. 다음에, PMD 공정을 실시하여 전체 구조 상부에 열산화막(18)을 형성하고, 평탄화를 위하여 BPSG막(19)을 형성한다. 그리고 IMD 공정을 실시하여, 실리콘 옥시 나이트라이드층(20), 유기 SOG막(21) 및 플라즈마 산화막(22)을 순차적으로 형성한다. 절연막 형성이 완료되면 금속층을 형성하고 패터닝하여 금속배선(23)을 형성한다.
이와 같은 방법을 플래쉬 메모리 장치를 제조하는 경우, 막 내부에 함유되어 있던 수분이 BPSG막에 침투하면서 BPSG막에 게터링(gettering)되어 있던 나트륨(Na+) 또는 칼슘(Ca+)과 치환반응 하면서 이동 이온을 방출하여 플로팅 게이트 내의 전자를 중화시키므로써 플로팅 게이트 내의 전자를 감소시켜 셀을 프로그램 상태에서 소거 상태로 바뀌게 하여 소자의 오동작을 유발하게 된다.
이러한 문제점을 해결하기 위하여, 도 1(b)에 도시된 바와 같이, BPSG막 형성전에 이동 이온에 대한 게터링 효과가 높은 PSG막(24)을 형성한다. [표 1]은 PSG막의 증착 여부에 따른 배이크(bake) 테스트시의 차지 리텐션 특성을 나타낸다.
| 각 층별 두께 | 배이크 테스트 결과 | |||||
| MTO(18) | PSG(24) | BPSG(19) | 10시간 | 20시간 | 40시간 | 70시간 |
| 1000 | 0 | 4500 | 148033 | 195700 | 259309 | 30237 |
| 1000 | 100 | 3500 | 3 | 3 | 4 | 4 |
배이크 테스트는 300℃의 온도에서 실시하였으며, 배이크 테스트 결과는 8M 플래쉬 메모리 셀 중 차지 손실로 인하여 패일된 비트 수를 나타낸다.
[표 1]에서 알 수 있는 바와 같이, BPSG막(19) 형성 전 PSG막(24)을 형성하게 되면, 배이크 테스트 공정에서 차지 리텐션 특성이 상당히 향상되어 있음을 아 수 있다. 그러나 차지 손실을 완전히 억제하지는 목하고, 8M 비트당 3 내지 4비트씩 진행성 차지 손실을 보이고 있다. 이는 어느 층에선가 수분이 BPSG막과 PSG막에 침투되어 오면서 BPSG막, PSG막에 함유되어 있던 나트륨(Na+), 칼슘(Ca+) 등과 치환반응 되면서 이동 이온을 방출하여 플로팅 게이트 내의 전자를 중화시키므로써 플로팅 게이트 내의 전자를 감소시켜 프로그램 상태에서 소거 상태로 바뀌게 하여 소자의 오동작을 일으키게 한다. 이때, BPSG막과 PSG막으로 침투하는 수분은 SOG막(21) 내의 수분 및 BPSG막(19) 내의 수분이 소오스가 될 수 있다.
따라서, 본 발명은 PMD 공정 및 IMD 공정시 수분에 대한 배리어 특성이 우수한 실리콘 옥시 나이트라이드막과 이동 이온에 대한 게터링 효과가 우수한 PSG막을 이용하므로써 플로팅 게이트에 주입되어 있는 전자가 중화되는 것을 방지하여 차지 손실을 막을 수 있는 플래쉬 메모리 장치 제조 방법을 제공하는 데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명에 따른 플래쉬 메모리 장치 제조 방법은 기판 상에 터널 산화막, 플로팅 게이트용 제 1 폴리실리콘층, 유전체막, 콘트롤 게이트용 제 2 폴리실리콘층 및 반사 방지막을 순차적으로 형성한 후 패터닝하여 플래쉬 메모리 셀을 형성하고, 전체 구조 상부에 산화막을 형성한 다음 식각하여 상기 플래쉬 메모리 셀 측벽에 스페이서 산화막을 형성하는 단계와, 전체 구조 상부에 열산화막, 제 1 PSG막, 제 1 수분 배리어막 및 제 1 평탄화막을 순차적으로 형성하는 단계와, 상기 제 1 평탄화막 상부에 제 2 PSG막, 제 2 수분 배리어막, 제 2 평탄화막 및 플라즈막 산화막을 순차적으로 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
도 1(a) 및 1(b)는 종래 플래쉬 메모리 장치 제조 방법을 설명하기 위해 도시한 소자의 단면도.
도 2는 본 발명에 따른 플래쉬 메모리 장치 제조 방법을 설명하기 위해 도시한 소자의 단면도.
<도면의 주요 부분에 대한 부호 설명>
201 : 기판 202 : 터널 산화막
203 : 플로팅 게이트 204 : 유전체막
205 : 콘트롤 게이트 206 : 반사 방지막
207 : 스페이서 산화막 208 : 열산화막
209 : 제 1 PSG막 210 : 제 1 수분 배리어막
211 : 제 1 평탄화막 212 : 제 2 PSG막
213 : 제 2 수분 배리어막 214 : 제 2 평탄화막
215 : 플라즈마 산화막 216 : 금속 배선
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 2는 본 발명에 따른 플래쉬 메모리 장치 제조 방법을 설명하기 위해 도시한 소자의 단면도이다.
도시된 바와 같이, 기판(201) 상부에 터널 산화막(202), 플로팅 게이트용 제 1 폴리실리콘층(203), ONO 구조의 유전체막(204), 콘트롤 게이트용 제 2 폴리실리콘층(205) 및 반사 방지막(206)을 순차적으로 형성한 후 패터닝하여 플래쉬 메모리 셀을 형성한다. 이후, 전체 구조 상부에 산화막을 형성한 후 식각하여 플래쉬 메모리 셀 측벽에 스페이서 산화막(207)을 형성하고, PMD 공정을 실시하여 전체 구조 상부에 열산화막(18)을 형성한다. 다음에, 플로팅 게이트에 주입된 전하는 외부의 이동 이온으로부터 보호하기 위하여 이동 이온에 대한 게터링 효과가 우수한 제 1 PSG막(209)을 형성하고 제 1 수분 배리어막(210)을 형성한다. 제 1 수분 배리어막(210)으로는 수분에 대한 배리어 특성이 우수한 실리콘 옥시 나이트라이드(SiON)막 또는 실리콘 나이트라이드(SiN)막을 이용한다. 이후, 전체 구조 상부에 제 1 평탄화막(예를 들어, BPSG막; 211)을 형성한다.
IMD층은 실리콘 옥시 나이트라이드막(213) 형성 전 먼저, 게터링 효과가 우수한 제 2 PSG막(212)을 먼저 형성하고, 제 2 수분 배리어막(예를 들어, 실리콘 옥시 나이트라이드막; 213), 제 2 평탄화막(예를 들어; SOG막; 214) 및 플라즈마 산화막(215)을 순차적으로 형성한다. 다음에, 금속층을 형성하고 패터닝하여 금속배선(216)을 형성한다.
여기에서 제 1 및 제 2 PSG막(209,212)의 인 농도는 3∼6%로 한다. 그리고 제 1 및 제 2 PSG막(209,212)은 TEOS와 TMP를 소오스로 한 APCVD 방법으로 증착하거나 플라즈마 CVD 방식으로 증착한다. 만약, 제 1 및 제 2 PSG막(209,212)을 플라즈마 CVD 방식으로 증착하는 경우에는 SiH4, O2(또는, N2O), PH3를 소오스 가스로 사용하며, 후속 공정으로 형성되는 제 1 수분 배리어막(210)을 동일한 챔버 내에서 연속적으로 형성한다. 또한, 제 1 및 제 2 수분 배리어막(210, 213)은 SiON 또는 SiN을 이용하여 1000Å 이상의 두께로 형성한다. 그리고, 평탄화 및 갭-필링 특성을 향상시키기 위해 사용하는 제 2 평탄화막(214)으로는 유기 SOG막 및 무기 SOG막 중 어느 하나를 사용하는데, 무기 SOG막을 사용하는 경우에는 500℃ 이상에서 큐링 공정을 실시하여 무기 SOG막의 수분을 제거하는 과정이 필요하다. 또한, 제 1 평탄화막(211)으로 무기 SOG막을 사용할 수도 있으며, 이 경우에도 500℃ 이상에서 큐링 공정을 실시하여 무기 SOG막의 수분을 제거하는 공정을 실시한다. 제 2 PSG막 (212) 대신 SiON막을 3000Å 이상의 두께로 형성한 다음 무기 SOG막(214)을 형성할 수도 있다.
이와 같이, PMD층을 제 1 PSG/제 1 SiON/BPSG의 적층 구조(209/210/211)로 형성하고, IMD층을 제 1 PSG/제 1 SiON/SOG/플라즈마 산화막의 적층 구조 (212/213/214/215)로 형성하므로써, SOG막(214) 내의 수소이온의 움직임을 IMD층에서부터 효과적으로 블럭킹할 수 있다. 또한, BPSG막 자체의 수분 확산에 의해 PSG막에 게터링되어 있던 이동 이온과 BPSG막이 치환반응하여 플로팅 게이트에 주입되어 있는 전자를 중화시키는 것을 방지할 수 있어 차지 리텐션 특성을 개선할 수 있다.
상술한 바와 같이, 본 발명에 따르면 이동 이온에 대한 게터링 효과를 갖는 PSG막과 수분에 대한 배리어 특성이 우수한 실리콘 옥시 나이트라이드(또는 실리콘 나이트라이드)막을 PMD 공정과 IMD 공정에 적용하므로써, 플래쉬 메모리 장치에서의 차지 손실을 억제하여 소자의 신뢰성 및 수율을 향상시킬 수 있는 효과가 있다.
Claims (6)
- 기판 상에 터널 산화막, 플로팅 게이트용 제 1 폴리실리콘층, 유전체막, 콘트롤 게이트용 제 2 폴리실리콘층 및 반사 방지막을 순차적으로 형성한 후 패터닝하여 플래쉬 메모리 셀을 형성하고, 전체 구조 상부에 산화막을 형성한 다음 식각 하여 상기 플래쉬 메모리 셀 측벽에 스페이서 산화막을 형성하는 단계와,전체 구조 상부에 열산화막, 제 1 수분 배리어막 및 제 1 평탄화막을 순차적으로 형성하는 단계와,상기 제 1 평탄화막 상부에 제 2 수분 배리어막, 제 2 평탄화막 및 플라즈막 산화막을 순차적으로 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 플래쉬 메모리 장치 제조 방법.
- 제 1 항에 있어서,상기 제 1 및 제 2 수분 배리어막은 1000Å 이상의 두께가 되도록 형성하는 것을 특징으로 하는 플래쉬 메모리 장치 제조 방법.
- 제 1 항에 있어서,상기 제 1 및 제 2 수분 배리어막은 실리콘 나이트라이드막 및 실리콘 옥시나이트라이드막 중 어느 하나를 이용하여 형성하는 것을 특징으로 하는 플래쉬 메모리 장치 제조 방법.
- 제 1 항에 있어서,상기 제 1 평탄화막은 BPSG막을 이용하여 형성하는 것을 특징으로 하는 플래쉬 메모리 장치 제조 방법.
- 제 1 항에 있어서,상기 제 2 평탄화막은 유기 SOG막을 이용하여 형성하는 것을 특징으로 하는 플래쉬 메모리 장치 제조 방법.
- 제 1 항에 있어서,상기 제 1 및 제 2 평탄화막은 무기 SOG막을 형성한 후 500℃ 이상의 온도에서 큐링 공정을 실시하여 형성하는 것을 특징으로 하는 플래쉬 메모리 장치의 제조 방법.
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