KR100545178B1 - 반도체 소자의 층간 절연막 형성 방법 - Google Patents

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Abstract

보이드의 발생을 방지하여 소자의 신뢰성과 제조 수율을 향상시킬 수 있는 반도체 소자의 층간 절연막 형성 방법은, 반도체 기판 상에 하부 도전막 패턴을 형성하는 단계와, 반도체 기판의 전면에 도우프되지 않은 절연막을 증착함으로써 하부 도전막 패턴들 사이를 매립하는 제1 층간 절연막을 형성하는 단계, 및 제1 층간 절연막 위에, 불순물을 함유한 절연막을 증착하여 제2 층간 절연막을 형성하는 단계로 이루어진다.
층간 절연막, 보이드, BPSG

Description

반도체 소자의 층간 절연막 형성 방법{Method for forming interlayer dielectric film of semiconductor device}
도 1은 종래의 BPSG막을 이용한 층간 절연막 형성 방법을 설명하기 위한 단면도이다.
도 2는 APCVD 장비를 사용하여 BPSG막을 증착하는 과정을 보인 모식도이다.
도 3 및 도 4는 본 발명에 의한 층간 절연막 형성 방법을 설명하기 위하여 도시한 단면도들이다.
도 5는 본 발명의 이중막으로 이루어진 층간 절연막을 형성하기 위한 APCVD 장비의 모식도이다.
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 층간 절연막 형성 방법에 관한 것이다.
반도체 소자의 제조공정에 사용되는 PMD(Pre-Metal Dielectric) 막으로는 일반적으로 보론-인을 함유한 실리카 글래스(Boro-Phospho-Silicate Glass; 이하, "BPSG"라 함)를 사용한다. BPSG막은 보론(Boron)과 인(Phosphorus)을 실리콘 산화 막(SiO2)에 첨가함 것으로, 보론(B)의 경우 산화막이 플로우(flow)되는 성질을 갖게 하여 산화막을 850℃ 정도의 고온에서 열처리하면 산화막의 플로우가 일어나서 하부막의 토폴로지(topology)를 평탄하게 하는 역할을 한다. 인(P)의 경우에는 나트륨(Na+) 이온 또는 칼륨(K+) 이온과 같은 알칼리 이온을 포획하여 이들 이온들이 트랜지스터를 형성하기 위한 막질로 침투하는 것을 방지하는 역할을 하여 소자의 전기적 특성이 악화되는 것을 방지한다.
도 1 및 도 2를 참조하여 종래의 층간 절연막 형성공정을 간략히 설명한다.
도 1은 종래의 BPSG막을 이용한 층간 절연막 형성 방법을 설명하기 위한 단면도이다.
도 1을 참조하면, 반도체 기판(10) 위에 게이트 절연막(12), 게이트 전극(14) 및 소오스/드레인(도시되지 않음) 등으로 이루어진 트랜지스터를 형성한다. 게이트 전극의 측면에 스페이서(16)를 형성하고, 산화막 또는 질화막을 증착하여 하부 절연막(18)을 형성한다. 이어서, 반도체 기판의 전면에 BPSG막을 증착한 다음 열처리하여 층간 절연막(20)을 형성한다. 상기 층간 절연막(20)은 일반적으로 APCVD(Atmospheric Pressure Chemical Vapor Deposition) 방법으로 증착된다.
도 2는 APCVD 장비를 사용하여 BPSG막을 증착하는 과정을 보인 모식도로서, 참조부호 "100"은 반도체 기판을, "102" 내지 "104"는 가스를 분사하는 분사구(injector)를 나타낸다. 반도체 기판(100)이 좌측에서 로딩(loading)되어 우측으로 이동하는 동안 모든 분사구(101 내지 104)에서는 BPSG를 증착하기 위한 가 스 즉, TEOS, TMP 및 TMB가 분사되어 반도체 기판(100) 위에 BPSG막이 증착된다.
그런데, 반도체 소자가 고집적화 될수록 패턴 사이의 거리는 점차 줄어들고 있으며 BPSG막으로 매립(filling)하여야 하는 공간의 크기는 더욱 줄어들고 있다. 이에 따라 일정 크기 이하의 공간에서는 BPSG의 매립이 충분히 이루어지지 않아, 도시된 바와 같이 층간 절연막(20) 내에 보이드(void)가 발생하여 소자의 신뢰성에 좋지 않은 영향을 미치고 제조 수율을 저하시키는 원인이 되고 있다.
본 발명이 이루고자 하는 기술적 과제는 층간 절연막 내에 보이드가 발생하는 것을 방지하여 소자의 신뢰성과 제조 수율을 향상시킬 수 있는 반도체 소자의 층간 절연막 형성 방법을 제공하는데 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 반도체 소자의 층간 절연막 형성 방법은, 반도체 기판 상에 하부 도전막 패턴을 형성하는 단계와, 상기 반도체 기판의 전면에 도우프되지 않은 절연막을 증착함으로써 상기 하부 도전막 패턴들 사이를 매립하는 제1 층간 절연막을 형성하는 단계, 및 상기 제1 층간 절연막 위에, 불순물을 함유한 절연막을 증착하여 제2 층간 절연막을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 제1 층간 절연막은 도우프되지 않은 실리카 글래스(USG) 막으로 형성하는 것이 바람직하다. 그리고, 상기 제2 층간 절연막은 보론-인을 포함한 실리카 글래스(BPSG) 막으로 형성하는 것이 바람직하다.
상기 제1 층간 절연막과 제2 층간 절연막은 각각 상압 화학기상증착(APCVD) 방식으로 형성하며, 동일한 장비내에서 인-시츄(In-Situ) 방식으로 형성할 수 있다.
이하 첨부 도면을 참조하면서 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
도 3 및 도 4는 본 발명에 의한 층간 절연막 형성 방법을 설명하기 위하여 도시한 단면도들이다.
먼저 도 3을 참조하면, 반도체 기판(30) 위에 얇은 산화막을 성장시켜 게이트 절연막(32)을 형성하고, 그 위에 도우프된 폴리실리콘막을 증착한 다음 이방성 식각하여 게이트 전극(34)을 형성한다. 다음, 반도체 기판에 불순물 이온을 주입한 다음 열처리하여 소오스/드레인(도시되지 않음)을 형성하여 트랜지스터를 형성한다. 다음, 게이트 전극(34)의 측면에 절연막으로 이루어진 스페이서(36)를 형성하고, 산화막 또는 질화막을 증착하여 하부 절연막(38)을 형성한다.
도 4를 참조하면, 반도체 기판의 전면에, APCVD 방식을 사용하여 도우프되지 않은 실리카 글래스(Undoped Silicate Glass; 이하 "USG"라 칭함) 막(40)을 소정 두께 증착한다. USG막은 BPSG에 비해 공간 매립특성이 좋기 때문에, 게이트 전극(34) 사이의 공간이 좁더라도 충분히 매립할 수 있다. 이어서, APCVD 방법으로 BPSG막(42)을 증착한다. 상기 BPSG막(42)은 나트륨(Na+) 이온 또는 칼륨(K+) 이온과 같은 알칼리 이온을 포획하여 트랜지스터를 형성하기 위한 막질로 침투하는 것을 방지하는 역할을 한다. 이어서, 반도체 기판을 열처리하면 상기 USG막(40)과 BPSG막(42)이 플로우되어 게이트 전극 사이의 공간이 더욱 용이하게 매립되고 USG막(40)과 BPSG막(42)의 표면도 평탄화가 되어 후속 공정을 진행하기가 용이해진다.
도 5는 본 발명의 이중막으로 이루어진 층간 절연막을 형성하는 방법의 일 예를 설명하기 위한 APCVD 장비의 모식도로서, 참조부호 "200"은 반도체 기판을, "201" 내지 "204"는 가스를 분사하는 분사구를 나타낸다.
반도체 기판(200)이 로딩된 후 일정 구간의 분사구(201, 202)에서는 보론(B)과 인(P)의 소스(source)인 TMB와 TMP를 분사하지 않고 TEOS만 분사되도록 하여 USG막이 증착되도록 하고, 다음 구간에서는 TEOS, TMB 그리고 TMP가 모두 분사되도록 하여 BPSG가 증착되도록 한다. 이렇게 하면, 동일한 APCVD 장비내에서 인-시츄(In-Situ) 방식으로 공간 매립 특성이 뛰어난 USG와 알칼리 이온의 포획 특성이 좋은 BPSG의 이중막을 형성할 수가 있다.
이상, 본 발명의 실시예를 설명하였으나, 본 발명은 상술한 실시예에 국한되는 것이 아니라 후술되는 청구범위에 기재된 본 발명의 기술적 사상과 범주내에서 당업자에 의해 여러 가지 변형이 가능하다.
이상의 설명에서와 같이, 본 발명에 따른 반도체 소자의 층간 절연막 형성 방법에 따르면, 공간 매립특성이 뛰어난 USG와 알칼리 이온의 포획특성이 좋은 BPSG의 이중막을 형성하기 때문에 고집적화된 소자에서도 보이드의 발생 없이 공간 을 매립할 수 있어 소자의 신뢰성과 제조 수율을 향상시킬 수 있다. 또한, USG막과 BPSG막을 동일한 장비내에서 인-시츄 방식으로 형성할 수 있으므로, 공정을 단순화할 수 있는 이점도 있다.

Claims (5)

  1. 반도체 기판 상에 하부 도전막 패턴을 형성하는 단계;
    상기 반도체 기판의 전면에 도우프되지 않은 실리카 글래스(USG) 막을 증착함으로써 상기 하부 도전막 패턴들 사이를 매립하는 제1 층간 절연막으로 형성하는 단계; 및
    상기 제1 층간 절연막 위에, 보론-인을 포함한 실리카 글래스(BPSG) 막을 증착하여 제2 층간 절연막을 형성하는 단계를 포함하며,
    상기 제1 층간 절연막과 제2 층간 절연막은 상압 화학기상증착(APCVD) 방식으로 형성하고,
    상기 제1 층간 절연막과 제2 층간 절연막은 동일한 장비내에서 인-시츄(In-Situ) 방식으로 형성하며,
    상기 인-시츄 장비에서 상기 제1 층간 절연막은 TEOS만을 분사하는 분사구를 통하여 형성되며, 상기 제2 층간 절연막은 TEOS와 TMB 및 TMP가 모두 분사되는 분사구를 통하여 형성되는 것을 특징으로 하는 반도체 소자의 층간 절연막 형성 방법.
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