JPH09232544A - 蓄積容量部形成方法 - Google Patents
蓄積容量部形成方法Info
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- JPH09232544A JPH09232544A JP8063674A JP6367496A JPH09232544A JP H09232544 A JPH09232544 A JP H09232544A JP 8063674 A JP8063674 A JP 8063674A JP 6367496 A JP6367496 A JP 6367496A JP H09232544 A JPH09232544 A JP H09232544A
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- 230000015572 biosynthetic process Effects 0.000 title abstract description 5
- 238000005530 etching Methods 0.000 claims abstract description 63
- 239000011229 interlayer Substances 0.000 claims abstract description 33
- 239000000758 substrate Substances 0.000 claims abstract description 17
- 239000004065 semiconductor Substances 0.000 claims abstract description 13
- 238000000034 method Methods 0.000 claims description 58
- 239000003990 capacitor Substances 0.000 claims description 32
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 21
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 21
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims description 18
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims description 18
- 229910052796 boron Inorganic materials 0.000 claims description 18
- 229910052698 phosphorus Inorganic materials 0.000 claims description 18
- 239000011574 phosphorus Substances 0.000 claims description 18
- 239000012535 impurity Substances 0.000 claims description 14
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 claims description 4
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical group N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 4
- 239000007864 aqueous solution Substances 0.000 claims description 2
- 229910021332 silicide Inorganic materials 0.000 abstract description 13
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 abstract description 13
- 230000015556 catabolic process Effects 0.000 abstract description 5
- 230000006378 damage Effects 0.000 abstract description 2
- 230000008646 thermal stress Effects 0.000 abstract description 2
- 238000009413 insulation Methods 0.000 abstract 1
- 230000002265 prevention Effects 0.000 abstract 1
- 230000015654 memory Effects 0.000 description 60
- 239000004020 conductor Substances 0.000 description 18
- 238000007796 conventional method Methods 0.000 description 18
- 239000000243 solution Substances 0.000 description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- 230000007547 defect Effects 0.000 description 4
- 238000002955 isolation Methods 0.000 description 4
- 230000002093 peripheral effect Effects 0.000 description 2
- 230000007261 regionalization Effects 0.000 description 2
- 230000002950 deficient Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 235000015067 sauces Nutrition 0.000 description 1
- 230000035882 stress Effects 0.000 description 1
- 230000008719 thickening Effects 0.000 description 1
- 239000011800 void material Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
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-
- H—ELECTRICITY
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- H10B—ELECTRONIC MEMORY DEVICES
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- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
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- H10B12/318—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor the storage electrode having multiple segments
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Abstract
(57)【要約】
【課題】 半導体メモリの蓄積容量部の下部電極下の層
間絶縁膜中への空洞の発生を防ぎ、層間絶縁膜の膜厚を
薄くするできるよって、半導体メモリの歩留まりを向上
することにある。 【解決手段】 半導体メモリセルにおいて、配線シリサ
イド上にエッチングストッパとなる膜を形成し、ボロ
ン、リンを含む酸化膜を形成し平坦化する。そののち容
量コンタクトプラグを形成、ボロン、リンを含む酸化膜
を選択的に除去したのち、円筒型の蓄積容量部の下部電
極を形成する。これによって、層間絶縁膜中に空洞が発
生するのを抑えることができるため、容量膜の絶縁破壊
を防ぐことができる。また層間膜厚を薄くすることがで
きるため、容量コンタクトのコンタクトオープン系のビ
ット不良の発生を抑えることができ、半導体メモリの歩
留まりを向上させることが可能となる。
間絶縁膜中への空洞の発生を防ぎ、層間絶縁膜の膜厚を
薄くするできるよって、半導体メモリの歩留まりを向上
することにある。 【解決手段】 半導体メモリセルにおいて、配線シリサ
イド上にエッチングストッパとなる膜を形成し、ボロ
ン、リンを含む酸化膜を形成し平坦化する。そののち容
量コンタクトプラグを形成、ボロン、リンを含む酸化膜
を選択的に除去したのち、円筒型の蓄積容量部の下部電
極を形成する。これによって、層間絶縁膜中に空洞が発
生するのを抑えることができるため、容量膜の絶縁破壊
を防ぐことができる。また層間膜厚を薄くすることがで
きるため、容量コンタクトのコンタクトオープン系のビ
ット不良の発生を抑えることができ、半導体メモリの歩
留まりを向上させることが可能となる。
Description
【０００１】
【発明の属する技術分野】本発明は蓄積容量部形成方法
に関し、半導体メモリセル、特に１トランジスタ・１キ
ャパシタ型半導体メモリセルの形成方法に関する。
に関し、半導体メモリセル、特に１トランジスタ・１キ
ャパシタ型半導体メモリセルの形成方法に関する。
【０００２】
【従来の技術】ＭＯＳダイナミックメモリは、１９７０
年の１ｋビット・ダイナミック・ランダム・アクセスメ
モリの発売を出発点にして、３年に４倍の割合で大規模
化がなされ、１メモリセルの面積は０．３〜０．４倍に
縮小されてきた。メモリセルを縮小してもソフトエラー
耐圧を低下させないために、セル容量の確保が必須とな
っている。
年の１ｋビット・ダイナミック・ランダム・アクセスメ
モリの発売を出発点にして、３年に４倍の割合で大規模
化がなされ、１メモリセルの面積は０．３〜０．４倍に
縮小されてきた。メモリセルを縮小してもソフトエラー
耐圧を低下させないために、セル容量の確保が必須とな
っている。
【０００３】この問題を解決する方法の一つとして、特
開平２−２６０４５４でスタックトキャパシタの製造方
法が提案されている。この方法について図１８に示す。
図１８において、１はＰ型シリコン基板、２は素子分離
領域、３はゲート酸化膜、４はゲート電極、５−１，５
−２はＮ型ソース・ドレイン領域、６は第１層間絶縁
膜、７は配線シリサイド、８は下部電極、９は容量絶縁
膜、１０は上部電極、１１はコンタクトホール、１２は
エッチングストッパ、１６は第２層間絶縁膜、及び１７
は空洞である。この図１８に示すようにＰ型シリコン基
板１に形成されたＭＯＳトランジスタの一方のソース・
ドレイン領域５−２上に蓄積容量電極として、中空、筒
状の蓄積容量の下部電極８を形成する。これによって下
部電極の外壁のみならず内壁も容量部として利用、セル
面積の増大を抑えながら大きな容量を確保することが可
能になる。
開平２−２６０４５４でスタックトキャパシタの製造方
法が提案されている。この方法について図１８に示す。
図１８において、１はＰ型シリコン基板、２は素子分離
領域、３はゲート酸化膜、４はゲート電極、５−１，５
−２はＮ型ソース・ドレイン領域、６は第１層間絶縁
膜、７は配線シリサイド、８は下部電極、９は容量絶縁
膜、１０は上部電極、１１はコンタクトホール、１２は
エッチングストッパ、１６は第２層間絶縁膜、及び１７
は空洞である。この図１８に示すようにＰ型シリコン基
板１に形成されたＭＯＳトランジスタの一方のソース・
ドレイン領域５−２上に蓄積容量電極として、中空、筒
状の蓄積容量の下部電極８を形成する。これによって下
部電極の外壁のみならず内壁も容量部として利用、セル
面積の増大を抑えながら大きな容量を確保することが可
能になる。
【０００４】従来の下部電極の形成方法について、図１
９から図２７に示す。なお図の符号は図１８と同じもの
を示している。図１９では、ＭＯＳトランジスタを形成
後、第１絶縁膜６を形成する。そののちＮ型ソース・ド
レイン領域と配線シリサイド７とを接続するコンタクト
を形成し、そののち配線ポリサイドを形成する。配線ポ
リサイド上には、シリコン酸化膜、その上には平坦化の
ためにボロン、リン等を含むシリコン酸化膜１３を成膜
し、平坦化する。
９から図２７に示す。なお図の符号は図１８と同じもの
を示している。図１９では、ＭＯＳトランジスタを形成
後、第１絶縁膜６を形成する。そののちＮ型ソース・ド
レイン領域と配線シリサイド７とを接続するコンタクト
を形成し、そののち配線ポリサイドを形成する。配線ポ
リサイド上には、シリコン酸化膜、その上には平坦化の
ためにボロン、リン等を含むシリコン酸化膜１３を成膜
し、平坦化する。
【０００５】図２０では、エッチングストッパ１２を成
膜する。図２１から図２２では、下部電極とＮ型ソース
・ドレイン領域とを結ぶコンタクトホールを形成し、そ
のコンタクトホールを導電体膜で埋め込み、プラグを形
成する。このときエッチングストッパは、常にエッチン
グにさらされているため、大きな膜厚のロスが発生す
る。図２３から図２４では、下部電極の底部となる導電
体膜を成膜、コアとなる絶縁膜を成膜、導電体膜、絶縁
体膜の両方を所望な形に選択的にエッチングを行い、コ
ア１４を形成する。
膜する。図２１から図２２では、下部電極とＮ型ソース
・ドレイン領域とを結ぶコンタクトホールを形成し、そ
のコンタクトホールを導電体膜で埋め込み、プラグを形
成する。このときエッチングストッパは、常にエッチン
グにさらされているため、大きな膜厚のロスが発生す
る。図２３から図２４では、下部電極の底部となる導電
体膜を成膜、コアとなる絶縁膜を成膜、導電体膜、絶縁
体膜の両方を所望な形に選択的にエッチングを行い、コ
ア１４を形成する。
【０００６】図２５から図２６では、下部電極の側壁と
なる導電体膜を成長させ、エッチバックを行い、コアの
周辺のみ導電体膜を残す。図２７では、コアとエッチバ
ックストッパとで選択比が取れる溶液を用い、コアのみ
選択的に除去する。しかしこのときまで、エッチバック
ストッパはずっとエッチングにさらされているため、膜
厚が薄くなったり、膜が破れたりする。そのためエッチ
ング液がエッチングストッパをとおり、第２層間絶縁膜
にしみて、平坦化膜をエッチング、膜中に空洞１７を形
成してしまう。
なる導電体膜を成長させ、エッチバックを行い、コアの
周辺のみ導電体膜を残す。図２７では、コアとエッチバ
ックストッパとで選択比が取れる溶液を用い、コアのみ
選択的に除去する。しかしこのときまで、エッチバック
ストッパはずっとエッチングにさらされているため、膜
厚が薄くなったり、膜が破れたりする。そのためエッチ
ング液がエッチングストッパをとおり、第２層間絶縁膜
にしみて、平坦化膜をエッチング、膜中に空洞１７を形
成してしまう。
【０００７】これを避けるために、図２８のように、エ
ッチングストッパを厚くすると、エッチング液の通り抜
けを抑えることができるが、半導体基板と下部電極を接
続するコンタクトの形成が非常に困難となる。コンタク
トが深くなると、エッチングが基板まで届かなくなるた
めである。そのため容量コンタクトのコンタクトオープ
ン系のビット不良の原因となる。
ッチングストッパを厚くすると、エッチング液の通り抜
けを抑えることができるが、半導体基板と下部電極を接
続するコンタクトの形成が非常に困難となる。コンタク
トが深くなると、エッチングが基板まで届かなくなるた
めである。そのため容量コンタクトのコンタクトオープ
ン系のビット不良の原因となる。
【０００８】また図２９のようにエッチングストッパの
膜厚を厚くかつ層間絶縁膜を薄くするために、第２層間
絶縁膜をエッチングストッパのみにした場合、基板表面
には、下地構造の凹凸が残る。この場合、コンタクトの
レジストパターン形成は、この凹凸のある下地構造上で
行わなければならなくなる。このような場合、レジスト
パターンの開口不良が発生しやすい。これから容量コン
タクト系のビット不良発生の原因となる。
膜厚を厚くかつ層間絶縁膜を薄くするために、第２層間
絶縁膜をエッチングストッパのみにした場合、基板表面
には、下地構造の凹凸が残る。この場合、コンタクトの
レジストパターン形成は、この凹凸のある下地構造上で
行わなければならなくなる。このような場合、レジスト
パターンの開口不良が発生しやすい。これから容量コン
タクト系のビット不良発生の原因となる。
【０００９】
【発明が解決しようとする課題】従来の円筒型スタック
トキャパシタ形成方法では、第２層間絶縁膜には平坦化
のためにボロン、リンを含む酸化膜を用いている。しか
しこの膜は、コア除去のためのエッチング液に非常に溶
けやすい性質を持っている。したがって従来の方法で、
円筒型の下部電極を形成しようとした場合、図２７のよ
うに、薄くなったり、破れたりしたエッチングストッパ
をエッチング液がとおり、第２層間絶縁膜にしみて、膜
中に空洞１７を形成してしまう。この空洞が半導体構造
内に残った場合、こののちの熱処理等で応力が発生、容
量膜の絶縁膜破壊の原因となり、不良発生の原因とな
る。
トキャパシタ形成方法では、第２層間絶縁膜には平坦化
のためにボロン、リンを含む酸化膜を用いている。しか
しこの膜は、コア除去のためのエッチング液に非常に溶
けやすい性質を持っている。したがって従来の方法で、
円筒型の下部電極を形成しようとした場合、図２７のよ
うに、薄くなったり、破れたりしたエッチングストッパ
をエッチング液がとおり、第２層間絶縁膜にしみて、膜
中に空洞１７を形成してしまう。この空洞が半導体構造
内に残った場合、こののちの熱処理等で応力が発生、容
量膜の絶縁膜破壊の原因となり、不良発生の原因とな
る。
【００１０】一方これを避けるために、エッチングスト
ッパを厚くすると、エッチング液の通り抜けを抑えるこ
とができるが、半導体基板と下部電極を接続するコンタ
クトの形成が非常に困難となる。コンタクトが非常に深
く、エッチングが基板まで届かなくなり、容量コンタク
トのコンタクトオープン系のビット不良の原因となる。
エッチングストッパの膜厚を厚くかつ層間絶縁膜厚を薄
くするために、第２層間絶縁膜をエッチングストッパの
みにした場合、基板表面には、下地構造の凹凸が残る。
これにより、容量コンタクトのパターンニングは困難に
なり、容量コンタクト系のビット不良発生の原因とな
る。
ッパを厚くすると、エッチング液の通り抜けを抑えるこ
とができるが、半導体基板と下部電極を接続するコンタ
クトの形成が非常に困難となる。コンタクトが非常に深
く、エッチングが基板まで届かなくなり、容量コンタク
トのコンタクトオープン系のビット不良の原因となる。
エッチングストッパの膜厚を厚くかつ層間絶縁膜厚を薄
くするために、第２層間絶縁膜をエッチングストッパの
みにした場合、基板表面には、下地構造の凹凸が残る。
これにより、容量コンタクトのパターンニングは困難に
なり、容量コンタクト系のビット不良発生の原因とな
る。
【００１１】本発明の目的は、第２層間絶縁膜の空洞の
発生を抑えることにより、容量膜の絶縁膜破壊の発生を
防ぐとともに、層間絶縁膜の厚膜化を防ぎ容量コンタク
ト接続における不良の発生を抑え、ビット不良の原因を
取り除くことによって半導体メモリの歩留まりの向上を
はかることにある。
発生を抑えることにより、容量膜の絶縁膜破壊の発生を
防ぐとともに、層間絶縁膜の厚膜化を防ぎ容量コンタク
ト接続における不良の発生を抑え、ビット不良の原因を
取り除くことによって半導体メモリの歩留まりの向上を
はかることにある。
【００１２】
【課題を解決するための手段】本発明の蓄積容量部形成
方法は、半導体基板上に１つのＭＯＳトランジスタを形
成し、そののち絶縁層間膜を形成、下部電極とソース・
ドレイン領域に接続するコンタクトホールを形成、筒状
の蓄積容量部の下部電極を形成する蓄積容量部形成方法
において、該絶縁層間膜は該下部電極の円筒の側壁部を
形成時に核となる絶縁膜の（コアと呼ぶ。）除去時にエ
ッチングストッパとしてのはたらく絶縁膜（エッチング
ストッパと呼ぶ。）とその上の平坦化のための絶縁膜
（平坦化膜と呼ぶ。）で構成されており、ソース・ドレ
イン領域と該下部電極を接続するコンタクトホールを形
成したのち、該平坦化膜を除去し、該エッチングストッ
パの真上に該下部電極を形成することを特徴とするもの
である。
方法は、半導体基板上に１つのＭＯＳトランジスタを形
成し、そののち絶縁層間膜を形成、下部電極とソース・
ドレイン領域に接続するコンタクトホールを形成、筒状
の蓄積容量部の下部電極を形成する蓄積容量部形成方法
において、該絶縁層間膜は該下部電極の円筒の側壁部を
形成時に核となる絶縁膜の（コアと呼ぶ。）除去時にエ
ッチングストッパとしてのはたらく絶縁膜（エッチング
ストッパと呼ぶ。）とその上の平坦化のための絶縁膜
（平坦化膜と呼ぶ。）で構成されており、ソース・ドレ
イン領域と該下部電極を接続するコンタクトホールを形
成したのち、該平坦化膜を除去し、該エッチングストッ
パの真上に該下部電極を形成することを特徴とするもの
である。
【００１３】また、本発明は、前記平坦化膜と前記コア
は同一膜か、同等のエッチングレートをもつ膜で、前記
エッチングストッパに対して選択的にエッチングされる
膜であることを特徴とする蓄積容量部形成方法である。
また、本発明は、前記エッチングストッパがシリコン窒
化膜であり、前記平坦化膜がボロン、リン等の不純物を
含むシリコン酸化膜であり、前記コアがシリコン酸化膜
であることを特徴とする蓄積容量部形成方法である。
は同一膜か、同等のエッチングレートをもつ膜で、前記
エッチングストッパに対して選択的にエッチングされる
膜であることを特徴とする蓄積容量部形成方法である。
また、本発明は、前記エッチングストッパがシリコン窒
化膜であり、前記平坦化膜がボロン、リン等の不純物を
含むシリコン酸化膜であり、前記コアがシリコン酸化膜
であることを特徴とする蓄積容量部形成方法である。
【００１４】また、本発明は、前記エッチングストッパ
がシリコン窒化膜であり、前記平坦化膜がボロン、リン
等の不純物を含むシリコン酸化膜であり、前記コアがボ
ロン、リン等の不純物を含むシリコン酸化膜であること
を特徴とする蓄積容量部形成方法である。また、本発明
は、前記エッチングストッパがシリコン酸化膜であり、
前記平坦化膜がボロン、リン等の不純物を含むシリコン
酸化膜であり、前記コアがボロン、リン等の不純物を含
むシリコン酸化膜であることを特徴とする蓄積容量部形
成方法である。また、本発明は、前記エッチングストッ
パがシリコン酸化膜であり、前記平坦化膜がボロン、リ
ン等の不純物を含むシリコン酸化膜であり、前記コアが
ボロン、リン等の不純物を含むシリコン酸化膜であり、
該コア除去には気化したフッ酸水溶液を用いることを特
徴とする蓄積容量部形成方法である。
がシリコン窒化膜であり、前記平坦化膜がボロン、リン
等の不純物を含むシリコン酸化膜であり、前記コアがボ
ロン、リン等の不純物を含むシリコン酸化膜であること
を特徴とする蓄積容量部形成方法である。また、本発明
は、前記エッチングストッパがシリコン酸化膜であり、
前記平坦化膜がボロン、リン等の不純物を含むシリコン
酸化膜であり、前記コアがボロン、リン等の不純物を含
むシリコン酸化膜であることを特徴とする蓄積容量部形
成方法である。また、本発明は、前記エッチングストッ
パがシリコン酸化膜であり、前記平坦化膜がボロン、リ
ン等の不純物を含むシリコン酸化膜であり、前記コアが
ボロン、リン等の不純物を含むシリコン酸化膜であり、
該コア除去には気化したフッ酸水溶液を用いることを特
徴とする蓄積容量部形成方法である。
【００１５】
【作用】本発明の蓄積容量部形成方法は、半導体基板上
に１つのＭＯＳトランジスタを形成し、第１層間絶縁膜
を形成し、配線シリサイドを形成する。そしてエッチン
グストッパを成膜する工程と、平坦化膜を成膜する工程
と、Ｎ型ソース・ドレイン領域と下部電極を接続するコ
ンタクトを形成する工程と、そののち平坦化膜のみを選
択的に除去する工程と、円筒型の下部電極を形成する工
程とを含んで構成されるもので、容量コンタクト形成ま
で、エッチングストッパの上に平坦化膜があるため、エ
ッチングダメージによるエッチングストッパの膜厚ロス
を低減することができ、エッチング液の通り抜けを防ぐ
ことができる。それによって第２層間絶縁膜膜中に空洞
が発生することを防ぐことができる。この結果、熱応力
等による容量膜の絶縁破壊の発生を防ぐことができる。
またエッチングにさらされる時間が短いため、エッチン
グストッパの膜厚を厚めに見積もっておく必要がない。
また層間絶縁膜の構造が単純になるため、層間絶縁膜の
膜厚を薄くすることができるため、容量コンタクトの形
成が容易になり、コンタクトオープン系のビット不良の
発生を抑えることができるものである。
に１つのＭＯＳトランジスタを形成し、第１層間絶縁膜
を形成し、配線シリサイドを形成する。そしてエッチン
グストッパを成膜する工程と、平坦化膜を成膜する工程
と、Ｎ型ソース・ドレイン領域と下部電極を接続するコ
ンタクトを形成する工程と、そののち平坦化膜のみを選
択的に除去する工程と、円筒型の下部電極を形成する工
程とを含んで構成されるもので、容量コンタクト形成ま
で、エッチングストッパの上に平坦化膜があるため、エ
ッチングダメージによるエッチングストッパの膜厚ロス
を低減することができ、エッチング液の通り抜けを防ぐ
ことができる。それによって第２層間絶縁膜膜中に空洞
が発生することを防ぐことができる。この結果、熱応力
等による容量膜の絶縁破壊の発生を防ぐことができる。
またエッチングにさらされる時間が短いため、エッチン
グストッパの膜厚を厚めに見積もっておく必要がない。
また層間絶縁膜の構造が単純になるため、層間絶縁膜の
膜厚を薄くすることができるため、容量コンタクトの形
成が容易になり、コンタクトオープン系のビット不良の
発生を抑えることができるものである。
【００１６】
【発明の実施の形態】本発明の実施の形態についてその
実施例を図面を参照して説明する。
実施例を図面を参照して説明する。
【００１７】
【実施例１】本発明の実施例１について図１〜図１２に
示す。図１は、本発明の蓄積容量形成方法を用いて形成
されたメモリセルの１実施例の断面図である。メモリセ
ルはＭＯＳトランジスタと蓄積容量部とを有している。
図１において、１はＰ型シリコン基板、２は素子分離領
域、３はゲート酸化膜、４はゲート電極、５−１，５−
２はＮ型ソース・ドレイン領域、６は第１層間絶縁膜、
７は配線シリサイド、８は下部電極、９は容量絶縁膜、
１０は上部電極、１１はコンタクトホール、及び１２は
エッチングストッパである。
示す。図１は、本発明の蓄積容量形成方法を用いて形成
されたメモリセルの１実施例の断面図である。メモリセ
ルはＭＯＳトランジスタと蓄積容量部とを有している。
図１において、１はＰ型シリコン基板、２は素子分離領
域、３はゲート酸化膜、４はゲート電極、５−１，５−
２はＮ型ソース・ドレイン領域、６は第１層間絶縁膜、
７は配線シリサイド、８は下部電極、９は容量絶縁膜、
１０は上部電極、１１はコンタクトホール、及び１２は
エッチングストッパである。
【００１８】本発明のメモリセルの形成方法について図
２〜図１２に示す断面図で実施例を説明する 図２では、半導体基板１上にＭＯＳトランジスタが形
成、第１絶縁層間膜６が形成される。そののちＮ型ソー
ス・ドレイン領域５−１と配線シリサイドを接続するコ
ンタクトホールが形成され、配線シリサイド７が形成さ
れる。図３から図４では、配線シリサイド上に、エッチ
ングストッパ１２が成膜される。そののち平坦化膜１３
が形成され、平坦化される。これによって容量コンタク
トのレジストパターン形成は、平坦な膜上で行うことが
できる。
２〜図１２に示す断面図で実施例を説明する 図２では、半導体基板１上にＭＯＳトランジスタが形
成、第１絶縁層間膜６が形成される。そののちＮ型ソー
ス・ドレイン領域５−１と配線シリサイドを接続するコ
ンタクトホールが形成され、配線シリサイド７が形成さ
れる。図３から図４では、配線シリサイド上に、エッチ
ングストッパ１２が成膜される。そののち平坦化膜１３
が形成され、平坦化される。これによって容量コンタク
トのレジストパターン形成は、平坦な膜上で行うことが
できる。
【００１９】図５では、Ｎ型ソース・ドレイン領域５−
２と下部電極８を接続する容量コンタクトのエッチング
を行う。このとき層間絶縁膜の膜厚が厚くなるにともな
って、コンタクトエッチングは飛躍的に困難になる。図
６では、容量コンタクトを導電体膜で埋め込み、エッチ
バックを行って、容量コンタクトを形成する。このとき
エッチバックによる層間絶縁膜の膜べりは大きいが、平
坦化膜があるためエッチングストッパが膜べりすること
はない。
２と下部電極８を接続する容量コンタクトのエッチング
を行う。このとき層間絶縁膜の膜厚が厚くなるにともな
って、コンタクトエッチングは飛躍的に困難になる。図
６では、容量コンタクトを導電体膜で埋め込み、エッチ
バックを行って、容量コンタクトを形成する。このとき
エッチバックによる層間絶縁膜の膜べりは大きいが、平
坦化膜があるためエッチングストッパが膜べりすること
はない。
【００２０】図７では、平坦化膜のみを選択的に除去す
る。ここで平坦化膜と下部電極のコア１４は、どちらも
エッチングストッパに対して選択的に除去されなければ
ならない。よってこれらの膜は同じ種類の膜か、同一の
エッチングレートをもつ膜でなければならない。
る。ここで平坦化膜と下部電極のコア１４は、どちらも
エッチングストッパに対して選択的に除去されなければ
ならない。よってこれらの膜は同じ種類の膜か、同一の
エッチングレートをもつ膜でなければならない。
【００２１】図８から図１０では、下部電極の底部とな
る導電体膜を成膜、下部電極形成時にコアとなる例えば
ボロン、リン等を含む酸化膜を成膜する。そののち下部
電極の形状になるよう、前記酸化膜および導電体膜のエ
ッチングを行う。そしてサイドウォールとなる導電体膜
１５を成膜する。図１１では、前記導電体膜をエッチバ
ック、コアの周辺部にのみ導電体膜が残るようにする。
図１２では、コアの全面除去を行う。このときエッチン
グストッパの膜厚は十分に残っているため、層間膜中に
空洞が発生することはない。
る導電体膜を成膜、下部電極形成時にコアとなる例えば
ボロン、リン等を含む酸化膜を成膜する。そののち下部
電極の形状になるよう、前記酸化膜および導電体膜のエ
ッチングを行う。そしてサイドウォールとなる導電体膜
１５を成膜する。図１１では、前記導電体膜をエッチバ
ック、コアの周辺部にのみ導電体膜が残るようにする。
図１２では、コアの全面除去を行う。このときエッチン
グストッパの膜厚は十分に残っているため、層間膜中に
空洞が発生することはない。
【００２２】
【実施例２】次に、本発明の実施例２について図１３〜
図１７に示す。図１３から図１７は、別の方法で円筒型
スタックトキャパシタの下部電極を形成するときのプロ
セスに、本発明を適用したときの１実施例である。図１
３では、半導体基板１上にＭＯＳトランジスタが形成、
第１絶縁層間膜６が形成される。そののちＮ型ソース・
ドレイン領域５−１と配線シリサイドを接続するコンタ
クトホールが形成され、配線シリサイド７が形成され
る。そして配線シリサイド上に、エッチングストッパ１
２が成膜される。そののち平坦化膜１３が形成され、平
坦化される。これによって容量コンタクトのレジストパ
ターン形成は、平坦な膜上で行うことができる。
図１７に示す。図１３から図１７は、別の方法で円筒型
スタックトキャパシタの下部電極を形成するときのプロ
セスに、本発明を適用したときの１実施例である。図１
３では、半導体基板１上にＭＯＳトランジスタが形成、
第１絶縁層間膜６が形成される。そののちＮ型ソース・
ドレイン領域５−１と配線シリサイドを接続するコンタ
クトホールが形成され、配線シリサイド７が形成され
る。そして配線シリサイド上に、エッチングストッパ１
２が成膜される。そののち平坦化膜１３が形成され、平
坦化される。これによって容量コンタクトのレジストパ
ターン形成は、平坦な膜上で行うことができる。
【００２３】次に、Ｎ型ソース・ドレイン領域５−２と
下部電極８を接続する容量コンタクトのエッチングを行
う。容量コンタクトを導電体膜で埋め込み、エッチバッ
クを行って、容量コンタクト８を形成する。平坦化膜の
みを選択的に除去する。下部電極の底部となる導電体膜
を成膜する。そして下部電極の底部の形に、前記導電体
膜のエッチングを行う。
下部電極８を接続する容量コンタクトのエッチングを行
う。容量コンタクトを導電体膜で埋め込み、エッチバッ
クを行って、容量コンタクト８を形成する。平坦化膜の
みを選択的に除去する。下部電極の底部となる導電体膜
を成膜する。そして下部電極の底部の形に、前記導電体
膜のエッチングを行う。
【００２４】図１４では、下部電極形成時にコアとなる
例えばボロン、リン等を含む酸化膜を成膜する。そのの
ち下部電極の形状になるよう、前記酸化膜および導電体
膜を開口する。図１５から図１６では、そしてサイドウ
ォールとなる導電体膜１５を成膜する。この導電体膜を
エッチバック、コアの周辺部にのみ導電体膜が残るよう
にする。図１７では、コアをエッチングストッパをスト
ッパにして選択的に除去する。
例えばボロン、リン等を含む酸化膜を成膜する。そのの
ち下部電極の形状になるよう、前記酸化膜および導電体
膜を開口する。図１５から図１６では、そしてサイドウ
ォールとなる導電体膜１５を成膜する。この導電体膜を
エッチバック、コアの周辺部にのみ導電体膜が残るよう
にする。図１７では、コアをエッチングストッパをスト
ッパにして選択的に除去する。
【００２５】
【発明の効果】以上説明したように、本発明によって、
第２層間絶縁膜中の空洞の発生を防ぐことにより、容量
膜の絶縁破壊を防ぐことができる。これとともに第２層
間絶縁膜の膜厚を薄くするできることによって、容量コ
ンタクトのコンタクトオープン系のビット不良の発生を
抑えることができ、半導体メモリの歩留まりが向上する
という効果を奏するものである。
第２層間絶縁膜中の空洞の発生を防ぐことにより、容量
膜の絶縁破壊を防ぐことができる。これとともに第２層
間絶縁膜の膜厚を薄くするできることによって、容量コ
ンタクトのコンタクトオープン系のビット不良の発生を
抑えることができ、半導体メモリの歩留まりが向上する
という効果を奏するものである。
【図１】本発明のメモリセルの１実施例を示す断面図。
【図２】本発明のメモリセルの形成方法の実施例を説明
するための断面図。
するための断面図。
【図３】本発明のメモリセルの形成方法の実施例を説明
するための断面図。
するための断面図。
【図４】本発明のメモリセルの形成方法の実施例を説明
するための断面図。
するための断面図。
【図５】本発明のメモリセルの形成方法の実施例を説明
するための断面図。
するための断面図。
【図６】本発明のメモリセルの形成方法の実施例を説明
するための断面図。
するための断面図。
【図７】本発明のメモリセルの形成方法の実施例を説明
するための断面図。
するための断面図。
【図８】本発明のメモリセルの形成方法の実施例を説明
するための断面図。
するための断面図。
【図９】本発明のメモリセルの形成方法の実施例を説明
するための断面図。
するための断面図。
【図１０】本発明のメモリセルの形成方法の実施例を説
明するための断面図。
明するための断面図。
【図１２】本発明のメモリセルの形成方法の実施例を説
明するための断面図。
明するための断面図。
【図１３】本発明のメモリセルの形成方法の別の実施例
を説明するための断面図。
を説明するための断面図。
【図１４】本発明のメモリセルの形成方法の別の実施例
を説明するための断面図。
を説明するための断面図。
【図１５】本発明のメモリセルの形成方法の別の実施例
を説明するための断面図。
を説明するための断面図。
【図１６】本発明のメモリセルの形成方法の別の実施例
を説明するための断面図。
を説明するための断面図。
【図１７】本発明のメモリセルの形成方法の別の実施例
を説明するための断面図。
を説明するための断面図。
【図１８】従来のメモリセルの例を示す断面図。
【図１９】従来のメモリセルの１例を示す断面図。
【図２０】従来のメモリセルの形成方法の実施例を説明
するための断面図。
するための断面図。
【図２１】従来のメモリセルの形成方法の実施例を説明
するための断面図。
するための断面図。
【図２２】従来のメモリセルの形成方法の実施例を説明
するための断面図。
するための断面図。
【図２３】従来のメモリセルの形成方法の実施例を説明
するための断面図。
するための断面図。
【図２４】従来のメモリセルの形成方法の実施例を説明
するための断面図。
するための断面図。
【図２５】従来のメモリセルの形成方法の実施例を説明
するための断面図。
するための断面図。
【図２６】従来のメモリセルの形成方法の実施例を説明
するための断面図。
するための断面図。
【図２７】従来のメモリセルの形成方法の実施例を説明
するための断面図。
するための断面図。
【図２８】従来までの技術で、問題を解決しようとした
場合を説明するための１断面図。
場合を説明するための１断面図。
【図２９】従来までの技術で、問題を解決しようとした
場合を説明するための１断面図。
場合を説明するための１断面図。
１，Ｐ型シリコン基板 ２，素子分離領域 ３，ゲート酸化膜 ４，ゲート電極 ５−１，５−２，Ｎ型ソース・ドレイン領域 ６，第１層間絶縁膜 ７，配線シリサイド ８，下部電極 ９，容量絶縁膜 １０，上部電極 １１，コンタクトホール １２，エッチングストッパ １３，平坦化膜 １４，コア １５，サイドウォール導電膜 １６，第２層間絶縁膜 １７，空洞
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成８年５月１５日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】図面の簡単な説明
【補正方法】変更
【補正内容】
【図面の簡単な説明】
【図１】本発明のメモリセルの１実施例を示す断面図。
【図２】本発明のメモリセルの形成方法の実施例を説明
するための断面図。
するための断面図。
【図３】本発明のメモリセルの形成方法の実施例を説明
するための断面図。
するための断面図。
【図４】本発明のメモリセルの形成方法の実施例を説明
するための断面図。
するための断面図。
【図５】本発明のメモリセルの形成方法の実施例を説明
するための断面図。
するための断面図。
【図６】本発明のメモリセルの形成方法の実施例を説明
するための断面図。
するための断面図。
【図７】本発明のメモリセルの形成方法の実施例を説明
するための断面図。
するための断面図。
【図８】本発明のメモリセルの形成方法の実施例を説明
するための断面図。
するための断面図。
【図９】本発明のメモリセルの形成方法の実施例を説明
するための断面図。
するための断面図。
【図１０】本発明のメモリセルの形成方法の実施例を説
明するための断面図。
明するための断面図。
【図１１】本発明のメモリセルの形成方法の実施例を説
明するための断面図。
明するための断面図。
【図１２】本発明のメモリセルの形成方法の実施例を説
明するための断面図。
明するための断面図。
【図１３】本発明のメモリセルの形成方法の別の実施例
を説明するための断面図。
を説明するための断面図。
【図１４】本発明のメモリセルの形成方法の別の実施例
を説明するための断面図。
を説明するための断面図。
【図１５】本発明のメモリセルの形成方法の別の実施例
を説明するための断面図。
を説明するための断面図。
【図１６】本発明のメモリセルの形成方法の別の実施例
を説明するための断面図。
を説明するための断面図。
【図１７】本発明のメモリセルの形成方法の別の実施例
を説明するための断面図。
を説明するための断面図。
【図１８】従来のメモリセルの例を示す断面図。
【図１９】従来のメモリセルの１例を示す断面図。
【図２０】従来のメモリセルの形成方法の実施例を説明
するための断面図。
するための断面図。
【図２１】従来のメモリセルの形成方法の実施例を説明
するための断面図。
するための断面図。
【図２２】従来のメモリセルの形成方法の実施例を説明
するための断面図。
するための断面図。
【図２３】従来のメモリセルの形成方法の実施例を説明
するための断面図。
するための断面図。
【図２４】従来のメモリセルの形成方法の実施例を説明
するための断面図。
するための断面図。
【図２５】従来のメモリセルの形成方法の実施例を説明
するための断面図。
するための断面図。
【図２６】従来のメモリセルの形成方法の実施例を説明
するための断面図。
するための断面図。
【図２７】従来のメモリセルの形成方法の実施例を説明
するための断面図。
するための断面図。
【図２８】従来までの技術で、問題を解決しようとした
場合を説明するための１断面図。
場合を説明するための１断面図。
【図２９】従来までの技術で、問題を解決しようとした
場合を説明するための１断面図。
場合を説明するための１断面図。
【符号の説明】 １，Ｐ型シリコン基板 ２，素子分離領域 ３，ゲート酸化膜 ４，ゲート電極 ５−１，５−２，Ｎ型ソース・ドレイン領域 ６，第１層間絶縁膜 ７，配線シリサイド ８，下部電極 ９，容量絶縁膜 １０，上部電極 １１，コンタクトホール １２，エッチングストッパ １３，平坦化膜 １４，コア １５，サイドウォール導電膜 １６，第２層間絶縁膜 １７，空洞
Claims (6)
- 【請求項１】 半導体基板上に１つのＭＯＳトランジス
タを形成し、そののち絶縁層間膜を形成、下部電極とソ
ース・ドレイン領域に接続するコンタクトホールを形
成、筒状の蓄積容量部の下部電極を形成する蓄積容量部
形成方法において、該絶縁層間膜は該下部電極の円筒の
側壁部を形成時に核となる絶縁膜（コアと呼ぶ）の除去
時にエッチングストッパとしてのはたらく絶縁膜（エッ
チングストッパと呼ぶ）とその上の平坦化のための絶縁
膜（平坦化膜と呼ぶ）で構成されており、ソース・ドレ
イン領域と該下部電極を接続するコンタクトホールを形
成したのち、該平坦化膜を除去し、該エッチングストッ
パの真上に該下部電極を形成することを特徴とする蓄積
容量部形成方法。 - 【請求項２】 前記平坦化膜と前記コアは同一膜か、同
等のエッチングレートをもつ膜で、前記エッチングスト
ッパに対して選択的にエッチングされる膜であることを
特徴とする請求項１記載の蓄積容量部形成方法。 - 【請求項３】 前記エッチングストッパがシリコン窒化
膜であり、前記平坦化膜がボロン、リン等の不純物を含
むシリコン酸化膜であり、前記コアがシリコン酸化膜で
あることを特徴とする請求項１記載の蓄積容量部形成方
法。 - 【請求項４】 前記エッチングストッパがシリコン窒化
膜であり、前記平坦化膜がボロン、リン等の不純物を含
むシリコン酸化膜であり、前記コアがボロン、リン等の
不純物を含むシリコン酸化膜であることを特徴とする請
求項１記載の蓄積容量部形成方法。 - 【請求項５】 前記エッチングストッパがシリコン酸化
膜であり、前記平坦化膜がボロン、リン等の不純物を含
むシリコン酸化膜であり、前記コアがボロン、リン等の
不純物を含むシリコン酸化膜であることを特徴とする請
求項１記載の蓄積容量部形成方法。 - 【請求項６】 前記エッチングストッパがシリコン酸化
膜であり、前記平坦化膜がボロン、リン等の不純物を含
むシリコン酸化膜であり、前記コアがボロン、リン等の
不純物を含むシリコン酸化膜であり、該コア除去には気
化したフッ酸水溶液を用いることを特徴とする請求項１
記載の蓄積容量部形成方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8063674A JP2924771B2 (ja) | 1996-02-26 | 1996-02-26 | 蓄積容量部形成方法 |
| KR1019970005838A KR100227771B1 (ko) | 1996-02-26 | 1997-02-25 | 메모리 셀 내에 적층 캐패시터의 원통형 저장 노드를 제조하는 방법 |
| US08/806,420 US5907772A (en) | 1996-02-26 | 1997-02-26 | Method of producing cylindrical storage node of stacked capacitor in memory cell |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8063674A JP2924771B2 (ja) | 1996-02-26 | 1996-02-26 | 蓄積容量部形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09232544A true JPH09232544A (ja) | 1997-09-05 |
| JP2924771B2 JP2924771B2 (ja) | 1999-07-26 |
Family
ID=13236150
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8063674A Expired - Lifetime JP2924771B2 (ja) | 1996-02-26 | 1996-02-26 | 蓄積容量部形成方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5907772A (ja) |
| JP (1) | JP2924771B2 (ja) |
| KR (1) | KR100227771B1 (ja) |
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| KR20010004368A (ko) * | 1999-06-28 | 2001-01-15 | 김영환 | 강유전체 메모리 소자 및 그 제조 방법 |
| KR100470165B1 (ko) | 1999-06-28 | 2005-02-07 | 주식회사 하이닉스반도체 | 반도체소자 제조 방법 |
| KR100308187B1 (ko) | 1999-11-05 | 2001-11-02 | 윤종용 | 디램 셀 제조방법 및 그에 의해 제조된 디램 셀 |
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|---|---|
| KR970063744A (ko) | 1997-09-12 |
| JP2924771B2 (ja) | 1999-07-26 |
| US5907772A (en) | 1999-05-25 |
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| S111 | Request for change of ownership or part of ownership |
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| R250 | Receipt of annual fees |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| R350 | Written notification of registration of transfer |
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