TWI717428B - 經設計之基材上之寬帶隙元件積體電路結構 - Google Patents

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Abstract

本文揭示的是包括形成在經設計之基材上的複數組磊晶層的寬帶隙積體電路（例如氮化鎵（GaN）積體電路）、以及製造WBG積體電路的方法。磊晶層具有的熱膨脹係數（CTE）與經設計之基材的CTE大體上匹配。平台、內部互連件、及電極將每組磊晶層設置成WBG元件。外部互連件將不同的WBG元件連接到WBG積體電路中。CTE匹配允許在6吋或更大的經設計之基材上形成具有降低錯位密度和大於10微米的總厚度的磊晶層。大的基材尺寸和厚的WBG磊晶層允許在單一基材上製造大量的高密度WBG積體電路。

Description

經設計之基材上之寬帶隙元件積體電路結構
本專利申請案主張於2015年12月4日提出申請的美國臨時專利申請案第62/263462號的優先權權益，為了所有的目的將該申請案之內容以引用方式全部併入本文中。
本案揭露內容關於經設計之基材上之寬帶隙元件積體電路結構。
寬帶隙(WBG)半導體元件的製造是昂貴且耗時的。例如，氮化鎵(GaN)材料可以藉由異質磊晶(epi)生長製程形成，異質磊晶生長製程涉及在晶格結構(或晶格常數)與沈積的GaN不同的半導體載體基材上沉積GaN。GaN與載體基材之間的晶格不匹配可能會產生可能負面地影響元件產率和性能的缺陷、錯位、及應變。此外，GaN層和載體基材可能具有不同的熱膨脹係數(CTE)。熱處理(例如GaN磊晶生長)會使GaN裂開或分層、或彎曲，而且在一些情況下會破壞載體基材。不同的CTE可能會限制基材晶圓的尺寸，從而限制規模並妨礙WBG元件和解決方案的整體製造成本的降低。
本發明大體而言係關於使用經設計之基材（engineered substrate）製造WBG積體電路。更具體言之，本發明係關於適用於使用大的經設計之基材和包括複數組磊晶層的厚WBG磊晶層來製造高密度、低成本WBG積體電路（例如GaN積體電路）的方法和系統，其中經設計之基材的CTE大體上與WBG磊晶層的CTE匹配。如本文所述，本發明的一些實施例已被應用於藉由磊晶生長在經設計之基材上製造固態元件。該等方法和技術可被應用於各種半導體處理操作。例如，本發明的一些實施例包括藉由在經設計之基材上生長複數組磊晶層、然後蝕刻磊晶層以暴露每組磊晶層的至少一個區域用於形成電連接和隔離而在經設計之基材上製造固態元件的方法。本發明的一些實施例包括藉由在經設計之基材上形成第一組磊晶層、遮蔽所形成的磊晶層組的至少一個區域、在未被遮蔽的第一組磊晶層的區域的頂部上形成第二組磊晶層、以及在遮蔽區域內形成電連接和隔離而在經設計之基材上製造固態元件的方法。
依據本發明的一個實施例，一種製造積體電路的方法包括在經設計之基材上形成WBG磊晶層，其中該WBG磊晶層包括複數組磊晶層，並且該經設計之基材包括形成在塊體材料上的經設計之層。該塊體材料具有與WBG磊晶層的CTE匹配的CTE。該方法還包括在該複數組磊晶層的每一組內形成內部互連件和電極，以將每組磊晶層設置成複數個WBG元件中的一個WBG元件。該方法進一步包括在該複數個WBG元件的不同WBG元件的電極之間形成外部互連件以形成積體電路。在一些實施例中，形成在經設計之基材上的WBG磊晶層具有至少10微米的厚度。在一些實施例中，該塊體材料具有至少150毫米的直徑。
依據本發明的另一個實施例，一種元件包括複數組GaN磊晶層，其中該複數組GaN磊晶層的組合厚度大於10微米。該元件還包括在該複數組GaN磊晶層的至少一些組內蝕刻出的平台（mesa）、形成在該等平台內的內部互連件、以及形成在該等內部互連件或該等GaN磊晶層中之至少一者上的電極，其中該等電極將每組GaN磊晶層設置成複數個GaN元件中的一個GaN元件。該元件進一步包括形成在至少一些該等電極上方的外部互連件，用於將該複數個GaN元件連接到積體電路中。在一些實施例中，該複數組GaN磊晶層被形成在直徑至少150毫米的經設計之基材上。在一些實施例中，該複數組GaN磊晶層的CTE與該經設計之基材的CTE匹配。
依據本發明的進一步實施例，一種GaN積體電路包括第一組GaN層、以及用於將該第一組GaN層設置成第一GaN元件的第一組平台、互連件、及電極。該GaN積體電路還包括形成在該第一組GaN層的頂部上的第二組GaN層、以及用於將該第二組GaN層設置成第二GaN元件的第二組平台、互連件、及電極。該GaN積體電路進一步包括形成在來自該第一組平台、互連件、及電極的至少一些電極和來自該第二組平台、互連件、及電極的至少一些電極上的第三組互連件，用於將該第一GaN元件連接到該第二GaN元件。在一些實施例中，該第一和第二組GaN層具有至少10微米的組合厚度。在一些實施例中，該第一和第二組GaN層被形成在直徑至少6吋的經設計之基材上並具有大體上匹配該經設計之基材的CTE的CTE。
藉由本發明可以實現許多優於傳統技術的效益。例如，本發明的實施例提供形成在經設計之基材上的固態元件，例如發光二極體（LED）或高電子遷移率電晶體（HEMT），該經設計之基材具有大體上與固態元件的磊晶層的CTE匹配的CTE。使生長基材的熱膨脹性質與磊晶層匹配減少了磊晶層及/或經設計之基材中的應力。應力是造成幾種類型的缺陷的原由。例如，應力可能增加磊晶層中的錯位密度，此舉可能損壞磊晶層的電學和光學性質。應力還可能導致磊晶層或基材中有殘餘應變，殘餘應變可能在後續步驟中產生額外的處理問題，例如應力破裂、錯位滑移、滑動、彎曲、及翹曲。熱膨脹引起的基材彎曲和翹曲可能造成在自動化設備中處理材料發生問題，而且可能限制進行元件製造所需的附加微影步驟的能力。此外，在應力材料中元件性能壽命可能縮短。應力鬆弛和應力誘發的裂紋延伸、錯位滑移、及因熱不匹配所導致的其他晶格移動可能導致一系列模式的早期故障，從降低的元件性能到元件與元件層的斷裂或剝離。
本發明的實施例提供使用CTE與WBG磊晶層的CTE匹配的大型經設計之基材來製造高密度、低成本的WBG積體電路的方法和技術。因為CTE匹配，所以可以形成較厚的磊晶層。較厚的磊晶層可以減小磊晶層的晶格結構的整體錯位密度，因此可以改善使用厚磊晶層製造的積體電路的性能和可靠度。此外，較厚的磊晶層可以允許更多的元件被整合在每個單元區域中，因此可以增加元件密度、減小每個積體電路的尺寸、及/或允許製造更複雜的電路。因為可以減小每個積體電路的尺寸並且可以使用大的基材，所以可以在一個基材上製造更多的積體電路。此外，可以將經設計之基材與製造的積體電路分離並重複使用於生長新的磊晶層。因此，可以明顯降低每個積體電路的總成本。
結合下文和附圖來更詳細地描述本發明的這些和其他實施例與許多的優點和特徵。
本發明大體而言係關於使用經設計之基材製造寬帶隙（WBG）積體電路。更具體言之，本發明係關於使用大型經設計之基材和包括複數組磊晶層的厚WBG磊晶層來製造高性能、高密度、低成本WBG積體電路（例如氮化鎵（GaN）積體電路）的方法和系統，其中經設計之基材的熱膨脹係數（CTE）大體上與WBG磊晶層的CTE匹配。如本文所述，本發明的一些實施例已被應用於藉由磊晶生長在經設計之基材上製造固態元件。該等方法和技術可被應用於各種半導體處理操作。應注意的是，雖然在下面描述的一些實施例中使用GaN積體電路作為實例，但仍可以使用本文揭示的方法和技術來製造其他的WBG積體電路。
經設計之基材上的 GaN 磊 晶層
第1圖圖示形成在經設計之基材（ES）110上的GaN磊晶層130。經設計之基材110的製造可以從諸如氮化鋁（AlN）晶圓的多晶陶瓷晶圓112開始。在各種實施例中，陶瓷晶圓112可以包含其他多晶材料，例如碳化矽（SiC）、氮化鎵（GaN）、氮化鋁鎵（AlGaN）等。
可以將一系列的經設計之層114（例如氧化物、氮化物、及多晶矽的層）沉積到陶瓷晶圓112上以形成經設計之基材110的外層。經設計之層114可以為隨後的GaN磊晶層提供黏附、缺陷管理、及擴散阻障。可以將附加的氧化物層116沉積在陶瓷晶圓112的一側上。可以使用化學機械平坦化（CMP）製程將一部分的氧化物層116拋光，以產生用於隨後晶圓接合的平滑表面。
可以使用矽晶圓120進行層轉移製程。可以將矽晶圓120佈植幾種元素以在Si內部產生損傷界面，此舉可以有助於形成用於附接氧化物層116的矽接合層122。例如，在附接在一起的矽晶圓120和氧化物層116上施加壓力可以使矽晶圓120以原子等級鍵結到氧化物層116。
在接合製程之後，剝離製程可以活化矽晶圓120內部的損傷界面並使矽接合層122中的佈植元素膨脹，從而使矽晶圓120的頂部部分與具有經設計之層114的陶瓷晶圓112分離。鍵結到氧化物層116的剩餘矽接合層122可以是相對薄的，例如小於約5微米，因此對經設計之基材110的CTE可以不會有明顯的貢獻。因此，經設計之基材110的CTE主要是由陶瓷晶圓112的CTE所決定。
可以使用矽以外的材料來產生單晶薄接合層。這些單晶材料可以包括SiC、GaN、AlGaN、AlN、ZnO、藍寶石等。
可以藉由磊晶生長數個層或子層來形成GaN磊晶層130（也可以被稱為磊晶層）以在經設計之基材110的頂部上形成磊晶結構。應將本文中使用的術語「層」理解為包括包含相同或不同材料的多個層或子層的結構。在一些實施例中，可以將緩衝層132形成在矽接合層122上，而且可以將GaN磊晶層130（磊晶層）形成在緩衝層132的頂部上。陶瓷晶圓112與GaN磊晶層130的CTE可以是在寬的溫度範圍（例如從約25℃至約1200℃）間大致上匹配的，例如在彼此的約0.1％、0.5％、1％、2％、5％或10％內。這個CTE匹配使得品質更高的磊晶層能夠形成在較大的陶瓷晶圓112上而沒有裂開或翹曲。例如，可以將GaN磊晶層130形成在6吋、8吋、12吋、或更大的經設計之基材110上。使用較大的晶圓可以增加每個晶圓的元件總數，從而產出較便宜的GaN元件。
CTE匹配還可以使明顯更厚的GaN磊晶層130（例如幾十或幾百微米）能夠形成在經設計之基材110的頂部上。組合的磊晶層可以減小GaN磊晶層130與矽接合層122之間的晶格結構的總錯位密度。此外，可以使用數量更多的磊晶層來為更寬的GaN元件陣列製造更複雜的電路。
其他例示的經設計之基材和其他磊晶結構被描述在以下的美國專利中，將該等專利之整體內容以引用方式全部併入本文中：U.S. 7,358,152；U.S. 7,535,100；U.S. 6,593,212；U.S. 6,497,763；U.S. 6,328,796；U.S. 6,323,108；U.S. 9,293,678；U.S. 9,082,692；U.S. 9,269,858；U.S. 9,147,803；U.S. 9,012,253；U.S. 8,436,362；U.S. 8,729,563；及U.S. 9,166,107。
經設計之基材上的 GaN 積體電路
第2圖為包括被形成在經設計之基材110上的多個GaN元件150的積體電路200之側面剖視圖。如上所述，經設計之基材110與GaN磊晶層130之間的CTE匹配使得更厚的GaN元件能夠形成在更大的晶圓上。例如，CTE匹配使得GaN元件150能夠形成在經設計之基材110上，經設計之基材110具有等於或大於約150毫米（即約6吋或更大）的直徑152。CTE匹配還使得具有厚度154的組合GaN磊晶層能夠被形成在經設計之基材110上，厚度154等於或大於約10微米。
較大的晶圓直徑152可以使得更多的晶粒能夠形成在同一基材上。更大的GaN磊晶層厚度154可以使得更多的GaN元件150能夠以更複雜的積體電路垂直形成在每個晶粒上。在各種實施例中，晶圓直徑152和GaN磊晶層厚度154可以更大或更小。
GaN元件150A-150N可以各自使用一組或更多組的GaN磊晶層156形成。例如，可以將用於GaN元件150A的一組磊晶層156A形成在緩衝層132的頂部上。可以將用於GaN元件150B的一組磊晶層156B形成在用於GaN元件150A的磊晶層156A的頂部上。可以在磊晶層156A和156B的頂部上形成用於各種數量的附加GaN元件的各種數量的附加磊晶層。
在磊晶層156形成之後，可以進行第一蝕刻製程158A來向下蝕刻磊晶層156到達GaN元件150A的磊晶層156A。例如，在一些實施例中，可以使遮罩位於磊晶層156的左側和中心部分。然後可以使用第一蝕刻製程158A（例如化學、氣相、或雷射蝕刻製程）來向下蝕刻通過磊晶層156N-156B到達磊晶層156A。
然後可以將一組平台、互連件、及電極160A形成在該組磊晶層156A的一個或更多個層上。例如，平台和互連件可以向下延伸到磊晶層156A的一個或更多個層。然後可以在互連件上形成電極160A，以將磊晶層156A設置成GaN元件150A。
可以進行第二蝕刻製程158B來向下蝕刻磊晶層156到達用於GaN元件150B的該組磊晶層156B。例如，可以使遮罩位於磊晶層156的左側和右側部分上。然後可以使用濕蝕刻或乾蝕刻製程來向下蝕刻磊晶層156到達磊晶層156B。可以將第二組平台、互連件、及電極160B形成在磊晶層156B的一個或更多個層上，以將磊晶層156B設置成GaN元件150B，如以上關於GaN元件150A所述。可以對每組磊晶層156重複蝕刻製程158（例如蝕刻製程158N）和平台、互連件、及電極形成製程，以使用每組磊晶層156形成GaN元件150。
可以在蝕刻製程158與GaN元件150的形成之間或之後形成互連件162。例如，可以將遮罩放在不需要互連件162的區域上方。然後可以在暴露區域上方形成互連件162，以連接不同GaN元件150的電極160。例如，互連件162A可以將GaN元件150A的一些電極160A與GaN元件150B的一些電極160B連接。
在相同或不同的製程中，可以在GaN元件150B和150N的某些部分上形成互連件162B，以將GaN元件150B的一些電極160B與GaN元件150N的一些電極160N連接。在相同或不同的製程中，可以形成互連件162N，互連件162N將GaN元件150N上的一些電極160N連接到其他GaN元件150上的電極。
在一些實施例中，可以在形成互連件162之前進行製程，以在互連件162下方形成絕緣層163，以將不同的GaN元件150電隔離。
每組磊晶層156A-156N都可以形成不同類型的、具有不同n型或p型摻雜區域組合的單極或雙極GaN元件。磊晶層156可以形成電子元件、光電子元件、功率元件、或射頻（RF）元件的各種組合。
在一些實施例中，可以採用「選擇性磊晶」製程作為上述後磊晶蝕刻製程158A、158B、...、及158N的替代製程，以形成替代的N元件磊晶結構。例如，在一個選擇性磊晶製程中，在沉積GaN元件150A的第一組磊晶層（epi #1）之後，可以使用有組織的圖案來遮蔽晶圓表面的某些區域，以防止隨後GaN沉積在遮蔽區域上。
當晶圓被遮蔽時，可以將GaN元件150B的第二組磊晶層（epi #2）沉積在epi #1上。epi #1表面上的遮蔽區域不接收epi #2的任何沉積。可以重複進行此選擇性磊晶沉積製程以產生第2圖所示具有N組磊晶層（包括epi #1、epi #2、...、及epi #N）的平台結構。可以在重複的選擇性磊晶沉積製程期間或完成之後形成電極160、絕緣層163、及互連件162。
例示積體電路及其製造
第3圖圖示使用第2圖所示的GaN磊晶層156形成在經設計之基材上的一個例示積體電路300。在此實例中，用於GaN元件150A的該組磊晶層可以形成寬帶隙（WBG）場效高電子遷移率電晶體（HEMT），並且用於GaN元件150B的該組磊晶層可以形成發光二極體（LED）。HEMT（GaN元件150A）包括源極170、閘極172、及汲極174。LED（GaN元件150B）包括n型摻雜的陰極178和p型摻雜的陽極176，p型摻雜的陽極176連接到HEMT（GaN元件150A）的汲極174。
第4圖圖示在用於形成第3圖的積體電路300的例示GaN磊晶層130中用於不同GaN元件的不同GaN層。再次地，這只是一個實例，而且其他結構也可以形成HEMT（GaN元件150A）和LED（GaN元件150B）。用於HEMT的典型磊晶層組可以包括形成在緩衝層132上的未摻雜GaN層180、及沈積在GaN層180上的氮化鋁鎵（AlGaN）層184。由於極化誘導的導帶彎曲，可以將二維電子氣（2DEG）形成在AlGaN層184下方。可以將GaN蓋層186形成為AlGaN層184上方的保護層。
可以將可選的隔離GaN層188形成在GaN蓋層186上方，以在HEMT（GaN元件150A）與LED（GaN元件150B）之間提供電隔離。當使HEMT的磊晶層組暴露時，隔離GaN層188還可以提供防止過度蝕刻的保護。
可以將用於LED（GaN元件150B）的GaN磊晶層組形成在用於HEMT的磊晶層組的頂部上。例如，可以將n型GaN（N-GaN）層190形成在隔離GaN層188上。具有多層GaN和氮化銦鎵（InGaN）的主動區可以形成主動多量子阱（MQW）層192。接下來的操作可以在MQW層192的頂部上形成阻電流氮化鋁鎵（AlGaN）層194，並在AlGaN層194上形成p型GaN（P-GaN）層196。
施加電壓穿過N-GaN層190和P-GaN層196可以將載子注入MQW層192中並引起光發射。在一個實例中，形成HEMT（GaN元件150A）和LED（GaN元件150B）的磊晶層組各自高達約5或6 μm厚。在一個實例中，P-GaN層196、AlGaN層194、及MQW層192的組合大約是0.5 μm厚。
第5圖圖示如何在積體電路300的下一個製造階段使用第4圖的不同GaN層來設置不同的GaN元件。下一個製造階段可以在積體電路300的左側部分上方使用硬遮罩。蝕刻製程158A可以向下蝕刻穿過LED（GaN元件150B）的磊晶層的右側部分到達GaN蓋層186。平台193可以被向下蝕刻到未摻雜的GaN層180，而且可以在平台193中形成埋入式接觸195。
下一個處理操作可以在HEMT（GaN元件150A）與LED（GaN元件150B）之間向下垂直蝕刻平台202到經設計之基材110中。介電質材料可以覆蓋平台202，以在HEMT（GaN元件150A）與LED（GaN元件150B）之間提供橫向電氣隔離。下一個處理操作可以在埋入式接觸195上建構源極164A和汲極164C，並在GaN蓋層186上建構閘極164B。
取決於HEMT元件的類型，處理操作可以在閘極164B下方向下蝕刻另一個平台到達AlGaN層184並形成另一個埋入式接觸。可以在閘極164B與GaN蓋層186之間沉積另外的介電層以形成金屬-絕緣體-半導體（MIS）HEMT元件。
下一個處理操作可以向下蝕刻平台198到達LED(GaN元件150B)的磊晶層組的N-GaN層190，並在平台198中形成埋入式n型接觸204。可以用絕緣材料(例如氧化矽)覆蓋平台198的側壁。然後可以進行處理操作以在埋入式n型接觸204上形成n型電極164E(陰極)，並在P-GaN層196上形成p型電極164D(陽極)。
然後處理操作可以在P-GaN層196的頂部上形成p型接觸互連件，用於經由佈線層連接到p型電極164D。P型電極164D及/或p型接觸互連件可以是透明的或高反射性的，取決於選擇用於LED元件的最終元件結構。下一個處理操作可以在汲極164C和p型電極164D上方形成互連件162A用於將HEMT(GaN元件150A)的汲極連接到LED(GaN元件150B)的p型電極164D(陽極)。在各種實施例中，還可以進行處理操作以在互連件162A下方形成絕緣層163。
在形成互連件162A之後，可以例如在緩衝層132將包括HEMT(GaN元件150A)和LED(GaN元件150B)的積體電路300與經設計之基材110分離，其中分離的經設計之基材之後可以被重複使用於製造更多的元件，此舉將進一步降低製造元件的成本。分離的積體電路300可以在分離出經設計之基材110的未摻雜GaN層180或附近具有粗糙的表面。可以將摻雜有磷光體的矽樹脂材料層施加到粗糙的表面以封裝積體電路300。
在積體電路300的操作過程中，可以施加偏壓穿過HEMT（GaN元件150A）的源極164A和LED（GaN元件150B）的n型電極164E。可以將活化電壓施加到HEMT的閘極164B，以將來自源極164A的偏壓連接到LED的p型電極164D，並在發射光的MQW層192中激發電子。用於HEMT的GaN磊晶層組對於從MQW層192發射的光可以是大體上透明的。光可以直接離開進入形成在倒置GaN層180上的矽樹脂層中，或是被高反射性p型電極及/或p型接觸互連件反射到矽樹脂層中。光可以激發矽樹脂層中的磷光體，從而可以將從MQW層192發射的光轉換成從LED（GaN元件150B）以不同波長輸出的光。
在另一個實例中，積體電路的結構可以使用不同的單晶層122，例如藍寶石或SiC。
實例方法
第6圖圖示依據本發明的實施例說明使用經設計之基材製造WBG積體電路（例如GaN積體電路）的方法600之簡化流程圖。方法600可以包括在602在塊體材料上形成經設計之基材。塊體材料可以包括多晶基材，例如以上參照第1圖描述的陶瓷晶圓112。經設計之基材可以包括封裝多晶基材的一個或更多個在外的經設計之層，例如上述的經設計之層114。
方法600可以進一步包括在604在經設計之基材上形成WBG磊晶層（例如GaN磊晶層）。塊體材料可以具有與WBG磊晶層的CTE匹配的CTE，使得在寬的溫度範圍（例如從約25℃至約1200℃）間塊體材料與WBG磊晶層的CTE可以在彼此的約0.1％、0.5％、1％、2％、5％、或10％內。WBG磊晶層可以包括複數組磊晶層，如以上參照第2圖描述的。
方法600還可以包括在606蝕刻通過該複數組磊晶層以暴露該複數組磊晶層中的每一組的至少一個區域。蝕刻製程可以是例如用於N組磊晶層（第1組至第N組）的重複性N-1步驟製程。例如，在第一處理步驟期間，可以蝕刻第2組至第N組的磊晶層的區域以暴露第1組的磊晶層的區域。在第二處理步驟期間，可以蝕刻第3組至第N組的磊晶層的區域以暴露第2組的磊晶層的區域。可以重複處理步驟以暴露第3組至第N-1組中每一組的磊晶層的區域。
方法600可以進一步包括在608在複數組磊晶層的每一組的暴露區域內形成內部互連件和電極，以將每組磊晶層設置成複數個WBG元件（例如GaN元件）中的一個WBG元件，如以上參照第2圖和第5圖描述的。
方法600可以進一步包括在610在複數個WBG元件的不同WBG元件的電極之間形成外部互連件以形成積體電路，如以上參照第2圖和第5圖描述的。
應當理解的是，第6圖中圖示的具體步驟提供了依據本發明的實施例處理經設計之基材結構的特定方法。還可以依據替代的實施例進行其他的步驟程序。例如，本發明的替代實施例可以以不同的順序進行以上概述的步驟。此外，第6圖圖示的個別步驟可以包括多個子步驟，該等子步驟可被以適合個別步驟的各種程序進行。此外，可以添加額外的步驟及/或可以去除某些步驟，視特定應用而定。例如，方法600還可以包括在形成複數組磊晶層之前在經設計之基材上形成緩衝層、以及將所形成的積體電路與經設計之基材分離。所屬技術領域中具有通常知識者將認可許多的變化、修改、及替代。
第7圖圖示依據本發明的另一個實施例說明使用經設計之基材製造WBG積體電路（例如GaN積體電路）的方法700之簡化流程圖。方法700可以包括在702在塊體材料上形成經設計之基材。塊體材料可以包括多晶基材，例如以上參照第1圖描述的陶瓷晶圓112。經設計之基材可以包括封裝多晶基材的一個或更多個在外的經設計之層，例如上述的經設計之層114。
方法700可以進一步包括在704在經設計之基材上形成WBG磊晶層（例如GaN磊晶層）。塊體材料可以具有與WBG磊晶層的熱膨脹係數（CTE）匹配的CTE，使得在寬的溫度範圍（例如從約25℃至約1200℃）間塊體材料與WBG磊晶層的CTE可以在彼此的約0.1％、0.5％、1％、2％、5％、或10％內。WBG磊晶層可以包括複數組磊晶層，如以上參照第2圖描述的。在複數組磊晶層的形成過程中，可以將先前形成在經設計之基材上的每一組磊晶層的一個區域遮蔽，以防止隨後的磊晶層組被形成在先前形成的磊晶層組的遮蔽區域上。以這種方式，可以使每一組磊晶層的至少一個區域暴露用於形成電連接。
方法700還可以包括在706在複數組磊晶層的每一組的遮蔽區域內形成內部互連件和電極，以將每一組磊晶層設置成複數個WBG元件（例如GaN元件）中的一個WBG元件，如以上參照第2圖和第5圖描述的。
方法700可以進一步包括在708在複數個WBG元件的不同WBG元件的電極之間形成外部互連件以形成積體電路，如以上參照第2圖和第5圖描述的。
應當理解的是，第7圖中圖示的具體步驟提供了依據本發明的實施例處理經設計之基材結構的特定方法。還可以依據替代的實施例進行其他的步驟程序。例如，本發明的替代實施例可以以不同的順序進行以上概述的步驟。此外，第7圖圖示的個別步驟可以包括多個子步驟，該等子步驟可被以適合個別步驟的各種程序進行。此外，可以添加額外的步驟及/或可以去除某些步驟，視特定應用而定。例如，方法700還可以包括在形成複數組WBG磊晶層之前在經設計之基材上形成緩衝層、以及將所形成的積體電路與經設計之基材分離。所屬技術領域中具有通常知識者將認可許多的變化、修改、及替代。所屬技術領域中具有通常知識者將認可許多的變化、修改、及替代。
還理解的是，本文描述的實例和實施例僅用於說明的目的，而且鑑於該等實例和實施例，各種的修改或變化將可被所屬技術領域中具有通常知識之人士思及並被包括在本申請的精神和範圍內及所附申請專利範圍的範圍內。
110‧‧‧經設計之基材（ES）112‧‧‧陶瓷晶圓114‧‧‧經設計之層116‧‧‧氧化物層120‧‧‧矽晶圓122‧‧‧矽接合層130‧‧‧GaN磊晶層132‧‧‧緩衝層150‧‧‧GaN元件152‧‧‧直徑154‧‧‧厚度156‧‧‧磊晶層158‧‧‧蝕刻製程160‧‧‧電極162‧‧‧互連件163‧‧‧絕緣層164A‧‧‧源極164B‧‧‧閘極164C‧‧‧汲極
164D:p型電極
164E:n型電極
170:源極
172:閘極
174:汲極
176:陽極
178:陰極
180:未摻雜GaN層
184:AlGaN層
186:GaN蓋層
188:隔離GaN層
190:N-GaN層
192:主動多量子阱(MQW)層
193:平台
194:氮化鋁鎵(AlGaN)層
195:埋入式接觸
196:p型GaN(P-GaN)層
198:平台
200:積體電路
202:平台
204:埋入式n型接觸
300:積體電路
600:方法
700:方法
第1圖圖示形成在經設計之基材上的GaN磊晶層。
第2圖為包括形成在經設計之基材上的多個GaN元件的積體電路之側面剖視圖。
第3圖圖示形成在經設計之基材上的例示積體電路。
第4圖圖示用於不同GaN元件的不同GaN層。
第5圖圖示如何使用第4圖的不同GaN層設置不同的GaN元件。
第6圖圖示依據本發明的實施例說明使用經設計之基材製造WBG積體電路的方法之簡化流程圖。
第7圖圖示依據本發明的另一個實施例說明使用經設計之基材製造WBG積體電路的方法之簡化流程圖。
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110‧‧‧經設計之基材(ES)
132‧‧‧緩衝層
150‧‧‧GaN元件
152‧‧‧直徑
154‧‧‧厚度
156‧‧‧磊晶層
158‧‧‧蝕刻製程
160‧‧‧電極
162‧‧‧互連件
163‧‧‧絕緣層
200‧‧‧積體電路

Claims (20)

  1. 一種形成半導體元件方法，該方法包含以下步驟：在一經設計之基材(engineered substrate)上形成一寬帶隙(WBG)磊晶層，其中該WBG磊晶層包括複數組磊晶層，並且其中該經設計之基材包括被形成在一塊體材料上的經設計之層，該塊體材料的熱膨脹係數(CTE)與該WBG磊晶層的CTE匹配；藉由形成一第一組內部互連件和一第一組電極，基於該複數組磊晶層中的一第一組磊晶層形成一第一WBG元件；藉由形成一第二組內部互連件和一第二組電極，基於該複數組磊晶層中的一第二組磊晶層形成一第二WBG元件；以及在該第一組電極的至少一者與該第二組電極的至少一者之間形成一或多個外部互連件。
  2. 如請求項1所述之方法，其中形成在該經設計之基材上的該WBG磊晶層具有至少10微米的一厚度。
  3. 如請求項1所述之方法，進一步包含以下步驟：在直徑至少150毫米的該塊體材料上形成該經設計之基材。
  4. 如請求項1所述之方法，其中：該WBG磊晶層為一氮化鎵(GaN)磊晶層；以及該經設計之基材包含一氮化鋁(AlN)晶圓和氧化物、氮化物或多晶矽中之至少一者的一個或更多個外層。
  5. 如請求項1所述之方法，其中：該第二組磊晶層位於該第一組磊晶層的頂部上。
  6. 如請求項5所述之方法，進一步包含以下步驟：向下蝕刻穿過該第二組磊晶層的橫向部分直到該第一組磊晶層。
  7. 如請求項5所述之方法，進一步包含以下步驟：在該第一組電極與該第二組電極之間垂直蝕刻一平台(mesa)通過該WBG磊晶層，以將該第一WBG元件與該第二WBG元件橫向隔離。
  8. 如請求項5所述之方法，進一步包含以下步驟：在該第一組磊晶層與該第二組磊晶層之間形成一隔離WBG層。
  9. 如請求項1所述之方法，其中：該第一WBG元件包含一高電子遷移率電晶體(HEMT)；及 該第二WBG元件包含一發光二極體(LED)；以及該一或多個外部互連件將該HEMT連接到該LED。
  10. 如請求項9所述之方法，其中在該經設計之基材上形成該WBG磊晶層之步驟包含以下步驟：在該第二組磊晶層內形成多量子阱(MQW)。
  11. 如請求項1所述之方法，進一步包含以下步驟：遮蔽先前形成在該經設計之基材上的磊晶層組的某些區域，以防止隨後的磊晶層組形成在該先前形成的磊晶層組的遮蔽區域中。
  12. 如請求項1所述之方法，進一步包含以下步驟：在形成該複數組磊晶層之前在該經設計之基材上形成一緩衝層。
  13. 一種元件，包含：複數組氮化鎵(GaN)磊晶層，該複數組GaN磊晶層的組合厚度大於10微米；在該複數組GaN磊晶層的至少一些組內蝕刻出的平台；形成在該等平台內的內部互連件；形成在該等內部互連件或該等GaN磊晶層中之至少一者上的電極，該等電極將每組GaN磊晶層設置成 複數個GaN元件中的一GaN元件；以及形成在至少一些該等電極上方的外部互連件，用於將該複數個GaN元件連接到一積體電路中。
  14. 如請求項13所述之元件，其中該複數組GaN磊晶層形成在直徑至少150毫米的一經設計之基材上。
  15. 如請求項14所述之元件，其中該複數組GaN磊晶層的一熱膨脹係數(CTE)與該經設計之基材的一CTE匹配。
  16. 如請求項13所述之元件，其中：一第一組GaN磊晶層形成一電晶體；位於該第一組GaN磊晶層的頂部上的一第二組GaN磊晶層形成一發光二極體(LED)；以及該等外部互連件將形成在該電晶體上的一電極與形成在該LED上的一電極連接。
  17. 如請求項16所述之元件，其中：該第二組GaN磊晶層形成發射光的多量子阱(MQW)；以及該第一組GaN磊晶層對於從MQW發射的光大體上是透明的。
  18. 一種氮化鎵(GaN)積體電路，包含：一第一組GaN層； 一第一組平台、互連件、及電極，用於將該第一組GaN層設置成一第一GaN元件；一第二組GaN層，形成在該第一組GaN層的頂部上；一第二組平台、互連件、及電極，用於將該第二組GaN層設置成一第二GaN元件；以及一第三組互連件，形成在來自該第一組平台、互連件、及電極的至少一些電極和來自該第二組平台、互連件、及電極的至少一些電極上，用於將該第一GaN元件連接到該第二GaN元件。
  19. 如請求項18所述之GaN積體電路，其中該第一和第二組GaN層具有至少10微米的一組合厚度。
  20. 如請求項18所述之GaN積體電路，其中該第一和第二組GaN層被形成在一直徑至少6吋的一經設計之基材上，並且具有的一熱膨脹係數(CTE)大體上匹配該經設計之基材的一CTE。
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