KR100906282B1 - 수직 ｆｉｎ－ｆｅｔ ｍｏｓ 디바이스 - Google Patents
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Abstract
낮은 컨택 저항을 보이는 새로운 고밀도의 수직 Fin-FET 디바이스가 개시된다. 이 수직 Fin-FET 디바이스는 트랜지스터 바디 역할을 하는 수직 실리콘 "핀"(12A)을 갖는다. 도핑 소스 및 드레인 영역(26A, 28A)은 상기 핀(12A)의 바닥 및 상단 각각에 형성된다. 게이트(24A, 24B)는 상기 핀의 측벽을 따라 형성된다. 상기 게이트(24A, 24B)에 적절한 바이어스가 인가되면, 전류는 핀(12A)을 통해 소스 및 드레인 영역(26A, 28A)사이를 수직으로 흐른다. pFET, nFET, 멀티-핀, 단일-핀, 멀티-게이트 그리고 더블-게이트 수직 Fin-FET을 동시에 형성하기 위한 집적된 프로세스가 설명된다.
수직 Fin-FET, MOS, CMOS, 트랜지스터, 반도체 핀
Description
본 발명은 일반적으로 반도체 디바이스에 관한 것으로, 좀더 구체적으로는 MOSFET(금속 산화물 반도체 전계 효과 트랜지스터) 디바이스에 관한 것이며, 특히 수직(vertical) MOSFET에 관한 것이다.
1965년, Fairchild Semiconductor의 연구개발 디렉터인, Dr. Gordon Moore는 집적회로당 트랜지스터 디바이스의 수가 1950년대 후반의 제1세대 집적회로의 개발이후 매 2년마다 두배로 되는 것을 발견했으며, 이러한 경향은 가까운 미래에도 계속될 것으로 예상했다. 이러한 발견은 "무어의 법칙"으로 불린다. 거의 40년이 지난 현재, 수많은 부정적인 예견에도 불구하고, 반도체 집적에 대한 꾸준한 노력은 무어의 법칙을 효과적으로 확인시켜주고 있으며, 이러한 경향은 가까운 미래에도 계속될 것으로 기대된다. 집적회로 집적도를 증가시키기 위해 반도체 디바이스 크기를 줄이려는 프로세스는 일반적으로 "스케일링(scaling)"으로 언급된다.
반도체 MOS(금속-산화물-반도체) 디바이스의 계속되는 스케일링 노력은 높은 집적회로 패키징 밀도에 대한 공헌뿐만 아니라 집적회로 성능을 향상시킨다. 현재 가능한 MOS 기술 및 방법의 물리적 한계에 대한 스케일링 프로세스가 계속될 수록, 더욱 디바이스 크기를 줄이고 디바이스 성능을 개선시키기 위해 새로운 기술 및 방법이 개발된다. MOS 디바이스 크기가 줄어들수록, 소스/드레인 컨택 저항(source/drain contact resistance)과 전류 수송 능력(current carrying capacity)를 포함하는 다양한 영역에서 중대한 문제가 발생한다. 적어도 이러한 두 영역에서, 극히 작은 크기는 성능에 반하는 역할을 하는 경향이 있다.
극히 작은-구조의 FET의 전류 유동 캐패시티를 개선시키기 위해 채택된 한가지 접근법은 "더블 게이트"(본 명세서에서는 듀얼 게이트로도 언급됨) 트랜지스터의 개발이다. 원칙적으로, 더블-게이트 트랜지스터는 2개의 트랜지스터가 병렬로 된것과 같이 수행하며, 이것에 의해 소스와 드레인 사이의 전류 흐름을 개선시킨다. 더블-게이트 트랜지스터의 대표적 타입이 개시되었다: 평면 더블-게이트 트랜지스터와 더블-게이트 FinFET.
평면 더블-게이트 FET은 끝에 각각 소스와 드레인이 있으며 그 사이에 채널이 있는 수평의 "평면(planar)" 트랜지스터 바디를 갖는다는 점에서 종래 단일 게이트 트랜지스터와 다르지 않다. 그러나, 단일 게이트 트랜지스터와 달리, 평면 더블-게이트 FET은 소스 및 드레인 사이에 제2의 병렬 채널을 효과적으로 생성하는 트랜지스터 바디 아래의 제2 게이트가 있다. 그러나, 제2, 베리드 게이트를 형성하고 이것을 연결하는데 심각한 프로세스 복잡성이 있으며, 평면 더블-게이트 트랜지스터는 스케일링되는 능력에 있어서 종래 평면 트랜지스터 구조물과 크게 다르지 않다. 이러한 평면 디바이스는 스케일링의 물리적 한계에 빠르게 도달한다.
더블-게이트 Fin-FET은 트랜지스터 바디로서 역할을 하는 얇은 수직 실리콘 "핀(fin)"을 이용한다. 핀의 수평으로 반대인 끝은 소스 및 드레인 역할을 한다. 핀이 그 수직 측벽 둘다를 따라 형성된 병렬 게이트를 갖도록 게이트 구조물은 "U"의 역방향 구성으로 핀 주변에 형성된다. 평면 더블-게이트 트랜지스터에와 같이, 더블-게이트 Fin-FET은 소스 및 드레인 사이에 병렬 채널을 효과적으로 생성시켜 소스 및 드레인 사이의 전류 흐름을 개선시킨다. 더블 게이트가 적절히 바이어스되면, 전류는 소스 및 드레인 사이의 핀을 통해 수평적으로 흐른다. Fin-FET의 트랜지스터 바디는 얇은 수직 구조물이기 때문에, 유사 평면 디바이스보다 상당한 공간 절약이 있다. 그러나, Fin-FET에서 직렬 저항은 심각한 문제이다.
본 발명은 트랜지스터 바디 역할을 하는 수직 실리콘 "핀"으로 낮은 컨택 저항을 갖는 고집적 수직 Fin-FET 디바이스를 제조한다. 도핑 소스 및 드레인 영역은 핀의 하단 및 상단 각각에 형성된다. 게이트 구조물은 핀의 측벽을 따라 형성되고, 소스와 드레인 영역 사이의 수직 거리를 스패닝(spanning)하고 얇은 게이트 절연체에 의해 핀으로부터 분리된다. 게이트에 적절한 바이어스가 인가되면, 소스 및 드레인 영역사이의 채널 영역을 통해 전류는 수직으로 흐른다. 선택적 도핑의 사용을 통해, 본 수직 FinFET 디바이스의 nFET 및 pFET 변형은 동일 기판상에 쉽게 형성된다. 바람직하게, 기판은 SOI(실리콘-온-인슐레이터) 웨이퍼이며, 또는 인슐레이터층 위에 형성되는 실리콘층(예를 들면, 베리드 산화물층-"BOX"을 갖는 임의의 기판 또는 그 일부가 채택될 수도 있다.
본 발명의 수직 Fin-FET 디바이스의 기본 구조물은 절연층상에 배치된 적어도 하나의 수직 반도체 핀에 특징이 있다. 도핑 소스 및 드레인 영역은 핀(들)의 하단 및 상단 부분에 형성되며 게이트 도체는 적어도 하나의 반도체 핀의 수직 측벽을 따라 배치된다. 게이트 도체는 얇은 게이트 절연체에 의해 핀으로부터 떨어진다.
본 발명의 일측면에 따라, 게이트 도체는 핀(들)의 소스 영역과 드레인 영역 사이의 수직 거리를 스팬한다. 게이트 도체가 핀의 양측상에 배치되므로, 수직 Fin-FET은 기본적으로 듀얼-게이트 디바이스이다. 적절한 바이어싱 전압이 게이트 도체에 인가되면, 각 게이트에 인접한 소스 및 드레인 영역 사이 채널은 효과적으로 병렬 채널을 생성하고 수직 Fin-FET의 전류 수송 능력을 단일 게이트 디바이스와 비교했을때 보다 더 증가시킨다.
일반적으로, 소스 도체는 핀의 양측상 소스 영역과 컨택한다. 소스 컨택(일반적으로 금속)은 소스 도체에 접속시키기 위해 채택되며, 드레인 컨택은 드레인 영역에 접속하며 게이트 컨택은 게이트 도체에 접속한다.
본 발명의 일측면에 따라, 게이트 접속은 분리되어 또는 공통으로 만들어 질 수 있다. 핀의 반대측상의 게이트 도체에 접속하는 분리된 게이트 컨택을 제공하는 것은 멀티-게이트 수직 Fin-FET을 초래하며 이것에 의해 게이트 각각은 개별적으로 제어될 수 있다. 핀의 반대측상의 게이트 도체를 단일 게이트 컨택과 병렬로 연결시키는 것은 강화된 드라이브 능력을 갖는 더블-게이트 수직 Fin-FET을 초래한다.
본 발명의 또 다른 측면에 따라, 상기 수직 Fin-FET의 "단일-소스" 변형에서 소스 컨택은 오직 핀의 한 측면상의 소스 도체에 접속할 수 있다.
수직 Fin-FET의 멀티-핀 버전은 멀티 핀을 생성하고 소스 도체가 모두 함께 접속되고, 드레인 영역이 모두 함께 접속되고 게이트 도체가 모두 함께 접속되도록 이들을 병렬로 연결시키는 것에 의해 쉽게 형성된다. 대안적으로, 2개의 게이트 컨택이 제공되어 하나의 게이트 컨택은 각각의 핀의 한 측면상의 모든 게이트 도체에 접속하고 다른 하나의 게이트 컨택은 각각의 핀의 다른 측면상의 게이트 도체에 접속하도록 상기 게이트는 접속될 수 있다.
본 발명의 또 다른 측면에 따라, "팻-드레인(fat-drain)" 변경은 드레인 컨택 저항을 개선시킨다. 이러한 변경에서, 드레인 컨택은 핀 옆으로의 확장을 통해 "넓어진다(widened)".
도핑을 선택하는 것에 의해, nFET 및 pFET 디바이스는 동일 기판상에 쉽게 생성된다. nFET 디바이스에서, 소스 영역, 드레인 영역, 게이트 도체 그리고 소스 도체는 모두 n+ 도핑된다. pFET 디바이스에서, 소스 영역, 드레인 영역, 게이트 도체 그리고 소스 도체는 모두 p+ 도핑된다.
임의의 개수의 pFET 및/또는 nFET 디바이스가 생성될 수 있으며, 단일-핀 디바이스에서와 같은 동일 프로세스 단계를 이용하여 멀티-Fin 디바이스가 생성될 수 있다. 이것은 기본적으로 동일한 프로세스 단계를 이용하는 단일 기판상에 형성되는 단일-핀 및/또는 멀티-핀 pFET 및/또는 nFET 디바이스의 임의의 조합을 허용한다. 이러한 디바이스들은 CMOS 회로 또는 비-상보형 회로의 부분이 될 수 있으며 또는 큰 집적회로 디바이스의 부분이 될 수 있다.
상기 수직 fin-FET 디바이스를 형성하기 위한 한가지 적절한 방법은 이하의 일련의 프로세싱 단계로 요약될 수 있다.
(1) 절연층 위에 배치된 반도체 층을 구비하는 반도체 기판을 제공하는 단계,
(2) 상기 반도체층을 통해 상기 절연층 아래로 병렬 트렌치를 에칭하는 것에 의해 상기 절연층의 상단상에 수직 반도체 핀을 형성하는 단계,
(3) 도핑된 도체가 상기 핀의 하단 부분에 접속하도록 상기 트렌치의 하단에 도핑된 소스 도체를 선택적으로 증착하는 단계,
(4) 상기 도핑된 도체 위에 소스 절연체를 형성하는 단계,
(5) 상기 트렌치의 측벽을 따라 게이트 절연체를 형성하는 단계,
(6) 소스 영역을 생성하기 위해 상기 도핑된 도체로부터 상기 핀의 하단 부분으로 도펀트를 열적으로 드라이브하는 단계,
(7) 상기 게이트 절연체에 의해 상기 핀으로부터 떨어지는, 상기 핀의 수직 측벽을 따라 게이트 도체를 형성하는 단계,
(8) 그 내부에 드레인 영역을 형성하기 위해 상기 핀의 상단 부분을 도핑하는 단계,
(9) 상기 트렌치, 핀 그리고 게이트 도체의 노출된 측벽을 따라 측벽 스페이서를 형성하는 단계,
(10) 밑에있는 도핑된 소스 도체를 노출시키기 위해 상기 소스 절연체를 에칭백(etching back)하는 단계,
(11) 상기 소스 및 게이트 도체의 노출된 부분에 실리사이드를 형성하는 단계,
(12) 산화물 트렌치-충전물질로 상기 트렌치를 충전하고 평탄화하는 단계,
(13) 선택적 에칭, 금속 충전, 화학적-기계적 연마의 다마신 프로세스에 의해 금속 소스, 드레인 및 게이트 컨택을 형성하는 단계.
도 1-10은 본 발명에 따른, 일련의 프로세싱 단계에서 SOI 기판상의 수직 Fin-FET 반도체 구조물의 단면도이다.
도 11은 본 발명에 따른, 소스, 드레인 및 게이트 컨택이 있는 수직 Fin-FET 반도체 구조물의 평면도이다.
도 12-14는 본 발명에 따른, 도 11의 수직 Fin-FET 반도체 구조물의 다른 단면도이다.
도 15는 본 발명에 따른, 수직 Fin-FET 반도체 구조물의 "팻 드레인" 실시예의 단면도이다.
도 16은 본 발명에 따른, 수직 Fin-FET 반도체 구조물의 "단일-측면 소스" 실시예의 평면도이다.
도 17은 본 발명에 따른, 수직 Fin-FET 반도체 구조물의 "멀티-게이트" 실시예의 평면도이다.
도 18은 본 발명에 따른, 수직 Fin-FET 반도체 구조물의 "멀티-핀" 실시예의 단면도이다.
본 발명은 트랜지스터 바디 역할을 하는 높고, 얇은 수직 실리콘 "핀"을 형성함으로써 낮은 컨택 저항을 갖는 고-밀도, 수직 Fin-FET 디바이스를 제조한다. 적절히 도핑된 소스 및 드레인 영역이 핀의 하단 및 상단에 각각 형성되며 도핑된 소스 및 드레인 영역을 오버래핑(overlapping)하며 핀의 측벽을 따라 게이트 구조물이 형성되며, 이것에 의해 소스와 드레인 영역 사이에서 핀의 수직 채널 영역을 생성한다. 적절한 바이어스가 게이트에 인가되면, 전류는 게이트 구조물에 인접한 채널 영역에서 형성되는 채널을 통해 수직으로 흐르며 소스 및 드레인 영역 사이에서 확장한다. 선택적 도핑을 이용하여, 본 수직 Fin-FET 디바이스의 nFET 및 pFET 변형이 동일 기판상에 쉽게 형성된다. 바람직하게는, 상기 기판은 SOI(silicon-on-insulator) 웨이퍼이며, 절연층(예를 들면, 베리드 산화물층 - "BOX") 위에 형성되는 실리콘층을 구비하는 임의의 적절한 기판 또는 그 일부가 채택될 수 있다. 바람직하게는, 베리드 산화물층(BOX)에 차례로 놓이는 실리콘층 위에있는 질화물층을 갖는 SOI 기판이 채택된다.
수직 Fin-FET 반도체 구조물을 형성하는 방법의 바람직한 실시예는 이하와 같이 요약될 수 있다: (1) 적절한 기판(예를 들면, SOI)내의 절연층 상단상에 길고, 얇은 수직 반도체(실리콘) "핀"을 형성하는 단계(예를 들면, 실리콘층을 통해 절연층(예를 들면, BOX) 아래로 병렬 트렌치를 에칭하는 것에 의해); (2)도핑 폴리실리콘 도체가 핀의 하단 부분에 컨택하도록 트렌치의 하단에 n+ 및/또는 p+ 도핑 폴리실리콘 도체를 선택적으로 증착하는 단계(형성될 FinFET 디바이스의 타입에 적절하게: nFET 및/또는 pFET); (3) 상기 폴리실리콘 위에 HDP 산화물 절연층을 형성하는 단계; (4) 종래 마스킹 및 주입 기술을 이용하여 적절한 채널 도핑("핀"내에) 을 이루는 단계; (5) 상기 트렌치의 측벽을 따라 게이트 절연체를 형성하고 상기 핀의 하단 부분으로 폴리실리콘 도펀트를 열적으로 "드라이빙" 하는 단계; (6) 상기 핀의 측면상에 게이트 도체를 형성하는 단계(게이트 절연체는 상기 핀으로부터 상기 게이트 도체를 분리시킴); (7) 그 내부에 드레인 영역을 형성하기 위해 상기 핀의 상단 부분내로 n+ 및/또는 p+ 도펀트를 선택적으로 주입하는 단계(형성될 FinFET 디바이스의 타입에 적절하게: nFET 및/또는 pFET); (8) 측벽 스페이서를 형성하기 위해 질화물을 증착하고 에칭백하는 단계; (9) 밑에 있는 도핑 폴리실리콘 소스 도체를 노출시키기 위해 상기 HDP 산화물을 에칭백하고 상기 소스 및 게이트 도체의 노출된 부분에 실리사이드를 형성하는 단계; (10) 산화물 트렌치 충전물질로 상기 트렌치를 충전하고 CMP(화학-기계적 연마)를 통해 평탄화하는 단계; (11) 선택적 에칭, 금속 충전, 화학적-기계적 연마의 다마신 프로세스에 의해 금속 소스, 드레인 및 게이트 컨택을 형성하는 단계.
본 발명의 바람직한 실시예(들)의 이하의 상세한 설명에서 도면 특징들은 스케일링되지 않은 것이며 오직 구조물과 특징 사이의 관계를 개략적으로 표현하는 것으로 도시되었다.
도 1은 본 발명에 따라, n-채널 및 p-채널 수직 Fin-FET이 형성될 SOI 웨이퍼 기판(100)의 단면도이다. 바람직하게, 웨이퍼 기판 구조물은 그 위에 베리드 산화물층(BOX)(4)이 형성되는 벌크 실리콘층(2)을 구비한다. 베리드 산화물층(4) 위에 있는 것은 단결정 실리콘층(6)이다. 질화물 유전층(예를 들면, SiN)(8)이 실리콘층(6) 위에 있다. 바람직하게 실리콘층(6)은 50-200 나노미터(nM - 10-9) 의 두께이며, 다른 디바이스 스케일링에서는 더 얇은 층이 적절할 수 있다.
도 2는 질화물층(8) 및 실리콘층(6)을 통해 BOX층(4)까지의 병렬 트렌치(10A, 10B, 10C, 10D)를 형성하기 위한 에칭 이후의 도 1의 웨이퍼 기판(100)을 표시하는 웨이퍼 기판(200)의 단면도이다. 트렌치10A 및 10B는 그 사이의 제1 핀(12A)을 규정(define)하고, 이것은 nFET 트랜지스터(도면에서는 "nFET"으로 지시됨)의 바디가 될 것이다. 제1 핀(12A)은 질화물 "캡(cap)"(14A)을 갖는다. 트렌치 10C 및 10D 그 사이의 제2 핀(12B)을 규정하고, 이것은 pFET 트랜지스터(도면에서는 "pFET"으로 지시됨)의 바디가 될 것이다. 제2 핀(12B) 또한 질화물 "캡"(14B)을 갖는다. 트렌치 10B 및 10C는 그 사이에 질화물 캡(16A)이 있는 실리콘 기반(16B)을 포함하는 스페이서 구조물을 규정한다. 바람직하게는, 핀 12A 및 12B는 10-20 nM 폭이며, 다른 디바이스 스케일링에서는 더 작은 폭이 적절할 수 있다. 핀 12A 및 12B의 높이는 실리콘층(6)의 두께와 동일하며, 바람직하게는 50-200nM이다.
도 3은 트렌치 10A 및 10B 각각의 하단에 n+ 도핑 폴리실리콘 소스 도체(18A, 18B)를 형성하고, 트렌치 10C 및 10D 각각의 하단에 p+ 도핑 폴리실리콘 소스 도체(18C, 18D)를 형성한 이후의 도 2의 웨이퍼 기판(200)을 표시하는 웨이퍼 기판(300)의 단면도이다. 바람직하게, 소스 도체(18A 및 18B)는 미완성(inchoate) "pFET" 디바이스( 도면에서는 "pFET"으로 지시됨)를 마스킹하고 트렌치 10A 및 10B(미완성 "nFET" 디바이스와 관련된 것으로 도면에서는 "nFET"으로 지시됨)내에 n+ 도핑 폴리실리콘을 증착하고 핀(12A)의 하단 부분에서만 컨택하도록 트렌치(10A 및 10B)를 일정하게 충전하는 n+ 소스 도체(18A 및 18B)를 일정 깊이로 에칭백하는 것에 의해 형성된다. 그 다음 마스크가 제거되고 소스 도체(18C 및 18D)는 미완성(inchoate) "nFET" 디바이스( 도면에서는 "nFET"으로 지시됨)를 마스킹하고 트렌치 10C 및 10D(미완성 "pFET" 디바이스와 관련된 것으로 도면에서는 "pFET"으로 지시됨)내에 p+ 도핑 폴리실리콘을 증착하고 핀(12B)의 하단 부분에서만 컨택하도록 트렌치(10C 및 10D)를 일정하게 충전하는 p+ 소스 도체(18C 및 18D)를 일정 깊이로 에칭백하는 것에 의해 형성된다. 당업자라면 프로세싱 순서(즉, 여기서 설명한 것과 같이 n+ 소스 도체(18A 및 18B)가 먼저 형성되거나 p+ 소스 도체(18C 및 18D)가 먼저 형성되거나)는 중요하지 않다는 것을 이해할 수 있을 것이다. 또한, 오직 nFET 디바이스 또는 pFET 디바이스만이 요구될때는, 일부 중간 단계가 생략될 수 있다.
도 4는 소스 도체(18A, 18B, 18C, 18D) 각각의 상단에 HDP 산화물층(20A, 20B, 20C, 20D)을 형성한 이후의 도 3의 웨이퍼 기판(300)을 표시하는 웨이퍼 기판(400)의 단면도이다. 바람직하게, HDP 산화물층은 HDP(고밀도 플라즈마) 산화물 증착 프로세스에 이어 측벽 에칭으로 형성된다. 미완성 nFET 및 pFET 트랜지스터( 도면에는 "nFET" 및 "pFET"으로 각각 지시됨)이 큰, 집적 반도체 디바이스의 일부라고 한다면, 당업자는 이 시점에서 적절히 패터닝된 마스크를 이용하여 가스 페이즈 도핑 및/또는 웰 주입이 수행될 수 있다는 것을 이해할 수 있을 것이다.
도 5는 게이트 절연체(22)를 형성하고 소스 영역(26A 및 26B)을 형성하기 위해 소스 도체(18A, 18B, 18C, 18D)로부터 핀(12A 및 12B)으로 소스 도펀트를 "드라이브 인(drive in)"한 이후의 도 4의 웨이퍼 기판(400)을 표시하는 웨이퍼 기판(500)의 단면도이다. 바람직하게, 게이트 절연체(22)는 트렌치(10A, 10B, 10C, 10D)의 노출된 실리콘 측벽(핀(12A 및 12B)의 노출된 측벽을 포함)상에 열적 산화물 형성 프로세스를 통해 형성될 수 있다. 이와 같은 열적 프로세스는 소스 도체(18A 및 18B)내의 n+ 소스 도펀트의 제1 핀(12A)의 하단 소스영역 부분(26A)으로의 열적 확산 그리고 소스 도체(18C 및 18D)내의 p+ 소스 도펀트의 제2 핀(12B)의 하단 소스영역 부분(26B)으로의 열적 확산 "드라이브 인"을 야기시킨다. 필요한 경우, 추가적인 열처리가 소스 "드라이브 인" 열적 확산 프로세스를 계속시키기 위해 채택될 수 있다. 도시된 바와 같이, 핀의 반대측으로부터의 "드라이브 인" 소스 확산은 겹치고(overlap) 섞이는(mix) 경향이 있다(소스 영역 26A 및 26B내에서 겹친 곡선으로 도시됨). HDP 산화물층(20A, 20B, 20C, 20D)은 드라이브 인 프로세스가 핀내의 소스 영역(26A 및 26B)이 HDP 산화물층(20A, 20B, 20C, 20D)의 상단 표면보다 높게 야기시킬 수 있기에 충분할 정도로 얇아야만 한다. 도면에는 도시되어 있지는 않지만, 소스 "드라이브 인" 프로세스는 스페이서 구조물의 실리콘 기반(16B)의 하단 부분으로의 확산 역시 야기시킬 것이다. 디바이스들간의 임의의 크로스-커플링 타입이 생성하는 것으로부터 이러한 소스 확산을 방지하기 위해 초기 또는 후기 단계에서 적절한 인터-디바이스 격리가 채택될 수 있다.
도 6은 폴리실리콘 게이트 도체(24A, 24B, 24C, 24D)(게이트 폴리)를 형성한 이후의 도 5의 웨이퍼 기판(500)을 표시하는 웨이퍼 기판(600)의 단면도이다. 게이트 도체(24A 및 24B)는 게이트 절연체(22)와 컨택하며 제1 핀(12A)의 반대측상에 형성되며(트렌치 10A 및 10B 각각에, 그리고 HDP 산화물층(20A 및 20B) 상단 각각에), n+ 도핑된다. 게이트 도체(24C 및 24D)는 게이트 절연체(22)와 컨택하며 제2 핀(12B)의 반대측상에 형성되며(트렌치 10C 및 10D 각각에, 그리고 HDP 산화물층(20C 및 20D) 상단 각각에), p+ 도핑된다. 게이트 도체(24A, 24B, 24C, 24D)는 핀(12A 및 12B)의 측면의 일부분까지 수직으로 확장한다. 바람직하게는, 게이트 도체(24A 및 24B)는 nFET 디바이스( 도면에서는 "nFET"으로 지시됨)의 원하는 부분만을 노출시키는 "pFET" 마스크를 형성하고, n+ 도핑 폴리실리콘을 증착하고, 적절한 깊이까지 에칭백하고, 원하는 게이트 아웃라인을 마스킹하고(nFET 리소), 적절하게 높은 방향성 에칭 프로세스, 예를 들면 반응성 이온 에칭(RIE)으로 에칭하여 형성된다. 그 다음 게이트 도체(24C 및 24D)를 형성하기 위해 유사한 프로세스가 채택될 수 있다(즉, nFET 마스크, p+ 게이트 폴리 증착, 에칭백, pFET 리소, RIE 에칭).
소스 도체(18A-D)의 형성과 같이, 당업자라면 게이트 도체(24A-D)의 형성 순서(즉, n+ 먼저 또는 p+ 먼저)는 중요하지 않다는 것을 이해할 수 있을 것이다.
도 7은 핀(12A 및 12B)의 상단 부분에 드레인 영역(28A 및 28B)을 임플랜팅한 이후의 도 6의 웨이퍼 기판(600)을 표시하는 웨이퍼 기판(700)의 단면도이다. 바람직하게는, 이것은 (1) 미완성 nFET 디바이스(및 큰 집적회로상에 동시에 형성되는 임의의 다른 nFET 디바이스(들)의 임의의 다른 핀)의 핀(12A)을 노출시키기 위해 마스킹하고, 그 다음 게이트 도체(24A 및 24B)의 상단보다 약간 낮게 핀내에서 확장하는 깊이로 n+ 도핑 드레인 영역(28A)을 형성하기 위한 임의의 적절한 프로세스로 상기 마스크를 통해 n+ 임플랜팅하고, (2) 마스크를 제거하고 미완성 pFET 디바이스(및 큰 집적회로상에 동시에 형성되는 임의의 다른 pFET 디바이스(들)의 임의의 다른 핀)의 핀(12B)을 노출시키기 위해 다시 마스킹하고 게이트 도체(24C 및 24D)의 상단보다 약간 낮게 핀내에서 확장하는 깊이로 p+ 도핑 드레인 영역(28B)을 형성하기 위한 임의의 적절한 프로세스로 상기 마스크를 통해 p+ 임플랜팅하는 것에 의해 완성된다. 전술한 바와 같이, 프로세싱의 순서(n+ 먼저 또는 p+ 먼저)는 중요하지 않다.
도 8은 질화물 측벽 스페이서(30)를 형성한 이후의 도 7의 웨이퍼 기판(700)을 표시하는 웨이퍼 기판(800)의 단면도이다. 바람직하게는, 질화물 스페이서는 질화물을 증착(임의의 적절한 증착 프로세스에 의해)하고, 그 다음 질화물이 노출된 모든 수직 측벽, 즉 트렌치(10A, 10B, 10C, 10D), 게이트 절연체(22), 게이트 도체(24A, 24B, 24C, 24D), 그리고 질화물 캡(14A, 14B, 16A)의 노출된 수직 측벽을 커버하도록 에칭백되는 것에 의해 형성된다.
도 9는 실리사이드 게이트 컨택 구조물(32A, 32B, 32C, 32D) 및 실리사이드 소스 컨택 구조물(34A, 34B, 34C, 34D)의 형성 이후의 도 8의 웨이퍼 기판(800)을 표시하는 웨이퍼 기판(900)의 단면도이다. 바람직하게는, 이러한 실리사이드 구조물은 폴리실리콘 소스 도체(18A, 18B, 18C, 18D)를 노출시키기 위해 HDP 산화물층(20A, 20B, 20C, 20D)의 노출된 부분을 통해 에칭하고, 게이트 도체(24A, 24B, 24C, 24D)의 노출 부분에 실리사이드 게이트 컨택 구조물(32A, 32B, 32C, 32D)을 형성하기 위해 그리고 소스 도체(18A, 18B, 18C, 18D)의 새롭게 노출된 부분에 실리사이드 소스 컨택 구조물(34A, 34B, 34C, 34D)을 형성하기 위해 임의의 적절한 실리사이드화(silicidation) 프로세스를 수행하는 것에 의해 형성된다. 모든 실리사이드 컨택 구조물(32x 및 34x)은 기본적으로 동시에 형성될 수 있다. 바람직하게, 실리사이드 컨택 형성 프로세스는 실리사이드화를 위한 적절한 금속(예를 들면, CoSi2 의 형성을 위한 코발트(Co))의 증착과, 임의의 적절한 수단(예를 들면, RTA)에 의한 실리사이드화와, 초과 금속의 제거를 포함한다.
도 10은 산화물 충전과 평탄화 프로세스 이후의 도 9의 웨이퍼 기판(900)을 표시하는 웨이퍼 기판(1000)의 단면도이다. 바람직하게, 산화물 충전물질(36)로 트렌치(10A, 10B, 10C, 10D)(도 1내지 7참조)를 충전(overfill)하기 위해 적절한 트렌치-충전 기술이 채택된다. 산화물 충전물질(36)은 그 다음 CMP 프로세스를 통해 평탄화된다.
도 11은 금속 소스 컨택(38A, 38B), 드레인 컨택(40A, 40B), 게이트 컨택(42A, 42B)의 형성 이후의 도10의 웨이퍼 기판(1000)을 표시하는 웨이퍼 기판(1100)의 평면도이다. 바람직하게는, 소스 컨택(38A, 38B)과 게이트 컨택(42A, 42B)은 다마신 프로세스에 의해 형성되고 이것에 의해 실리사이드 컨택 구조물에 대응하게 아래방향으로 확장하는 개구부가 산화물 충전물질내에 형성된다. 개구부는 적절한 금속 증착 프로세스를 통해 금속으로 충전(overfill)되고 금속은 CMP 평탄화 프로세스를 이용하여 연마된다. 드레인 컨택(40A, 40B)는 유사한 다마신 프로세스를 통해 형성되며 이것에 의해 질화물 캡(14A, 14B)은 핀(12A, 12B)의 도핑 드레인 영역(28A, 28B) 각각의 상단을 노출시키는 개구부를 형성하기 위해 선택적으로 에칭된다. 금속 드레인 컨택(40A, 40B)을 형성하기 위해 상기와 유사한 방식으로 금속 증착 및 CMP 연마가 이용된다. 이 시점에서, 얕은 트린체 격리(36)가 종래 STI 기술을 이용하여 각각의 트렌치 디바이스 주변에 형성된다. 소스 컨택(38A, 38B)과 게이트 컨택(42A, 42B)은 두갈래로 갈라진다는 것을 주의하여야 한다. 이것은 금속 게이트 컨택(42A)이 핀(12A)의 양측상의 실리사이드 게이트 컨택 구조물에 접속되기 때문이다. 이와 같이, 게이트 컨택(42B) 및 소스 컨택(38A, 38B)은 그 각각의 핀의 양측상의 실리사이드 컨택 구조물에 각각 접속한다. 이것은 도 12, 13, 14를 참조하여 이하에서 자세히 설명된다. 게이트 컨택(42A, 42B)은 그 각각의 디바이스를 가로질러 일부(partway)만 확장한다는 것을 주의하여야 한다. 이와 유사하게 소스 컨택(38A, 38B)은 그 각각의 디바이스를 가로질러 일부만 확장한다. 드레인 컨택(40A)은 오직 그 각각의 디바이스를 가로질러 측면으로 짧은 길이로 확장한다. 이것은 후속적으로 형성되는 디바이스들을 연결시키며 후속하여 형성되는 배선층의 라우팅을 용이하게 한다.
도 12는 소스 컨택(38A, 38B)을 통하는 A-A' 구간에서 봤을 때의 도 11의 웨이퍼 기판(1100)을 표시하는 웨이퍼 기판(1200)의 단면도이다. 도면에서, 갈라진 소스 컨택(38A)의 두개의 다리부분(leg)이 핀(12A)의 양측상의 실리사이드 소스 컨택 구조물(34A, 34B)에 컨택하기 위해 아래로 확장하고 있는 것이 보인다. 이와 유사하게, 갈라진 소스 컨택(38B)의 두개의 다리부분이 핀(12B)의 양측상의 실리사이드 소스 컨택 구조물(34C, 34D)에 컨택하기 위해 아래로 확장하고 있는 것이 보인다.
도 13은 드레인 컨택(40A, 40B)을 통하는 B-B' 구간에서 봤을 때의 도 11의 웨이퍼 기판(1100)을 표시하는 웨이퍼 기판(1300)의 단면도이다. 도면에서, 드레인 컨택(40A, 40B) 각각은 핀(12A, 12B) 각각의 드레인 영역(28A, 28B) 각각에 컨택하기 위해 아래로 확장하고 있는 것이 보인다.
도 14는 게이트 컨택(42A, 42B)을 통하는 C-C' 구간에서 봤을 때의 도 11의 웨이퍼 기판(1100)을 표시하는 웨이퍼 기판(1400)의 단면도이다. 도면에서, 갈라진 게이트 컨택(42A)의 두개의 다리부분(leg)이 핀(12A)의 양측상의 실리사이드 게이트 컨택 구조물(32A, 32B)에 컨택하기 위해 아래로 확장하고 있는 것이 보인다. 이와 유사하게, 갈라진 게이트 컨택(42B)의 두개의 다리부분이 핀(12B)의 양측상의 실리사이드 게이트 컨택 구조물(32C, 32D)에 컨택하기 위해 아래로 확장하고 있는 것이 보인다.
본 발명의 Fin-FET 디바이스의 대안적인 실시예는 드레인 컨택 저항을 개선한 "팻 드레인" 구조물을 채택한다. 이것은 도 15를 참조하여 설명된다.
도 15는 "팻-드레인" 컨택(40A,40B)을 통하는 B-B' 구간에서 봤을 때의 도 11의 웨이퍼 기판(1100)을 표시하는 웨이퍼 기판(1500)의 단면도이다. 도면에서, 드레인 컨택(40A, 40B) 각각은 핀(12A, 12B)의 측면으로 과확장(overextend)한다. 바람직하게 "팻-드레인" 컨택은 원하는 드레인 컨택 프로파일을 마스킹 오프하고, 제어된 질화물/산화물 에칭을 수행하고, 개구부의 하단에서 얇은 Si 에피택셜층(44A, 44B)을 증착하고, 금속 증착 및 CMP 연마에 의해 금속 드레인 컨택(40A, 40B)을 형성하는 것에 의해 형성된다.
일부 어플리케이션에서, 소스 컨택이 오직 그 핀의 한측면에만 접속하는 것이 바람직할 수 있다. 도 16은 소스 컨택(38A, 38B)가 오직 각 핀(12A, 12B)의 한측면상에 형성된 것을 제외하고는 도 11의 웨이퍼 기판(1100)과 유사한 웨이퍼 기판(1600)의 평면도이다.
게이트 컨택(42A, 42B)은 각 핀(12A, 12B)의 양측면상의 실리사이드 게이트 컨택 구조물에 공통으로 접속하기 위해 갈라진다(도 11, 14 참조). 일부 어플리케이션에서, Fin-FET 디바이스의 각각의 측면상의 게이트 도체에 대해 분리된 게이트 컨택을 제공하는 것이 바람직하며, 이것에 의해 멀티-게이트 전압 제어의 Fin-FET을 생성한다. 이것은 도 17을 참조하여 설명된다.
도 17은 갈라진 게이트 컨택(도 11의 42A, 42B 참조)의 형성 대신, 게이트 컨택의 다리부분이 분리되게 하여 각 실리사이드 케이트 컨택 구조물(32A, 32B, 32C, 32D)(도 10, 14를 참조)에 접속하는 분리된 게이트 컨택(42AA, 42AB, 42BA, 42BB: 미도시)을 제공하는 것을 제외하고는 도 11의 웨이퍼 기판(1100)과 유사한 웨이퍼 기판(1700)의 평면도이다. 이것은 각 Fin-FET 디바이스의 각 측면상의 게이트 컨택이 독립적으로 제어되는 것을 허용하고, 이것에 의해 멀티-게이트 수직 Fin-FET을 생성한다.
높은 드라이브 전류가 요구되는 어플리케이션에서, 수직 Fin-FET 구조물의 멀티-핀 버전이 형성될 수 있다. 모든 게이트 컨택은 병렬로 접속되고, 모든 드레인 컨택은 병렬로 접속되고 모든 소스 컨택이 병렬로 접속되어, 채택되는 핀의 수를 증가시켜 효과적인 채널 폭을 갖는 병렬-접속 수직 Fin-FET의 어레이를 생성하고, 이에 대응하여 개선된 드라이브 전류 능력을 생성한다. 실리사이드 게이트 컨택 구조물의 "왼쪽 측면" 및 "오른쪽 측면"에 분리적으로 접속하는 것은 멀티-핀 수직 Fin-FET의 듀얼-게이트 버전을 생성한다. 멀티-핀 수직 Fin-FET 디바이스는 도 18을 참조하여 설명된다.
도 18은 금속 컨택 형성 이전에 수직 Fin-FET 디바이스의 멀티-핀 버전이 형성된 웨이퍼 기판(1800)의 단면도이다. 당업자라면 멀티-핀 수직 Fin-FET을 생성하기 위해 필요한 프로세싱 단계는 기본적으로 전술한 단일-핀 디바이스와 동일하다는 것을 이해할 수 있을 것이다. 3개의 얇은 수직 핀(112A, 112B, 112C)이 형성되고, 핀(112A, 112B, 112C)을 따라 도핑 폴리실리콘 소스 도체(118A, 118B, 118C, 118D)가 형성된다. 소스 도체의 도핑은 형성될 디바이스 타입에 적절해야 한다(nFET에 n+, pFET에 p+). HDP 산화물 절연층(120A, 120B, 120C, 120D)이 소스 도체(118A, 118B, 118C, 118D) 각각의 상단에 형성된다. 게이트 절연체, 게이트 도체 및 질화물 측벽 스페이서 모두 전술한 방식과 유사하게 형성된다. 실리사이드 게이트 컨택 구조물(132A, 132B, 132C, 132D, 132E, 132F)은 핀(112A-112C)의 각각의 측면상의 게이트 도체의 상단 표면에 형성되며 실리사이드 소스 컨택 구조물(134A, 134B, 134C, 134D, 134E, 134F)는 소스 도체(118A, 118B, 118C, 118D, 118E, 118F)의 상단 표면에 형성된다. 산화물 트렌치 충전물질(36)이 전술한 바와 같이 증착되고 평탄화된다. 후속 프로세싱 단계는 단일-핀 디바이스에 대해 전술한 바와 유사한 방식으로 금속 게이트, 소스 및 드레인 컨택을 형성한다.
본 발명의 수직 Fin-FET 디바이스는 큰 CMOS(상보성 MOS) 회로에 적용될 수 있을 것으로 생각된다. 그렇게 하는 것은 본 발명의 범위 및 의도에 완전히 포함된다. 따라서, 본 명세서의 설명은 도 1-17을 참조하여 nFET 및 pFET 디바이스를 함께 보여주고 있다. 일반적으로 이러한 디바이스는 CMOS 회로의 부분이 되며, 이에 따라 수많은 이러한 CMOS 회로를 이용하는 큰 집적회로 디바이스의 부분이 될 것이다. 또한, 본 발명의 수직 Fin-FET의 개별적 nFET과 pFET 버전은 다른 CMOS 회로 가 있는 또는 없는 집적회로 디바이스상의 임의의 회로 타입(비-상보성 회로를 포함)에서 채택될 수 있다. 당업자라면 적절한 마스킹을 통해, 임의의 원하는 nFET 및 pFET 수직 Fin-FET디바이스의 조합이 생성될 수 있다는 것을 이해할 수 있을 것이다.
본 발명의 수직 Fin-FET 및 그 다양한 실시예에서, "드레인 컨택" 그리고 "드레인 영역"은 일반적으로 핀의 상단 부분에 배치되며 "소스 컨택 구조물", "소스 도체" 그리고 "소스 영역"은 일반적으로 핀의 하단 부분에 배치되는 것으로 설명되었다. 당업자라면 많은 MOS 디바이스에서, "소스" 및 "드레인"의 지시는 바뀔 수 있으며, 실행은 두가지 방향에서 동일할 수도 그렇지 않을 수도 있으나, 트랜지스터내의 전류 흐름의 방향이 바뀔 수 있다.
당업자라면 본 발명의 다양한 측면과 실시예가 홀로 또는 함께(예를 들면, 듀얼-게이트, 단일-측면 소스, 팻 드레인, 멀티-핀, 등등) 이용될 수 있음을 이해할 수 있을 것이다. 예를 들면, 듀얼-게이트, 멀티-핀 디바이스는 이미 설명되었다. 또 다른 실례로, "팻 드레인" 구조물이 수직 Fin-FET의 듀얼-게이트 및/또는 멀티-핀 변형에 채택될 수도 있다.
본 명세서에 설명된 프로세싱 단계는 일반적으로 "nFET 먼저 순서"로 나타나 있으며, 이것에 의해 nFET 구조물이 형성되고 그 다음에 pFET 구조물이 후속한다. 당업자라면 프로세싱 순서는 중요하지 않으며, 또 다른 프로세싱에 본 발명이 쉽게 적응될 수 있다는 것을 이해할 것이다. 또한, 오직 nFET 디바이스 또는 pFET 디바이스만이 필요한 경우, 일부 중간 단계가 생략될 수 있다.
본 발명의 수직 Fin-FET 디바이스는 그 수직 방향으로부터 유도되는 고-밀도 이점에 추가적으로 여러가지 이점을 제공한다. "더블-게이트" 특징은 본 디바이스의 고유의 특징이며 개선된 드라이브 전류를 제공하는데 중요한 이점을 제공한다. 드라이브 전류는 도 18을 참조하여 설명된 수직 Fin-FET의 멀티-핀 버전을 생성하는 것에 의해 또한 강화될 수 있다. 동일 프로세스 단계는 단일-핀 그리고 멀티-핀 디바이스 둘다를 형성하는데 이용될 수 있으며, 단일 집적회로 디바이스상에 그들을 혼합할때에도 프로세싱 손실이 없다.
본 발명은 특히 실리콘 기반 반도체 기술을 참조하여 설명되었다. 당업자라면 다른 반도체 기술을 이용하여 수직 전류 흐름을 가지며 수직 방향의 트랜지스터 "핀" 바디를 구비하는 동등 구조물을 제조하기 위해 유사한 기술들이 이용될 수 있다는 것을 이해할 것이다. 실리콘-기반 반도체 기술로 기재된 전술한 설명은 제한하려는 것이 아니며 그 실례로 보아야 한다.
본 발명은 특정의 바람직한 실시예 또는 실시예들을 참조하여 설명되었지만, 본 명세서와 첨부한 도면를 읽고 이해한 당업자라면 동등한 변경 및 변화를 발생시킬 수 있을 것이다. 전술한 구성요소(조립물, 디바이스, 회로, 등등) 용어("수단"을 포함)는 본 발명의 바람직한 실시예들에서 나타난 기능을 수행하는 것으로 개시된 구조물에 구조적으로 동일하지는 않으나, 전술한 특정 기능을 수행하는 임의의 구성요소를 의미하는 것이다. 또한, 본 발명의 특징은 여러 실시예들중 하나를 참조하여 개시되었지만, 이러한 특징은 다른 실시예의 하나 이상의 특징들과 조합할 수 있으며, 이것이 임의의 특정 어플리케이션에 대해서 바람직하고 이로울 수 있다.
Claims (22)
- 수직 Fin-FET 반도체 디바이스에 있어서,절연층(4)상에 배치된 적어도 하나의 수직 반도체 핀(12A)과,상기 적어도 하나의 반도체 핀(12A)의 바닥과 상단 부분의 도핑 소스(26A) 및 드레인 영역(28A)과,상기 적어도 하나의 반도체 핀(12A)의 수직 측벽을 따라 배치되며 얇은 게이트 절연체(22)에 의해 상기 적어도 하나의 반도체 핀으로부터 분리된 게이트 도체(24A, 24B)를 포함하고,동일한 상기 핀(12A)의 반대 측면상의 각 게이트 도체(24A, 24B)에 각각 접속하며 서로가 별개인 두 개의 게이트 컨택을 더 포함하는 것을 특징으로 하는, 수직 Fin-FET 반도체 디바이스.
- 제1항에 있어서,상기 적어도 하나의 반도체 핀(12A)의 반대 측면상의 상기 소스 영역(26A)에 컨택하는 소스 도체(18A, 18B)와,적어도 하나의 소스 도체(18A, 18B)에 접속하는 적어도 하나의 소스 컨택(38A)과,상기 적어도 하나의 반도체 핀(12A)의 상기 드레인 영역(28A)에 접속하는 적어도 하나의 드레인 컨택(40A)과,상기 핀(12A)내의 상기 소스 영역(26A)과 상기 드레인 영역(28A) 사이의 수직 채널 영역과,적어도 하나의 게이트 도체(24A, 24B)에 접속하는 적어도 하나의 게이트 컨택(42A)을 더 포함하는 것을 특징으로 하는, 수직 Fin-FET 반도체 디바이스.
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- 제2항에 있어서,상기 수직 Fin-FET 반도체 디바이스는 서로 수평 방향으로 복수 개 배열될 수 있는 것을 특징으로 하는, 수직 Fin-FET 반도체 디바이스.
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- 제1항에 있어서,상기 절연층(4)은 SOI 기판의 베리드 산화물층(buried oxide layer: BOX)인, 수직 Fin-FET 반도체 디바이스.
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- 수직 Fin-FET 디바이스에 있어서,SOI 기판의 실리콘층(6)에 형성되는 얇은 수직 실리콘 핀(12A)과,상기 핀의 바닥과 상단 부분 각각에 형성되는 도핑 소스 및 드레인 영역(26A, 28A)과,상기 핀(12A)의 반대편 수직 측벽을 따라 배치되며, 얇은 게이트 절연체(22)에 의해 상기 핀으로부터 분리되며, 상기 소스 및 드레인 영역(26A, 28A) 사이의 수직 거리를 스패닝하는 한쌍의 게이트 도체(24A, 24B)와,상기 핀(12A)의 반대 측면상의 소스 영역(26A)의 측면을 따라 배치되며 이와 컨택하는 한쌍의 소스 도체(18A, 18B)와,상기 드레인 영역(28A)에 접속하는 드레인 컨택(40A)과,상기 소스 도체(18A, 18B)에 접속하는 소스 컨택(38A)과,적어도 하나의 게이트 도체(24A)와 접속하는 적어도 하나의 게이트 컨택(42A)을 포함하는 것을 특징으로 하는, 수직 Fin-FET 디바이스.
- 제15항에 있어서,상기 적어도 하나의 게이트 컨택(42A)은 게이트 도체(24A, 24B) 둘다에 접속하는, 수직 Fin-FET 디바이스.
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- 수직 Fin-FET 디바이스를 형성하는 방법에 있어서,절연층(4) 위에 배치된 반도체층(6)을 갖는 반도체 기판을 제공하는 단계와,상기 반도체층을 통해 상기 절연층(4)까지 병렬 트렌치(10A, 10B)를 에칭하는 것에 의해 상기 절연층(4)의 상단상에 수직 반도체 핀(12A)을 형성하는 단계와,도핑 소스 도체가 상기 핀의 바닥 부분에 컨택하도록, 상기 트렌치(10A, 10B)의 바닥에 도핑된 도체(18A, 18B)를 선택적으로 증착하는 단계와,상기 도핑된 도체(18A, 18B) 위에 소스 절연체(20A, 20B)를 형성하는 단계와,상기 트렌치의 측벽을 따라 게이트 절연체(22)를 형성하는 단계와,상기 핀 (12A)에 소스 영역(26A)을 형성하기 위하여, 상기 도핑된 도체로부터 상기 핀(12A)의 바닥 부분으로 도펀트를 열적 드라이빙하는 단계와,상기 핀(12A)의 수직 측벽을 따라 게이트 도체(24A, 24B)를 형성 -상기 게이트 도체는 상기 게이트 절연체(22)에 의해 상기 핀으로부터 떨어짐- 하는 단계와,그 내부에 드레인 영역(28A)을 형성하기 위하여 상기 핀(12A)의 상단 부분을 도핑하는 단계와,상기 트렌치(10A, 10B), 핀(12A), 그리고 게이트 도체(24A, 24B)의 노출된 측벽을 따라 측벽 스페이서(30)를 형성하는 단계와,밑에 있는 도핑 소스 도체를 노출시키기 위하여 상기 소스 절연체를 에칭백(etching back)하는 단계와,상기 소스 및 게이트 도체의 노출된 부분에 실리사이드를 형성하는 단계와,상기 트렌치를 산화물 트렌치-충전물질로 충전하고 평탄화하는 단계와,선택적 에칭, 금속 충전, 화학적-기계적 연마의 다마신 프로세스에 의해 금속 소스, 드레인 그리고 게이트 컨택을 형성하는 단계를 포함하는, 수직 Fin-FET 디바이스 형성 방법.
- 제20항에 있어서,상기 소스 영역(26A) 및 드레인 영역(28A)을 형성하는 단계는 상기 소스 영역(26A)과 드레인 영역(28A) 사이를 확장하는 상기 핀(12A)내의 채널 영역을 효과적으로 형성하는, 수직 Fin-FET 디바이스 형성 방법.
- 제20항에 있어서,상기 반도체 기판은 실리콘-온-인슐레이터(SOI) 기판인, 수직 Fin-FET 디바이스 형성 방법.
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