KR20070019681A - 수직 fin-fet mos 디바이스 - Google Patents
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Abstract
Description
Claims (22)
- 수직 Fin-FET 반도체 디바이스에 있어서,절연층(4)상에 배치된 적어도 하나의 수직 반도체 핀(12A)과,상기 적어도 하나의 반도체 핀(12A)의 바닥과 상단 부분의 도핑 소스(26A) 및 드레인 영역(28A)과,상기 적어도 하나의 반도체 핀(12A)의 수직 측벽을 따라 배치되며 얇은 게이트 절연체(22)에 의해 상기 적어도 하나의 반도체 핀으로부터 분리된 게이트 도체(24A, 24B)를 포함하는 것을 특징으로 하는, 수직 Fin-FET 반도체 디바이스.
- 제1항에 있어서,상기 적어도 하나의 반도체 핀(12A)의 반대 측면상의 상기 소스 영역(26A)에 컨택하는 소스 도체(18A, 18B)와,적어도 하나의 소스 도체(18A, 18B)에 접속하는 적어도 하나의 소스 컨택(38A)과,상기 적어도 하나의 반도체 핀(12A)의 상기 드레인 영역(28A)에 접속하는 적어도 하나의 드레인 컨택(40A)과,상기 핀내의 상기 소스 영역(26A)과 상기 드레인 영역(28A) 사이의 수직 채널 영역(12A)과,적어도 하나의 게이트 도체(24A, 24B)에 접속하는 적어도 하나의 게이트 컨 택(42A)을 더 포함하는 것을 특징으로 하는, 수직 Fin-FET 반도체 디바이스.
- 제2항에 있어서,상기 적어도 하나의 게이트 컨택(42A)은 상기 동일 핀(12A)의 반대 측면상의 2개의 게이트 도체(24A, 24B)와 접속하는, 수직 Fin-FET 반도체 디바이스.
- 제2항에 있어서,상기 동일 핀(12A)의 반대 측면상의 각 게이트 도체(24A, 24B)에 각각 접속하며 서로가 별개인 두개의 게이트 컨택(42AA, 42BB)를 더 포함하는 것을 특징으로 하는, 수직 Fin-FET 반도체 디바이스.
- 제2항에 있어서,상기 적어도 하나의 드레인 컨택(40A)은 상기 동일 핀(12A)의 반대 측면상의 적어도 두개의 소스 도체(18A, 18B)에 접속하는, 수직 Fin-FET 반도체 디바이스.
- 제2항에 있어서,상기 게이트 도체(24A, 24B)는 상기 적어도 하나의 핀(12A)내의 상기 소스 및 드레인 영역(26A, 28A) 사이의 수직 거리(vertical distance)를 스팬(span)하는, 수직 Fin-FET 반도체 디바이스.
- 제2항에 있어서,적어도 두개의 수직 핀(도 8의 112A, 112B)을 더 포함하는 것을 특징으로 하는, 수직 Fin-FET 반도체 디바이스.
- 제2항에 있어서,상기 적어도 하나의 드레인 컨택(도 15, 40A)은 상기 적어도 하나의 핀(12A)의 측면으로 과확장(overextend)하는, 수직 Fin-FET 반도체 디바이스.
- 제2항에 있어서,상기 소스 도체(18A, 18B)는 n+ 도핑되고,상기 게이트 도체(24A, 24B)는 n+ 도핑되고,상기 소스 및 드레인 영역(26A, 26B)는 n+ 도핑되고,상기 채널은 p- 도핑 또는 진성(intrinsic)의 상기 핀(12A)인, 수직 Fin-FET 반도체 디바이스.
- 제2항에 있어서,상기 소스 도체(18A, 18B)는 p+ 도핑되고,상기 게이트 도체(24A, 24B)는 p+ 도핑되고,상기 소스 및 드레인 영역(26A, 26B)는 p+ 도핑되고,상기 수직 Fin-FET 디바이스는 pFET 디바이스이고,상기 채널은 p- 도핑 또는 진성의 상기 핀(12A)인, 수직 Fin-FET 반도체 디바이스.
- 제1항에 있어서,상기 절연층(4)은 SOI 기판의 베리드 산화물층(buried oxide layer: BOX)인, 수직 Fin-FET 반도체 디바이스.
- 제2항에 있어서,상기 수직 Fin-FET 디바이스는 CMOS 회로의 일부인, 수직 Fin-FET 반도체 디바이스.
- 제2항에 있어서,상기 수직 Fin-FET 디바이스는 집적회로 디바이스의 일부인, 수직 Fin-FET 반도체 디바이스.
- 제2항에 있어서,상기 채널 영역내에서, 채널은 상기 게이트 절연체(22)에 인접하여 형성되고 상기 게이트 도체(24A, 24B)에 인가되는 바이어스 전압에 대응하여 상기 소스 영역(26A) 및 드레인 영역(28A) 사이에서 확장하는, 수직 Fin-FET 반도체 디바이스.
- 수직 Fin-FET 디바이스에 있어서,SOI 기판의 실리콘층(6)에 형성되는 얇은 수직 실리콘 핀(12A)과,상기 핀의 바닥과 상단 부분 각각에 형성되는 도핑 소스 및 드레인 영역(26A, 28A)과,상기 핀(12A)의 반대편 수직 측벽을 따라 배치되며, 얇은 게이트 절연체(22)에 의해 상기 핀으로부터 분리되며, 상기 소스 및 드레인 영역(26A, 28A) 사이의 수직 거리를 스패닝하는 한쌍의 게이트 도체(24A, 24B)와,상기 핀(12A)의 반대 측면상의 소스 영역(26A)의 측면을 따라 배치되며 이와 컨택하는 한쌍의 소스 도체(18A, 18B)와,상기 드레인 영역(28A)에 접속하는 드레인 컨택(40A)과,상기 소스 도체(18A, 18B)에 접속하는 소스 컨택(38A)과,적어도 하나의 게이트 도체(24A)와 접속하는 적어도 하나의 게이트 컨택(42A)을 포함하는 것을 특징으로 하는, 수직 Fin-FET 디바이스.
- 제14항에 있어서,상기 적어도 하나의 게이트 컨택(42A)은 게이트 도체(24A, 24B) 둘다에 접속하는, 수직 Fin-FET 디바이스.
- 제15항에 있어서,상기 적어도 하나의 게이트 컨택(42AA)은 하나의 게이트 도체(24A)에 접속하 고,제2 게이트 컨택(42AB)은 상기 동일 핀(12A)의 반대 측면상의 다른 하나의 게이트 도체(24B)에 접속하는, 수직 Fin-FET 디바이스.
- 제15항에 있어서,상기 드레인 컨택(도 15, 40A)은 상기 핀(12A)의 측면으로 과확장하는, 수직 Fin-FET 디바이스.
- 제15항에 있어서,상기 적어도 하나의 게이트 컨택(42A)은 각각의 실리사이드 게이트 컨택 구조물(32A, 32B)을 통해 상기 적어도 하나의 게이트 도체(24A)에 접속하고,상기 소스 컨택(38A)은 실리사이드 소스 컨택 구조물(34A, 34B)을 통해 상기 소스 도체(18A, 18B)에 접속하는, 수직 Fin-FET 디바이스.
- 수직 Fin-FET 디바이스를 형성하는 방법에 있어서,절연층(4) 위에 배치된 반도체층(6)을 갖는 반도체 기판을 제공하는 단계와,상기 반도체층을 통해 상기 절연층(4)까지 병렬 트렌치(10A, 10B)를 에칭하는 것에 의해 상기 절연층(4)의 상단상에 수직 반도체 핀(12A)을 형성하는 단계와,도핑 소스 도체가 상기 핀의 바닥 부분에 컨택하도록, 상기 트렌치(10A, 10B)의 바닥에 도핑된 도체(18A, 18B)를 선택적으로 증착하는 단계와,상기 도핑된 도체(18A, 18B) 위에 소스 절연체(20A, 20B)를 형성하는 단계와,상기 트렌치의 측벽을 따라 게이트 절연체(22)를 형성하는 단계와,상기 핀 (12A)에 소스 영역(26A)을 형성하기 위하여, 상기 도핑된 도체로부터 상기 핀(12A)의 바닥 부분으로 도펀트를 열적 드라이빙하는 단계와,상기 핀(12A)의 수직 측벽을 따라 게이트 도체(24A, 24B)를 형성 -상기 게이트 도체는 상기 게이트 절연체(22)에 의해 상기 핀으로부터 떨어짐- 하는 단계와,그 내부에 드레인 영역(28A)을 형성하기 위하여 상기 핀(12A)의 상단 부분을 도핑하는 단계와,상기 트렌치(10A, 10B), 핀(12A), 그리고 게이트 도체(24A, 24B)의 노출된 측벽을 따라 측벽 스페이서(30)를 형성하는 단계와,밑에 있는 도핑 소스 도체를 노출시키기 위하여 상기 소스 절연체를 에칭백(etching back)하는 단계와,상기 소스 및 게이트 도체의 노출된 부분에 실리사이드를 형성하는 단계와,상기 트렌치를 산화물 트렌치-충전물질로 충전하고 평탄화하는 단계와,선택적 에칭, 금속 충전, 화확적-기계적 연마의 다마신 프로세스에 의해 금속 소스, 드레인 그리고 게이트 컨택을 형성하는 단계를 포함하는, 수직 Fin-FET 디바이스 형성 방법.
- 제20항에 있어서,상기 소스 영역(26A) 및 드레인 영역(28A)을 형성하는 단계는 상기 소스 영역(26A)과 드레인 영역(28A) 사이를 확장하는 상기 핀(12A)내의 채널 영역을 효과적으로 형성하는, 수직 Fin-FET 디바이스 형성 방법.
- 제20항에 있어서,상기 반도체 기판은 실리콘-온-인슐레이터(SOI) 기판인, 수직 Fin-FET 디바이스 형성 방법.
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