KR102569147B1 - 다층 절연 필름 스택 - Google Patents

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팅-강 첸
보-큐안 루
타이-츈 후앙
치 온 추이
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

반도체 디바이스를 형성하는 방법은, 핀 위에 게이트 구조체를 형성하는 단계 - 상기 핀은 기판 위로 돌출됨 -; 상기 게이트 구조체에 개구를 형성하는 단계; 상기 개구의 측벽 및 바닥을 따라 제1 유전체 층을 형성하는 단계 - 상기 제1 유전체 층은 비등각이며, 상기 제1 유전체 층은 상기 기판으로부터 먼 쪽의 상기 게이트 구조체의 상부 표면에 근접한 제1 두께를 갖고, 상기 개구의 바닥에 근접한 제2 두께를 가지며, 상기 제1 두께는 상기 제2 두께보다 더 큼 -; 및 상기 개구를 채우기 위해 상기 제1 유전체 층 위에 제2 유전체 층을 형성하는 단계를 포함하고, 상기 제1 유전체 층은 제1 유전체 재료로 형성되고, 상기 제2 유전체 층은 상기 제1 유전체 재료와는 상이한 제2 유전체 재료로 형성된다.

Description

다층 절연 필름 스택{MULTI-LAYERED INSULATING FILM STACK}
우선권 주장 및 상호 참조
본 출원은 2020년 6월 26일자 출원되고 그 전체가 참조로 여기에 포함된, "새로운 유전체 필름 스택에 의한 트렌치 상부와 트렌치 하부 사이의 유전 상수 균형 및 디바이스 누설과 RC 지연 시간의 개선을 위한 새로운 선택적 유전체 필름 스택"이란 제하의 미국 가특허 출원 제63/044,622호에 대한 우선권을 주장한다.
반도체 산업은 다양한 전자 부품(예, 트랜지스터, 다이오드, 저항기, 커패시터 등)의 집적 밀도가 지속적으로 향상됨에 따라 빠른 성장을 경험하고 있다. 대부분의 경우, 이러한 집적 밀도의 향상은 최소 피쳐 크기의 반복적인 감소로부터 얻어진 것이며, 이는 주어진 영역에 더 많은 부품을 집적할 수 있게 한다.
핀형 전계 효과 트랜지스터(FinFET) 디바이스는 집적 회로에 일반적으로 사용되고 있다. FinFET 디바이스는 기판으로부터 돌출되는 반도체 핀을 포함하는 3차원 구조체를 포함한다. FinFET 디바이스의 도전 채널 내에서 전하 캐리어의 흐름을 제어하도록 구성된 게이트 구조체가 반도체 핀 주위를 둘러싼다. 예를 들어, 3중 게이트 FinFET 디바이스에 있어서, 게이트 구조체는 반도체 핀의 3개 측면을 둘러쌈으로써 반도체 핀의 3개 측면에 도전 채널을 형성한다.
본 개시 내용의 여러 양태들은 첨부 도면과 함께 파악할 때에 다음의 상세한 설명으로부터 가장 잘 이해된다. 산업계에서의 표준 관행에 따라 다양한 피쳐들은 비율대로 작성된 것은 아님을 알아야 한다. 실제, 다양한 피쳐의 치수는 논의의 명확성을 위해 임의로 증감될 수 있다.
도 1은 일부 실시예에 따른 핀형 전계 효과 트랜지스터(FinFET)의 사시도이다.
도 2-5, 도 6a-6c, 도 7a-7d, 도 8a, 도 8b, 도 9a, 도 9b, 도 10a, 도 10b, 도 11a 및 도 11b는 일 실시예에 따른 다양한 제조 단계에서의 FinFET 디바이스의 다양한 도면을 예시한다.
도 12는 다른 실시예에 따른 FinFET 디바이스의 단면도를 예시한다.
도 13a, 도 13b, 도 14a, 도 14b 및 도 15는 다른 실시예에 따른 다양한 제조 단계에서의 FinFET 디바이스의 단면도를 예시한다.
도 16은 또 다른 실시예에 따른 FinFET 디바이스의 단면도를 예시한다.
도 17은 일부 실시예에 따라 반도체 디바이스를 제조하는 방법의 흐름도를 예시한다.
다음의 설명은 본 개시의 여러 가지 다른 피쳐의 구현을 위한 다수의 상이한 실시예 또는 실례를 제공한다. 본 개시 내용을 단순화하기 위해 구성 성분 및 배열의 특정 예들을 아래에 설명한다. 이들은 물론 단지 여러 가지 예일 뿐이고 한정하고자 의도된 것이 아니다. 예를 들면, 이어지는 설명에서 제2 피쳐 상에 제1 피쳐의 형성은 제1 및 제2 피쳐가 직접 접촉되게 형성되는 실시예를 포함할 수 있고 제1 및 제2 피쳐가 직접 접촉되지 않을 수 있게 추가의 피쳐가 제1 및 제2 피쳐 사이에 형성될 수 있는 실시예도 포함할 수 있다.
또한, "아래"(예, beneath, below, lower), "위"(예, above, upper) 등의 공간 관계 용어는 여기서 도면에 예시되는 바와 같이 다른 요소(들) 또는 피쳐(들)에 대한 하나의 요소 또는 피쳐의 관계를 기술하는 설명의 용이성을 위해 사용될 수 있다. 공간 관계 용어는 도면에 표현된 배향 외에도 사용 중 또는 작동 중인 디바이스의 다른 배향을 포함하도록 의도된 것이다. 장치는 달리 배향될 수 있으며(90도 회전 또는 다른 배향), 여기 사용되는 공간 관계 기술어도 그에 따라 유사하게 해석될 수 있다. 본 명세서에서의 논의 전체에 걸쳐, 달리 명시되지 않는 한, 다른 도면에서의 동일하거나 유사한 참조 번호는 동일하거나 유사한 재료(들)를 사용하여 동일하거나 유사한 형성 방법에 의해 형성된 동일하거나 유사한 요소를 지칭한다. 또한, 참조 번호는 같지만 알파벳이 다른 도면(예, 도 8a 및 도 8b)은 동일한 제조 단계에서 동일한 디바이스의 다른 도면(예, 다른 단면을 따른 단면도)을 보여준다.
본 개시 내용의 실시예는 갭 충전 유전체 구조체로서 다층 절연 필름 스택을 형성하는 측면에서 논의된다. 개시된 실시예는 예로서 핀형 전계 효과 트랜지스터(FinFET) 디바이스의 전공정(FEOL, front-end-of-line) 처리에서 설명되지만, 개시된 실시예의 원리는 다른 유형의 디바이스(예, 평면 디바이스) 및/또는 후공정(BEOL, back-end-of-line) 처리와 같은 다른 제조 단계에 사용될 수 있다.
일부 실시예에서, 금속 게이트 커팅 공정에서 2개의 금속 게이트를 분리하는 개구 등의 갭 또는 개구를 채우기 위해 다층 절연 필름 스택이 형성된다. 다층 절연 필름 스택은 개구의 측벽과 바닥을 라이닝하는 제1 유전체 층(예, SiN)을 포함한다. 제1 유전체 층은 비등각이며(non-conformal), 개구의 바닥보다 개구의 상부가 더 두껍다. 제1 유전층보다 낮은 유전 상수를 가지는 제2 유전체 층(예, SiO2)이 개구를 채우기 위해 제1 유전체 층 위에 형성된다. 일부 실시예에서, 제2 유전체 층이 형성되기 전에, 제1 유전체 층은 제1 유전체 층의 바닥 부분을 처리하도록 플라즈마 공정에 의해 처리되고, 제1 유전체 층의 처리된 바닥 부분은 습식 에칭 공정에 의해 제거되어 개구의 바닥에 있는 제2 유전체 층의 고정 전하를 감소시키고 제2 유전체 층을 형성하기 위한 공간을 더 많이 남긴다. 개시된 실시예는 다층 절연 필름 스택의 전체 유전 상수를 감소시켜 RC 지연을 감소시킨다. 비등각의 제1 유전체 층은 또한 인접한 금속 게이트 사이의 기생 커패시턴스의 균형을 맞추는 것을 지원하여 임계 전압 변동을 감소시킬 수 있다. 또한, 개구의 바닥에서의 고정 전하를 감소시키는 것에 의해 디바이스 누설을 유리하게 감소시킨다.
도 1은 FinFET(30)의 예를 사시도로 예시한다. FinFET(30)는 기판(50) 및 기판(50) 위로 돌출된 핀(64)을 포함한다. 절연 영역(62)이 핀(64)의 양측에 형성되는 데, 핀(64)은 절연 영역(62) 위로 돌출된다. 게이트 유전체(66)가 핀(64)의 측벽을 따라 핀(64)의 상부면 위에 제공되며, 게이트 전극(68)이 게이트 유전체(66) 위에 제공된다. 소스/드레인 영역(80)이 핀(64) 내부에 그리고 게이트 유전체(66) 및 게이트 전극(68)의 양측에 제공된다. 도 1은 추가로 이후의 도면에 사용되는 기준 단면을 예시한다. B-B 단면은 FinFET(30)의 게이트 전극(68)의 종축을 따라 연장된다. A-A 단면은 B-B 단면에 수직이고 핀(64)의 종축을 따라 그리고 예컨대, 소스/드레인 영역(80) 사이의 전류의 방향으로 제공된다. C-C 단면은 B-B 단면과 평행하고 소스/드레인 영역(80)에 걸쳐 있다. 후속 도면은 명확성을 위해 이들 기준 단면을 참조한다.
도 2-5, 도 6a-6c, 도 7a-7d, 도 8a, 도 8b, 도 9a, 도 9b, 도 10a, 도 10b, 도 11a 및 도 11b는 일 실시예에 따른 다양한 제조 단계에서의 FinFET 디바이스(100)의 다양한 도면을 예시한다. FinFET 디바이스(100)는 도 1의 FinFET(30)와 유사하지만, 다중 핀 및 다중 게이트 구조체를 포함한다. 도 2-5는 B-B 단면을 따른 FinFET 디바이스(100)의 단면도를 예시한다. 도 6a는 A-A 단면을 따른 FinFET 디바이스(100)의 단면도를 예시하고, 도 6b 및 도 6c는 C-C 단면을 따른 단면도를 예시한다. 도 7a는 A-A 단면을 따른 FinFET 디바이스(100)의 단면도를 예시하고, 도 7b는 FinFET 디바이스(100)의 평면도를 예시하고, 도 7c는 B-B 단면을 따른 단면도를 예시하며, 도 7d는 C-C 단면을 따른 단면도를 예시한다. 도 8a, 도 9a, 도 10a 및 도 11b는 B-B 단면을 따른 단면도를 도시하고, 도 8b, 도 9b, 도 10b는 C-C 단면을 따른 단면도를 예시하고, 도 11a는 A-A 단면을 따른 단면도를 예시한다.
도 2는 기판(50)의 단면도를 예시한다. 기판(50)은 도핑되거나(예, p-형 또는 n-형 도펀트로 도핑) 또는 도핑되지 않을 수 있는, 벌크 반도체, 반도체-온-절연체(SOI) 기판 등과 같은 반도체 기판일 수 있다. 기판(50)은 실리콘 웨이퍼와 같은 웨이퍼일 수 있다. 일반적으로, SOI 기판은 절연체 층 상에 형성된 반도체 재료층을 포함한다. 절연체 층은 예를 들어, 매립 산화물(BOX) 층, 실리콘 산화물 층 등일 수 있다. 절연체 층은 기판, 전형적으로 실리콘 기판 또는 유리 기판 상에 제공된다. 다층 또는 구배 기판과 같은 다른 기판도 사용될 수 있다. 일부 실시예에서, 기판(50)의 반도체 재료는 실리콘; 게르마늄; 실리콘 탄화물, 갈륨 비소, 갈륨 인화물, 인듐 인화물, 인듐 비소화물 및/또는 인듐 안티몬화물을 포함하는 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP 및/또는 GaInAsP를 포함하는 혼정 반도체; 또는 이들의 조합을 포함할 수 있다.
다음으로 도 3을 참조하면, 도 2에 예시된 기판(50)은 예를 들어, 포토리소그래피 및 에칭 기술을 이용하여 패턴화된다. 예를 들어, 패드 산화물 층(52) 및 상부의 패드 질화물 층(56)과 같은 마스크 층이 기판(50) 위에 형성된다. 패드 산화물 층(52)은 예를 들어, 열산화 공정을 사용하여 형성된 실리콘 산화물을 포함하는 박막일 수 있다. 패드 산화물 층(52)은 기판(50)과 상부의 패드 질화물 층(56) 사이의 접착층으로서 작용할 수 있고, 패드 질화물 층(56)을 에칭하기 위한 에칭 정지층으로서 작용할 수 있다. 일부 실시예에서, 패드 질화물 층(56)은 실리콘 질화물, 실리콘 산질화물, 실리콘 탄질화물 등등 또는 이들의 조합으로 형성되며, 예로서, 저압 화학적 기상 퇴적(LPCVD) 또는 플라즈마 강화 화학적 기상 퇴적(PECVD)을 사용하여 형성될 수 있다.
마스크 층은 포토리소그래피 기술을 사용하여 패턴화될 수 있다. 일반적으로, 포토리소그래피 기술은 포토레지스트 재료의 일부를 제거하기 위해 퇴적, 조사(노광) 및 현상되는 포토레지스트 재료(미도시)를 사용한다. 나머지 포토레지스트 재료는 에칭과 같은 후속 처리 단계로부터 하부 재료(본 실시예에서는 마스크 층)를 보호한다. 포토레지스트 재료는 도 3에 예시된 바와 같이 패턴화된 마스크(58)를 형성하기 위해 패드 산화물 층(52) 및 패드 질화물 층(56)을 패턴화하는데 사용된다.
패턴화된 마스크(58)는 후속으로 기판(50)의 노출된 부분을 패턴화하는데 사용되어 트렌치(61)를 형성함으로써 도 3에 예시된 바와 같이 인접한 트렌치(61) 사이에 반도체 핀(64)(핀으로도 지칭될 수 있음)을 형성한다. 일부 실시예에서, 반도체 핀(64)은 예를 들어, 반응성 이온 에칭(RIE), 중성빔 에칭(NBE) 등등 또는 이들의 조합을 사용하여 기판(50)에 트렌치를 에칭하는 것에 의해 형성된다. 에칭은 이방성일 수 있다. 일부 실시예에서, 트렌치(61)는 서로 평행하고 서로에 대해 밀접하게 이격된 스트립(상부에서 볼 때)일 수 있다. 일부 실시예에서, 트렌치(61)는 연속적일 수 있고 반도체 핀(64)을 둘러쌀 수 있다. 반도체 핀(64)이 형성된 후에, 패턴화된 마스크(58)는 에칭 또는 임의의 적절한 방법에 의해 제거될 수 있다.
핀(64)은 임의의 적절한 방법에 의해 패턴화될 수 있다. 예를 들어, 핀(64)은 이중 패턴화 또는 다중 패턴화 공정을 포함하는 하나 이상의 포토리소그래피 공정을 사용하여 패턴화될 수 있다. 일반적으로, 이중 패턴화 또는 다중 패턴화 공정은 포토리소그래피와 자체 정렬 공정을 결합하여, 예를 들어, 단일의 직접 포토리소그래피 공정을 사용하여 얻을 수 있는 것보다 작은 피치를 가지는 패턴을 형성할 수 있다. 예를 들어, 일 실시예에서, 희생층이 기판 위에 형성되고 포토리소그래피 공정을 사용하여 패턴화된다. 스페이서가 자체 정렬 공정을 사용하여 패턴화된 희생층과 함께 형성된다. 이후, 희생층이 제거되고 나머지 스페이서 또는 맨드릴(mandrel)을 사용하여 핀을 패턴화할 수 있다.
다음으로, 도 4는 인접한 반도체 핀(64) 사이에 절연 재료를 형성하여 분리 영역(62)을 형성하는 것을 예시한다. 절연 재료는 산화물(예, 실리콘 산화물), 질화물 등등 또는 이들의 조합일 수 있다. 고밀도 플라즈마 화학적 기상 퇴적(HDP-CVD), 유동성 CVD(FCVD)(예, 원격 플라즈마 시스템에서 CVD 기반 재료 퇴적 및 후경화를 통한 산화물과 같은 다른 재료로의 변환) 등등 또는 이들의 조합에 의해 형성될 수 있다. 다른 절연 재료 및/또는 다른 형성 공정이 적용될 수 있다. 예시된 실시예에서, 절연 재료는 FCVD 공정에 의해 형성된 실리콘 산화물이다. 절연 재료가 형성된 후에 어닐링 공정이 수행될 수 있다. 화학적 기계적 연마(CMP)와 같은 평탄화 공정에 의해 여분의 절연 재료(및 존재하는 경우, 패턴화된 마스크(58))가 제거되어 서로 동평면(미도시)인 분리 영역(62)의 상부 표면과 반도체 핀(64)의 상부 표면이 형성된다.
일부 실시예에서, 분리 영역(62)은 해당 분리 영역(62)과 기판(50)/반도체 핀(64) 사이의 계면에 라이너 산화물(미도시)과 같은 라이너를 포함한다. 일부 실시예에서, 라이너 산화물은 기판(50)과 분리 영역(62) 사이의 계면에서 결정질 결함을 감소시키도록 형성된다. 마찬가지로, 라이너 산화물은 또한 반도체 핀(64)과 분리 영역(62) 사이의 계면에서 결정질 결함을 저감시키는데 사용될 수 있다. 라이너 산화물(예, 실리콘 산화물)은 기판(50)의 표면층의 열산화를 통해 형성된 열 산화물일 수 있지만, 라이너 산화물을 형성하는데 다른 적절한 방법이 사용될 수도 있다.
다음으로, 분리 영역(62)은 리세싱되어 얕은 트렌치 분리(STI) 영역을 형성한다. 분리 영역(62)은 반도체 핀(64)의 상부가 인접한 분리 영역들(62) 사이로부터 돌출되도록 리세싱된다. 분리 영역(62)의 상부 표면은 평탄한 표면(예시된 바와 같이), 볼록한 표면, 오목한 표면(예, 디싱), 또는 이들의 조합을 가질 수 있다. 분리 영역(62)의 상부 표면은 적절한 에칭에 의해 평탄면, 볼록면 및/또는 오목면으로 형성될 수 있다. 분리 영역(62)은 분리 영역(62)의 재료에 선택적인 공정과 같은 허용 가능한 에칭 공정을 사용하여 리세싱될 수 있다. 예를 들어, 희석된 불화수소(dHF) 산을 사용한 화학적 산화물 제거를 적용할 수 있다.
도 2 내지 4는 핀(64)을 형성하는 실시예를 예시하지만, 핀은 다양한 다른 공정으로 형성될 수도 있다. 일례로, 유전체 층이 기판의 상부 표면 위에 형성될 수 있고; 트렌치가 유전체 층을 통해 에칭될 수 있으며; 호모에피택셜 구조체가 트렌치 내에서 에피택셜 성장될 수 있으며; 호모에피택셜 구조체가 유전체 층으로부터 돌출되어 핀을 형성하도록 유전체 층이 리세싱될 수 있다. 다른 예에서, 헤테로에피택셜 구조체가 핀에 사용될 수 있다. 예를 들어, 반도체 핀이 리세싱될 수 있고, 반도체 핀과는 상이한 재료가 그 자리에서 에피택셜 성장될 수 있다.
또 다른 예에서, 유전체 층이 기판의 상부 표면 위에 형성될 수 있고; 트렌치가 유전체 층을 통해 에칭될 수 있으며; 헤테로에피택셜 구조체가 기판과는 상이한 재료를 사용하여 트렌치 내에서 에피택셜 성장될 수 있으며; 헤테로에피택셜 구조체가 유전체 층으로부터 돌출되어 핀을 형성하도록 유전체 층이 리세싱될 수 있다.
호모에피택셜 또는 헤테로에피택셜 구조체가 에피택셜 성장되는 일부 실시예에서, 성장된 재료는 성장 중에 인시츄(in situ) 도핑될 수 있으며, 이는 이전 및 후속 주입을 제거할 수 있지만, 인시츄 및 주입 도핑은 함께 적용될 수 있다. 또한, PMOS 영역의 재료와는 상이한 NMOS 영역의 재료를 에피택셜 성장시키는 것이 유리할 수 있다. 다양한 실시예에서, 핀은 실리콘 게르마늄(SixGe1-x, 여기서 x는 대략 0과 1 사이일 수 있음), 실리콘 탄화물, 순수한 또는 실질적으로 순수한 게르마늄, III-V족 화합물 반도체, II-VI족 화합물 반도체 등을 포함할 수 있다. 예를 들어, III-V족 화합물 반도체를 형성하는데 사용 가능한 재료는 한정되는 것은 아니지만, InAs, AlAs, GaAs, InP, GaN, InGaAs, InAlAs, GaSb, AlSb, AlP, GaP 등을 포함한다.
도 5는 반도체 핀(64) 위에 더미 게이트 구조체(75)가 형성되는 것을 예시한다. 더미 게이트 구조체(75)는 일부 실시예에서 게이트 유전체(66) 및 게이트(68)를 포함한다. 더미 게이트 구조체(75)는 마스크 층, 게이트 층 및 게이트 유전체 층을 패턴화함으로써 형성될 수 있으며, 여기서, 마스크 층, 게이트 층 및 게이트 유전체 층은 각각 마스크(70), 게이트(68) 및 게이트 유전체(66)와 동일한 재료로 형성된다. 더미 게이트 구조체(75)를 형성하기 위해, 게이트 유전체 층은 반도체 핀(64) 및 분리 영역(62) 상에 형성된다. 게이트 유전체 층은 예를 들어, 실리콘 산화물, 실리콘 질화물, 이들의 다층 등일 수 있으며, 허용 가능한 기술에 따라 퇴적되거나 또는 열성장될 수 있다. 게이트 유전체 층의 형성 방법은 분자빔 퇴적(MBD), 원자층 퇴적(ALD), 플라즈마 강화 CVD(PECVD) 등을 포함할 수 있다.
게이트 층은 게이트 유전체 층 위에 형성되고, 마스크 층은 게이트 층 위에 형성된다. 게이트 층은 게이트 유전체 층 위에 퇴적된 다음 CMP 등에 의해 평탄화될 수 있다. 마스크 층은 게이트 층 위에 퇴적될 수 있다. 게이트 층은 예를 들어, 폴리실리콘으로 형성될 수 있지만, 다른 재료도 사용될 수 있다. 마스크 층은 예를 들어, 실리콘 질화물 등으로 형성될 수 있다.
게이트 유전체 층, 게이트 층 및 마스크 층이 형성된 후에, 마스크 층은 마스크(70)를 형성하도록 허용 가능한 포토리소그래피 및 에칭 기술을 이용하여 패턴화될 수 있다. 이후, 마스크(70)의 패턴은 게이트(68) 및 게이트 유전체(66)를 각각 형성하도록 적절한 에칭 기술에 의해 게이트 층 및 게이트 유전체 층으로 전사될 수 있다. 게이트(68) 및 게이트 유전체(66)는 반도체 핀(64)의 각각의 채널 영역을 덮는다. 게이트(68)는 또한 각각의 반도체 핀(64)의 길이 방향에 실질적으로 수직한 길이 방향을 가질 수 있다. 도 5의 단면도에 하나의 게이트 구조체(75)가 예시되어 있지만, 2개 이상의 게이트 구조체(75)가 반도체 핀(64) 위에 형성될 수 있다.
도 6a는 도 5의 처리 후의 제조 단계에서 A-A 단면을 따른(예, 핀의 종축을 따른) FinFET 디바이스(100)의 단면도를 예시한다. 도 6a에 예시된 바와 같이, 저농도 도핑된 드레인(LDD) 영역(65)이 핀(64)에 형성된다. LDD 영역(65)은 주입 공정에 의해 형성될 수 있다. 주입 공정은 핀(64)에 N-형 또는 P-형 불순물을 주입하여 LDD 영역(65)을 형성할 수 있다. 일부 실시예에서, LDD 영역(65)은 FinFET 디바이스(100)의 채널 영역에 접한다. LDD 영역(65)의 부분은 게이트(68) 아래로 그리고 FinFET 디바이스(100)의 채널 영역 내로 연장될 수 있다. 도 6a는 LDD 영역(65)의 비제한적인 예를 나타낸다. LDD 영역(65)의 다른 구성, 형상 및 형성 방법도 가능하며, 전적으로 본 개시 내용의 범위 내에 포함되는 것이 의도된다. 예를 들어, LDD 영역(65)은 게이트 스페이서(87)가 형성된 후에 형성될 수 있다.
계속 도 6a를 참조하면, LDD 영역(65)이 형성된 후, 게이트 구조체 상에 게이트 스페이서(87)가 형성된다. 도 6a의 예에서, 게이트 스페이서(87)는 게이트(68)의 양 측벽 및 게이트 유전체(66)의 양 측벽 상에 형성된다. 게이트 스페이서(87)는 질화물(예, 실리콘 질화물), 실리콘 산질화물, 실리콘 탄화물, 실리콘 탄질화물 등등 또는 이들의 조합으로 형성될 수 있으며, 예를 들어 열산화, CVD 또는 다른 적절한 퇴적 공정을 사용하여 형성될 수 있다. 게이트 스페이서(87)는 또한 반도체 핀(64)의 상부 표면 및 분리 영역(62)의 상부 표면 위로 연장될 수 있다.
도 6a에 예시된 게이트 스페이서(87)의 형상 및 형성 방법은 단지 비제한적인 예일 뿐이며, 다른 형상 및 형성 방법도 가능하다. 예를 들어, 게이트 스페이서(87)는 제1 게이트 스페이서 및 제2 게이트 스페이서(별도로 예시되지 않음)를 포함할 수 있다. 제1 게이트 스페이서는 게이트 구조체(75)의 양 측벽에 형성될 수 있다. 제2 게이트 스페이서는 제1 게이트 스페이서 상에 형성될 수 있으며, 제1 게이트 스페이서는 각각의 게이트 구조체와 각각의 제2 게이트 스페이서 사이에 배치될 수 있다. 제1 게이트 스페이서는 단면도에서 L-형상을 가질 수 있다. 다른 예로서, 게이트 스페이서(87)는 에피택셜 소스/드레인 영역(80)이 형성된 후에 형성될 수 있다. 일부 실시예에서, 더미 게이트 스페이서가 에피택셜 소스/드레인 영역(80)의 에피택셜 공정 이전에 제1 게이트 스페이서(미도시) 상에 형성되며, 더미 게이트 스페이서는 에피택셜 소스/드레인 영역(80)이 형성된 후에 제거된 다음 제2 게이트 스페이서로 대체된다. 이러한 실시예는 모두 전적으로 본 개시 내용의 범위에 포함되는 것이 의도된다.
다음으로, 소스/드레인 영역(80)이 형성된다. 소스/드레인 영역(80)은 핀(64)을 에칭하여 리세스를 형성하고, 금속 유기 CVD(MOCVD), 분자빔 에피택시(MBE), 액상 에피택시(LPE), 기상 에피택시(VPE), 선택적 에피택셜 성장(SEG) 등등 또는 이들의 조합과 같은 적절한 방법을 사용하여 리세스에 재료를 에피택셜 성장시킴으로써 형성된다.
도 6a에 예시된 바와 같이, 에피택셜 소스/드레인 영역(80)은 핀(64)의 각각의 표면으로부터 상승된 표면(예, 핀(64)의 리세싱되지 않은 부분 위로 상승됨)을 가질 수 있고, 패싯(facets)을 가질 수 있다. 인접한 핀(64)의 소스/드레인 영역(80)은 도 6b에 예시된 바와 같이 병합되어 연속적인 에피택셜 소스/드레인 영역(80)을 형성할 수 있다. 일부 실시예에서, 인접한 핀(64)의 소스/드레인 영역(80)은 도 6c에 예시된 바와 같이 함께 병합되지 않고 별개의 소스/드레인 영역(80)으로 유지된다. 단순화를 위해, 도 6b 및 도 6c에는 2개의 반도체 핀(64)만이 예시되어 있음을 알아야 한다. 형성된 FinFET가 n-형 FinFET인 일부 예시적인 실시예에서, 소스/드레인 영역(80)은 실리콘 탄화물(SiC), 실리콘 인(SiP), 인-도핑된 실리콘 탄소(SiCP) 등을 포함한다. 형성된 FinFET가 p-형 FinFET인 다른 실시예에서, 소스/드레인 영역(80)은 SiGe 및 붕소 또는 인듐과 같은 p-형 불순물을 포함한다.
에피택셜 소스/드레인 영역(80)은 도펀트가 주입되어 소스/드레인 영역(80)을 형성한 후 어닐링될 수 있다. 주입 공정은 주입 공정으로부터 보호될 FinFET의 영역을 덮기 위해 포토레지스트와 같은 마스크를 형성하고 패턴화하는 단계를 포함할 수 있다. 소스/드레인 영역(80)은 약 1019 cm-3 내지 약 1021 cm-3 범위의 불순물(예, 도펀트) 농도를 가질 수 있다. 일부 실시예에서, 에피택셜 소스/드레인 영역은 성장 중에 인시츄 도핑될 수 있다.
다음으로, 도 7a에 예시된 바와 같이, 제1 층간 유전체(ILD)(90)가 도 6a에 예시된 구조체 위에 형성되고, 게이트-라스트 공정(대체 게이트 공정으로도 지칭됨)이 수행된다. 게이트-라스트 공정에서, 각각 더미 게이트 및 더미 게이트 유전체로 간주되는 게이트(68) 및 게이트 유전체(66)(도 6a 참조)가 제거되고, 대체 게이트로서 통칭될 수 있는 활성 게이트 및 활성 게이트 유전체로 대체될 수 있다.
일부 실시예에서, 제1 ILD(90)는 실리콘 산화물(SiO2), 포스포실리케이트 유리(PSG), 보로실리케이트 유리(BSG), 붕소-도핑된 포스포실리케이트 유리(BPSG), 도핑되지 않은 실리케이트 유리(USG) 등과 같은 유전체 재료로 형성되며, CVD, PECVD, 또는 FCVD와 같은 임의의 적절한 방법에 의해 퇴적될 수 있다. CMP와 같은 평탄화 공정을 수행하여 마스크(70)를 제거하고 제1 ILD(90)의 상부 표면을 평탄화하여, CMP 공정 이후에 제1 ILD(90)의 상부 표면이 게이트(68)의 상부 표면과 수평이 되도록 할 수 있다. 따라서, CMP 공정 후에, 예시된 실시예에서, 게이트(68)의 상부 표면이 노출된다.
일부 실시예에 따르면, 게이트(68) 및 게이트(68) 바로 아래의 게이트 유전체(66)가 에칭 단계(들)에서 제거됨으로써 리세스(미도시)가 형성된다. 각각의 리세스는 각각의 핀(64)의 채널 영역을 노출시킨다. 각 채널 영역은 인접한 쌍의 에피택셜 소스/드레인 영역(80) 사이에 배치될 수 있다. 더미 게이트 제거 중에, 더미 게이트(68)가 에칭될 때, 더미 게이트 유전체 층(66)이 에칭 정지층으로 사용될 수 있다. 이후, 더미 게이트(68)의 제거 후에 더미 게이트 유전체 층(66)이 제거될 수 있다.
다음으로, 각 리세스에 게이트 유전체 층(96), 장벽층(94) 및 게이트 전극(98)을 연속적으로 형성하는 것에 의해 리세스에 금속 게이트(97)를 형성한다. 도 7a에 예시된 바와 같이, 게이트 유전체 층(96)이 리세스 내에 동형으로 퇴적된다. 장벽층(94)이 게이트 유전체 층(96) 위에 동형으로 형성되고, 게이트 전극(98)은 리세스를 채운다. 도시하지는 않지만, 일함수 층이 예를 들어 게이트 유전체 층(96)과 장벽층(94) 사이에 형성될 수도 있다.
일부 실시예에 따르면, 게이트 유전체 층(96)은 실리콘 산화물, 실리콘 질화물, 또는 이들의 다층을 포함한다. 일부 실시예에서, 게이트 유전체 층(96)은 하이-k 유전체 재료를 포함하고, 이들 실시예에서, 게이트 유전체 층(96)은 약 7.0보다 큰 k 값을 가질 수 있고, 금속 산화물 또는 Hf, Al, Zr, La, Mg, Ba, Ti, Pb 및 이들의 조합의 실리케이트를 포함할 수 있다. 게이트 유전체 층(96)의 형성 방법은 MBD, ALD, PECVD 등을 포함할 수 있다.
일함수 층은 게이트 유전체 층(96) 위에 동형으로 형성될 수 있다. 일함수 층은 일함수 층을 위한 임의의 적절한 재료를 포함한다. 금속 게이트(97)에 포함될 수 있는 예시적인 p-형 일함수 금속은 TiN, TaN, Ru, Mo, Al, WN, ZrSi2, MoSi2, TaSi2, NiSi2, WN, 다른 적절한 p-형 일함수 재료 또는 이들의 조합을 포함한다. 금속 게이트(97)에 포함될 수 있는 예시적인 n-형 일함수 금속은 Ti, Ag, TaAl, TaAlC, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, 다른 적절한 n-형 일함수 재료, 또는 이들의 조합을 포함한다. 일함수 값은 일함수 층의 재료 조성과 연관되며, 따라서 제1 일함수 층의 재료는 목표 임계 전압(Vt)이 각각의 영역에 형성될 수 있는 디바이스에서 달성되도록 자체 일함수 값을 조정하는 것이 선택된다. 일함수 층(들)은 CVD, PVD, ALD 및/또는 다른 적절한 공정에 의해 퇴적될 수 있다.
다음으로, 장벽층(94)은 게이트 유전체 층(96) 위에 그리고 존재한다면 일함수 층 위에 동형으로 형성된다. 장벽층(94)은 티타늄 질화물과 같은 전기 전도성 재료를 포함할 수 있지만, 탄탈 질화물, 티타늄, 탄탈 등과 같은 다른 재료가 대안적으로 사용될 수 있다. 장벽층(94)은 PECVD와 같은 CVD 공정을 사용하여 형성될 수 있다. 그러나, 스퍼터링, MOCVD 또는 ALD와 같은 다른 대체 공정이 대안적으로 사용될 수 있다.
다음으로, 게이트 전극(98)이 장벽층(94) 위에 형성된다. 게이트 전극(98)은 Cu, Al, W 등등, 이들의 조합 또는 이들의 다층과 같은 금속 함유 재료로 형성될 수 있고, 예를 들어, 전기 도금, 무전해 도금, PVD, CVD 또는 다른 적절한 방법에 의해 형성될 수 있다. CMP와 같은 평탄화 공정을 수행하여 게이트 유전체 층(96), 일함수 층, 장벽층(94) 및 게이트 전극(98)의 재료의 여분을 제거할 수 있으며, 상기 부분의 여분은 제1 ILD(90)의 상부 표면 위에 있다. 따라서, 게이트 전극(98), 장벽층(94), 일함수 층 및 게이트 유전체 층(96)의 재료의 남겨진 나머지 부분은 형성되는 FinFET 디바이스(100)의 금속 게이트(97)를 형성한다. 3개의 금속 게이트(97)(예, 97A, 97B 및 97C)가 도 7a에 예시되어 있다. 그러나, 숙련된 기술자가 쉽게 이해하는 바와 같이, 3개보다 많거나 적은 금속 게이트(97)가 FinFET 디바이스(100)를 형성하는데 사용될 수 있다.
도 7b는 도 7a의 FinFET 디바이스(100)의 평면도를 예시한다. 단순화를 위해, FinFET 디바이스(100)의 모든 피쳐가 예시된 것은 아니다. 예를 들어, 게이트 스페이서(87), 분리 영역(62) 및 소스/드레인 영역(80)은 도 7b에 예시되어 있지 않다.
도 7b에 예시된 바와 같이, 금속 게이트(97)(예, 97A/97B/97C)는 반도체 핀(64)(예, 64A/64B/64C/64D)에 걸쳐 있다. 후속 공정에서, 금속 게이트(97B)를 3개의 개별 금속 게이트(97B_1 및 97B_2)(예, 도 11b 참조)로 커팅하기 위해 금속 게이트 커팅 공정이 수행된다. 예시된 실시예에서, 커트 영역(55)의 금속 게이트(97B)의 일부가 제거됨으로써 금속 게이트(97B)를 2개의 개별 금속 게이트로 분리한다. 예시된 실시예에서, 금속 게이트 커팅 공정 후에, 반도체 핀(64A, 64B) 위의 금속 게이트(97B)의 부분은 제1 금속 게이트를 형성하고, 반도체 핀(64C, 64D) 위의 금속 게이트(97B)의 부분은 제2 금속 게이트를 형성한다. 제1 금속 게이트 및 제2 금속 게이트는 예를 들어, 제1 금속 게이트 및 제2 금속 게이트에 서로 다른 제어 전압을 인가함으로써 독립적으로 제어될 수 있다.
도 7b는 커트 영역(55)의 비제한적인 예를 보여준다. 커트 영역(55)의 수, 커트 영역(55)의 크기 및 커트 영역(55)의 위치는 상이한 커팅 패턴을 달성하고 상이한 크기 및 패턴의 금속 게이트를 형성하기 위해 변경될 수 있다. 예를 들어, 커트 영역(55)은 C-C 단면을 따라 확대되어 금속 게이트(97A) 및/또는 금속 게이트(97C)를 금속 게이트(97B)와 하나의 단계로 커팅할 수 있다. 다른 예로서, 제2 커트 영역은 B-B 단면을 따라, 예를 들어 반도체 핀(64A, 64B) 사이에 적용되어 금속 게이트(97B)를 서로 독립적으로 제어될 수 있는 3개의 개별 금속 게이트로 커팅할 수 있다. 커트 영역(55)에 대한 이러한 변형 및 다른 변형도 전적으로 본 개시 내용의 범위 내에 포함되는 것이 의도된다. 아래의 논의는 임의의 수의 커트 영역이 FinFET 디바이스(100)의 제조에 사용될 수 있다는 이해를 가지고 도 7b에 예시된 바와 같은 하나의 커트 영역(55)의 예를 사용한다.
도 7c 및 도 7d는 각각 B-B 및 C-C 단면을 따른 도 7a의 FinFET 디바이스(100)의 단면도를 예시한다. 도 7d에 예시된 바와 같이, 금속 게이트(97)는 분리 영역(62) 및 기판(50) 위에 배치된다. 게이트 스페이서(87)는 각각의 금속 게이트(97)의 양 측벽 상에 있다. 제1 ILD(90)는 금속 게이트(97) 및 게이트 스페이서(87)를 둘러싼다. C-C 단면은 반도체 핀(64)의 외부에 있기 때문에, 반도체 핀(64), 소스/드레인 영역(80) 및 LDD 영역(65)과 같은 피쳐는 도 7d의 단면도에서 보이지 않는다.
다음으로, 도 8a 및 도 8b에서, 제1 하드 마스크 층(122) 및 제2 하드 마스크 층(124)이 제1 ILD(90) 위에 연속적으로 형성된다. 일부 실시예에서, 제1 하드 마스크 층(122)은 금속 하드 마스크 층이고, 제2 하드 마스크 층(124)은 유전체 하드 마스크 층이다. 후속 처리에서, 다양한 포토리소그래피 및 에칭 기술을 이용하여 제1 하드 마스크 층(122)에 패턴이 전사된다. 이후, 제1 하드 마스크 층(122)은 하부의 구조체(예, 금속 게이트(97))를 에칭하기 위한 에칭 마스크로서 사용될 수 있다. 제1 하드 마스크 층(122)은 티타늄 질화물, 티타늄 산화물 등등 또는 이들의 조합과 같은 마스킹 재료일 수 있다. 제1 하드 마스크 층(122)은 ALD, CVD, PVD 등등 또는 이들의 조합을 사용하여 형성될 수 있다.
제2 하드 마스크 층(124)은 제1 하드 마스크 층(122) 위에 퇴적된다. 제2 하드 마스크 층(124)은 제1 하드 마스크 층(122)을 위한 마스킹 패턴으로 사용될 수 있다. 후속 공정 단계에서, 제2 하드 마스크 층(124)은 이후에 제1 하드 마스크 층(122)으로 전사될 수 있는 패턴을 형성하도록 패턴화된다. 제2 하드 마스크 층(124)은 실리콘 질화물, 실리콘 산화물, 테트라에틸 오르소실리케이트(TEOS), SiOxCy 등등 또는 이들의 조합과 같은 마스킹 재료일 수 있다. 제2 하드 마스크 층(124)은 CVD, ALD 등등 또는 이들의 조합을 이용하여 형성될 수 있다. 예시적인 실시예에서, 제1 하드 마스크 층(122)은 티타늄 질화물을 포함하고, 제2 하드 마스크 층(124)은 실리콘 질화물을 포함한다.
다음으로, 패턴화된 포토레지스트 층이 제1 하드 마스크 층(122)과 제2 하드 마스크 층(124) 위에 형성된다. 패턴화된 포토레지스트 층의 패턴(예, 개구)은 개구(141)의 위치에 대응한다. 포토레지스트 층의 패턴은 하나 이상의 이방성 에칭 공정과 같은 적절한 방법을 사용하여 제1 하드 마스크 층(122) 및 제2 하드 마스크 층(124)으로 전사된다. 그 결과, 제1 하드 마스크 층(122) 및 제2 하드 마스크 층(124)에 패턴(예, 개구)이 형성되며, 해당 패턴은 커트 영역(55) 내의 금속 게이트(97B)의 일부를 노출시킨다(도 7b 참조).
다음으로, 도 8a 및 도 8b에 예시된 바와 같이, 커트 영역(55)(도 7b 참조) 내에 있고 패턴화된 제1 하드 마스크 층(122) 및 제2 하드 마스크 층(124)에 의해 노출된 금속 게이트(97B)의 부분이 제거된다. 금속 게이트(97B)의 노출된 부분을 제거하기 위해 이방성 에칭 공정과 같은 적절한 에칭 공정이 수행될 수 있다. 커트 영역(55) 내의 금속 게이트(97B)의 부분이 제거된 후, 개구(141)가 형성된다. 개구(141)는 금속 게이트(97B)를 통해 연장되고, 금속 게이트(97B)를 2개의 개별 게이트 구조체(97B_1 및 97B_2)로 분리한다. 제시된 예에서, 개구(141)는 분리 영역(62) 내로 연장되고, 개구(141)의 바닥은 기판(50) 내로 더 연장된다. 일부 실시예에서, 개구(141)의 양 측벽 사이에서 측정된 개구(141)의 폭은 약 10 nm 내지 약 45 nm이고, 게이트 전극(98)의 상부 표면과 개구(141)의 바닥 사이에서 측정된 개구(141)의 깊이는 약 150 nm 내지 약 300 nm이다.
도 8a 및 도 8b에 예시된 개구(141)의 형상 및 깊이는 비제한적인 예이며, 개구(141)에 대한 다른 형상 및 깊이도 가능하며, 전적으로 본 개시 내용의 범위 내에 포함되는 것이 의도된다. 예를 들어, 개구(141)는 분리 영역(62) 내로 연장될 수 있지만, 기판(50) 내로는 연장되지 않을 수 있다. 다른 예로서, 개구(141)는 도 8a 및 도 8b에 예시된 것보다 더 넓을 수 있으므로, 금속 게이트(97B)의 제거된 부분을 따른 게이트 스페이서(87)의 부분도 이방성 에칭 공정(예, 플라즈마 공정)에 의해 제거될 수 있다. 또 다른 예로서, 개구(141)의 단면은 도 8a 및 도 8b에서 V자형 바닥을 가지는 것으로 예시되어 있지만, U자형 또는 직사각형과 같은 개구(141)의 바닥 부분에 대한 형상도 가능하다. 도 8a의 예에서의 개구(141)는 수직으로(예, 기판(50)의 주요 상부 표면에 수직으로) 연장되는 직선 측벽(141S)을 가진다. 일부 실시예에서, 개구(141)는 개구(141)가 기판(50) 측으로 연장됨에 따라 개구(141)의 양 측벽 사이의 거리가 감소하도록 경사 측벽(141S')(도 8a에서 점선으로 예시됨)을 가진다. 즉, 경사 측벽(141S')을 가지는 개구(141)는 바닥보다는 상부(예, 기판(50)으로부터 먼쪽의 금속 게이트(97)의 상부 표면에 근접한 부분)가 더 넓다. 단순성을 위해, 개구(141)는 개구(141)가 경사 측벽(141S')을 가질 수 있다는 이해를 가지고 후속 도면에서 직선 측벽(141S)을 가지는 것으로 예시된다.
다음으로, 도 9a 및 도 9b에서, 유전체 층(126)이 개구(141)의 측벽 및 바닥을 라이닝하도록 형성된다. 유전체 층(126)은 또한 제2 하드 마스크 층(124)의 상부 표면을 덮을 수 있다. 일부 실시예에서, 유전체 층(126)은 유전체 층(126)이 개구(141)의 바닥 측으로 연장됨에 따라 유전체 층(126)의 두께가 감소하도록(예를 들어, 연속적으로) 비등각 층으로 형성된다. 도 9a에 예시된 바와 같이, 유전체 층(126)은 게이트 전극(98)의 상부 표면에 근접한 제1 측벽 위치에서 두께(T1)을 가지며, 개구(141)의 바닥에 근접한 제2 측벽 위치에서 두께(T2)를 가지며, 여기서 T1은 T2보다 크다. 일부 실시예에서, 두께(T1)는 약 55 옹스트롬 내지 약 70 옹스트롬이고, 두께(T2)는 약 30 옹스트롬 내지 약 55 옹스트롬이다. 일부 실시예에서, 두께(T2)는 두께(T1)의 약 55% 내지 약 80%이다(예, 0.55T1 < T2 < 0.8T1). 유전체 층(126)의 평균 두께(예, 개구(141)의 상부 및 하부에서의 측정치의 평균)는 예로서 약 3.5 nm 내지 약 7 nm일 수 있다.
예시된 실시예에서, 유전체 층(126)은 후속으로 형성되는 유전체 층(128)(도 10a 및 도 10b 참조)의 유전 상수보다 더 높은 유전 상수(K 값으로도 지칭됨)를 가지는 유전체 재료로 형성된다. 예를 들어, 유전체 층(126)은 약 6.5 내지 약 8의 K 값을 가지는 실리콘 질화물로 형성될 수 있고, 후속으로 형성되는 유전체 층(128)은 약 3.5 내지 약 5의 K 값을 가지는 실리콘 산화물로 형성될 수 있다.
일부 실시예에서, 비등각의 유전체 층(126)은 실리콘 질화물을 포함하고, 플라즈마 강화 원자층 퇴적(PEALD) 공정에 의해 형성된다. 일반적으로, PEALD 공정은 동형(conformal) 층을 형성하는데 사용되는 반면, 여기에 개시된 실시예는 새로운 PEALD 공정을 사용하여 비등각 유전체 층(126)을 형성한다는 것을 알아야 한다. 일부 실시예에서, 도 8a의 복수의 FinFET 디바이스(100)를 포함하는 단일 웨이퍼가 PEALD 공정을 위해 처리 챔버에 위치된다. 즉, 개시된 PEALD 공정에 의해 처리 챔버 내에서 매번 하나의 웨이퍼만 처리된다. 일부 실시예에서, 도 8a의 복수의 FinFET 디바이스(100)를 각각 포함하는 하나 이상의 웨이퍼가 PEALD 공정을 위해 처리 챔버에 위치된다.
일부 실시예에서, 비등각 유전체 층(126)을 형성하기 위한 PEALD 공정은 다중 사이클(처리 사이클로도 지칭됨)을 포함하고, 각 사이클은 4개의 단계(4개의 처리 단계로도 지칭됨)를 포함한다. 각 사이클의 제1 단계에서, 디클로로실란(SiH2Cl2) 또는 디이오도실란(SiH2I2)과 같은 제1 전구체가 처리 챔버로 공급된다. 제1 전구체는 질소(N2)와 같은 캐리어 가스에 의해 처리 챔버로 운반될 수 있다. 제1 전구체 및 캐리어 가스의 유량은 약 5 slm(분당 표준 리터) 내지 약 30 slm(예, 9 slm)일 수 있으며, 제1 전구체 및 캐리어 가스는 약 0.1 초 내지 약 5 초 동안 처리 챔버로 공급될 수 있다. 제1 전구체(예, SiH2Cl2 또는 SiH2I2) 및 N2의 부피 혼합 비율은 약 0.01 내지 약 0.1일 수 있다. 제1 처리 단계의 온도는 약 300 ℃ 내지 약 450 ℃(예, 450 ℃)일 수 있고, 제1 처리 단계에서의 압력은 약 0 torr 내지 약 30 torr일 수 있다.
제1 단계가 완료된 후, 제2 단계(퍼지 단계로도 지칭됨)가 수행되며, 여기서 미사용된(예, 미반응된) 제1 전구체 및 제1 단계의 부산물이 처리 챔버 외부로 펌핑된다.
다음으로, 제3 단계에서는 NH3의 플라즈마 또는 N2와 H2의 플라즈마와 같은 제2 전구체가 처리 챔버로 공급된다. 제2 전구체(예, NH3의 플라즈마 또는 N2/H2의 플라즈마)의 유량은 약 5 sccm 내지 약 10 slm일 수 있다. 제3 단계의 온도는 약 300 ℃ 내지 약 450 ℃이고, 제3 단계의 압력은 약 0 torr 내지 약 30 torr일 수 있다. PEALD 공정을 위한 RF 공급원의 전력은 약 500 W 내지 약 800 W이고, RF 공급원은 약 1 초 내지 약 30 초 사이에 턴-온된다.
다음으로, 제4 단계에서는 사용되지 않은 제2 전구체 및 제3 단계의 부산물을 처리 챔버 외부로 펌핑하는 다른 퍼지 단계가 수행된다. PEALD 공정의 제1 사이클이 완료된 후, 실리콘 질화물 층이 형성된다. 퇴적된 재료의 목표 두께에 도달할 때까지 PEALD 공정의 추가 사이클이 수행될 수 있다.
다음으로, 도 10a 및 도 10b에서, 유전체 층(128)이 유전체 층(126) 위에 형성되어 개구(141)를 채운다. 예시된 실시예에서, 유전체 층(128)은 유전체 층(126)의 유전체 재료와는 상이한 유전체 재료로 형성되며, 유전체 층(128)의 유전 상수는 유전체 층(126)의 유전 상수보다 작다.
일부 실시예에서, 유전체 층(128)은 실리콘 산화물로 형성되고, PEALD 공정에 의해 형성된다. 유전체 층(128)은 유전체 층(126)과 동일한 처리 챔버에서 형성될 수 있지만, 상이한 처리 챔버가 유전체 층(128)을 형성하는데 사용될 수 있다. 일부 실시예에서, 유전체 층(128)을 형성하기 위해 도 9a의 복수의 FinFET 디바이스(100)를 포함하는 단일 웨이퍼가 PEALD 공정을 위한 처리 챔버 내에 배치된다. 즉, 처리 챔버 내에서 매번 하나의 웨이퍼만이 처리된다. 일부 실시예에서, 도 9a의 복수의 FinFET 디바이스(100)를 각각 포함하는 하나 이상의 웨이퍼가 PEALD 공정을 위해 처리 챔버 내에 위치된다.
일부 실시예에서, 유전체 층(128)을 형성하기 위한 PEALD 공정은 다중 사이클을 포함하고, 각 사이클은 전술한 PEALD 처리와 마찬가지로 4개의 처리 단계를 포함한다. 4개의 처리 단계는 제1 전구체가 처리 챔버에 공급되는 제1 단계, 처리 챔버 내의 가스를 외부 펌핑하는 제2 단계, 제2 전구체가 처리 챔버에 공급되는 제3 단계, 처리 챔버 내의 가스를 외부 펌핑하는 제4 단계를 포함한다.
일부 실시예에서, N-(디에틸아미노실릴)-N-에틸에탄아민(C8H22N2Si)과 같은 유전체 층(128)(예, 실리콘 산화물)을 형성하기 위한 제1 전구체는 제1 처리 단계에서 처리 챔버로 공급된다. 제1 전구체는 아르곤(Ar)과 같은 캐리어 가스에 의해 처리 챔버로 운반될 수 있다. 제1 전구체 및 캐리어 가스의 유량은 약 2 slm 내지 약 30 slm, 예컨대 2 slm일 수 있고, 제1 전구체 및 캐리어 가스는 약 0.1 초 내지 약 10 초 동안 처리 챔버로 공급될 수 있다. 제1 전구체 및 캐리어 가스에 대한 혼합 비율은 약 0.01 내지 약 0.1일 수 있다. 제1 처리 단계를 위한 온도는 약 150 ℃ 내지 약 400 ℃, 예컨대 260 ℃일 수 있고, 제1 처리 단계를 위한 압력은 약 0 torr 내지 약 30 torr일 수 있다.
일부 실시예에서, O2의 플라즈마와 같은 유전체 층(128)을 형성하기 위한 제2 전구체는 제3 처리 단계에서 처리 챔버로 공급된다. 일부 실시예에서, 제2 전구체는 O2 가스이다. 제2 전구체의 유량은 약 0.5 slm 내지 약 20 slm일 수 있다. 제3 단계를 위한 온도는 약 150 ℃ 내지 약 400 ℃일 수 있고, 제3 단계를 위한 압력은 약 0 torr 내지 약 30 torr일 수 있다. 제2 전구체는 약 0.5 초 내지 약 30 초 동안 공급될 수 있다. PEALD 공정을 위한 RF 공급원의 전력은 약 15 W 내지 약 100 W이며, RF 공급원은 약 1 분 동안 턴-온된다.
위에서 논의된 예에서, 유전체 층(126)(예, SiN) 및 유전체 층(128)(예, SiO2)은 이중층 구조의 절연 필름 스택(127)을 형성한다. 절연 필름 스택(127)은 금속 게이트(97B)를 2개의 분리된 금속 게이트(97B_1 및 97B-2)로 분리하는 갭-충전 절연 구조체로서 기능한다. 위에서 논의된 예시적인 재료 외에, 다른 적절한 재료(들)도 필름 스택에 사용될 수 있다. 예를 들어, 유전체 층(128)은 SiCN, SiOC, SiOCN 등으로 형성될 수 있다. 일부 실시예에서, 절연 필름 스택(127)은 2개 초과의 유전체 재료의 층을 포함한다. 예를 들어, 유전체 층(128)은 유전체 층(126)보다 더 낮은 전체(예를 들어, 평균) K 값을 갖는 복수의 유전체 층(복수의 유전체 재료의 서브층으로도 지칭될 수 있음)으로 대체될 수 있다. 복수의 유전체 재료 서브층은 SiCN, SiOC, SiOCN 등의 층과 같은 상이한 재료의 층을 포함할 수 있다. 유전체 층(128) 내의 복수의 유전체 재료 서브층의 전체(예를 들어, 평균) K 값은 유전체 층(126)의 k 값보다 낮다. 예로서, 복수의 유전체 재료 서브층 내의 모든 유전체 재료는 유전체 층(126)의 재료보다 작은 K 값을 가진다. 다른 예로서, 유전체 층(128)의 일부 유전체 재료 서브층은 유전체 층(126)의 K 값보다 큰 K 값을 가질 수 있지만, 모든 유전체 재료 서브층의 전체 K 값은 유전체 층(126)의 K 값보다 낮다(예, 유전체 층(126)보다 낮은 K 값을 갖는 다른 유전체 재료의 서브층으로 인해). 일부 실시예에서, 절연 필름 스택(127)은 K 값을 더 감소시키기 위해 에어 갭을 포함할 수 있다. 에어 갭은 예를 들어, 습식 에칭 공정을 사용하여 더 낮은 K 값을 가지는 복수의 유전체 층 중 하나의 유전체 층을 선택적으로 제거함으로써 형성될 수 있다.
단일층의 SiN으로 형성된 갭-충전 절연 구조체와 비교하여, 개시된 절연 필름 스택(127)은 절연 필름 스택(127)에 낮은 K의 유전체 재료를 사용하는 것을 통해 형성된 디바이스의 RC 지연을 감소시키기 때문에 전체(예를 들어, 평균) K 값이 더 낮다. 또한, 동형의 SiN 층(예, 균일한 두께를 가짐) 및 해당 동형 SiN 층 위에 SiO2 층을 가지는 갭-충전 절연 구조체와 비교하여, 개시된 절연 필름 스택(127)은 후술하는 바와 같이 형성된 디바이스의 RC 지연을 감소시키는 것은 물론, 디바이스에 대한 임계 전압(Vt)의 변동을 감소시킨다. 일부 실시예에서, 형성된 개구(141)는 상부(예, 게이트 전극(98)의 상부 표면에 근접한 부분)에서 더 넓고 하부에서 더 좁다. 금속 게이트의 상단 부분에 있는 금속 게이트(97B_1 및 97B_2) 사이의 기생 커패시턴스는 금속 게이트(97B_1 및 97B_2) 사이의 거리가 더 멀수록 감소하지만, 금속 게이트의 상부에 있는 절연 필름 스택(127) 부분의 전체 K 값(예, 평균 K 값)을 증가시키는 높은 K 값의 유전체 층(126(예, SiN))이 두꺼울수록 더 큰 거리로 인한 기생 커패시턴스의 감소를 보상한다. 반대로, 개구(141)의 바닥에서, 금속 게이트(97B_1 및 97B_2) 사이의 기생 커패시턴스는 금속 게이트 사이의 거리가 좁아질수록 증가하지만, 개구(141)의 바닥에 있는 절연 필름 스택(127)의 전체 K 값을 감소시키는 더 얇은 유전체 층(126)은 감소된 거리만큼 기생 커패시턴스의 증가를 보상한다. 그 결과, 금속 게이트(97B_1 및 97B_2) 사이의 기생 커패시턴스는 금속 게이트의 상단에서 금속 게이트의 하단까지 균형잡힌(예, 실질적으로 균일한) 값을 가진다. 균형잡힌 기생 커패시턴스 값은 예를 들어, 금속 게이트(97B_1/97B_2)의 상부 표면으로부터 금속 게이트(97B_1/97B_2)의 하부 표면으로의 방향을 따라 임계 전압 변동을 줄이는데 도움이 된다.
다음으로, 도 11a 및 도 11b에서, CMP와 같은 평탄화 공정을 수행하여 제1 하드 마스크 층(122), 제2 하드 마스크 층(124) 및 게이트 전극(98)의 상부 표면 위에 배치된 유전체 층(126/128)의 부분을 제거한다. 도 11a의 단면도는 A-A 단면을 따르며, 도 11b의 단면도는 B-B 단면을 따른다는 점을 알아야 한다.
다음으로, 접촉부(102)(예, 게이트 접촉부(102G) 및 소스/드레인 접촉부(102S)))가 금속 게이트(97) 또는 소스/드레인 영역(80) 위에 전기적으로 연결되게 형성된다. 접촉부(102)를 형성하기 위해, 제1 ILD(90) 위에 제2 ILD(95)가 형성된다. 일부 실시예에서, 제2 ILD(95)는 유동성 CVD 방법에 의해 형성된 유동성 필름이다. 일부 실시예에서, 제2 ILD(95)는 PSG, BSG, BPSG, USG 등과 같은 유전체 재료로 형성되고, CVD 및 PECVD와 같은 임의의 적절한 방법에 의해 퇴적될 수 있다. 다음으로, 접촉 개구가 제1 ILD(90) 및/또는 제2 ILD(95)를 통해 형성되어 소스/드레인 영역(80) 및 금속 게이트(97)를 노출시키고, 이후 접촉 개구가 전기 전도성 재료(들)로 채워져 접촉부(102)를 형성한다. 일부 실시예에서, 실리사이드 영역(81)이 접촉 개구가 채워지기 전에 소스/드레인 영역(80) 위에 형성된다. 접촉부(102)를 형성하는 세부 사항은 이후에 설명된다.
일부 실시예에서, 실리사이드 영역(81)은 소스/드레인 영역(80) 위에 형성된다. 실리사이드 영역(81)은 먼저 반도체 재료(예, 실리콘, 게르마늄)과 반응할 수 있는 금속을 퇴적하여 소스/드레인 영역(80) 위에 실리사이드 또는 게르마나이드 영역을 형성한 다음 - 상기 금속은 니켈, 코발트, 티타늄, 탄탈, 백금, 텅스텐, 기타 귀금속, 기타 내화 금속, 희토류 금속 또는 이들의 합금 등일 수 있음 -, 열 어닐링 공정을 수행하여 실리사이드 영역(81)을 형성하는 것에 의해 형성될 수 있다. 이후 퇴적된 금속의 미반응 부분이 예를 들어, 에칭 공정에 의해 제거된다. 상기 영역(81)은 실리사이드 영역으로 지칭되지만, 해당 영역(81)은 또한 게르마나이드 영역 또는 실리콘 게르마나이드 영역(예, 실리사이드 및 게르마나이드를 포함하는 영역)일 수 있다.
다음으로, 장벽층(104)이 실리사이드 영역(81) 위에, 그리고 제2 ILD(95)의 상부 표면 위에 접촉 개구의 측벽 및 바닥을 라이닝하도록 형성된다. 장벽층(104)은 티타늄 질화물, 탄탈 질화물, 티타늄, 탄탈 등을 포함할 수 있고, ALD, PVD, CVD, 또는 다른 적절한 퇴적 방법에 의해 형성될 수 있다. 다음으로, 시드층(109)이 장벽층(104) 위에 형성된다. 시드층(109)은 PVD, ALD 또는 CVD에 의해 퇴적될 수 있고, 텅스텐, 구리 또는 구리 합금으로 형성될 수 있지만, 다른 적절한 방법 및 재료가 대안적으로 사용될 수 있다. 일단 시드층(109)이 형성되면, 도전 재료(110)가 시드층(108) 상에 형성되어 접촉 개구를 충전 및 과충전할 수 있다. 도전 재료(110)는 텅스텐을 포함할 수 있지만, 알루미늄, 구리, 텅스텐 질화물, 루테늄, 은, 금, 로듐, 몰리브덴, 니켈, 코발트, 카드뮴, 아연, 이들의 합금, 이들의 조합 등과 같은 다른 적절한 재료가 대안적으로 활용될 수 있다. PVD, CVD, ALD, 도금(예, 전기 도금) 및 리플로우와 같은 임의의 적절한 퇴적 방법이 도전 재료(110)의 형성에 사용될 수 있다.
일단 접촉 개구가 채워지면, 접촉 개구 외부의 장벽층(104), 시드층(109) 및 도전 재료(110)의 과잉 부분이 CMP와 같은 평탄화 공정을 통해 제거될 수 있지만, 임의의 적절한 제거 공정이 적용될 수도 있다. 따라서, 접촉 개구에 접촉부(102)가 형성된다. 접촉부(102)는 예로서 단일 단면으로 예시되어 있지만, 접촉부(102)는 다른 단면에 있을 수 있다. 또한, 도 11b에서, 예로서 2개의 금속 게이트(97B_1 및 97B_2) 각각에 2개의 접촉부(102)가 연결된 것으로 예시되어 있다. 금속 게이트(97B_1, 97B_2) 각각에 연결된 접촉부(102)의 수와 위치는 본 개시 내용의 사상에서 벗어나지 않고 변경될 수 있으며, 이들 및 기타 수정은 전적으로 본 개시 내용의 범위 내에 포함되는 것이 의도된다.
도 12는 다른 실시예에 따른 FinFET 디바이스(100A)의 단면도를 예시한다. FinFET 디바이스(100A)는 도 11a 및 도 11b의 FinFET 디바이스(100)와 유사하지만, 개구(141)의 바닥에 근접한 유전체 층(126)에 하나 이상의 에어 갭(131)이 형성되어 있다. 에어 갭(131)은 유전체 층(126) 내에 밀봉된 공동일 수 있으며, 예를 들어, 개구(141)의 크기, 유전체 층(126)의 두께, 유전체 층(126)에 사용되는 재료 및/또는 유전체 층(126)을 형성할 때 적용되는 공정 조건으로 인해 형성될 수 있다. 에어 갭(131)은 개구(141)의 바닥에 근접한 유전체 층(126)의 부분의 K 값을 더 감소시킬 수 있다. A-A 단면을 따른 도 12의 FinFET 디바이스(100A)의 단면도는 일부 실시예에서 도 11a와 동일한다.
도 13a, 도 13b, 도 14a, 도 14b 및 도 15는 다른 실시예에 따른 다양한 제조 단계에서의 FinFET 디바이스(100B)의 단면도를 예시한다. 도 13a 및 도 13b의 처리는 도 8a 및 도 8b의 처리 단계를 따를 수 있다. 즉, 도 2-5, 도 6a-6c, 도 7a-7d, 도 8a, 도 8b, 도 13a, 도 13b, 도 14a, 도 14b 및 도 15는 일부 실시예에서 FinFET 디바이스(100B)의 처리 단계를 예시한다.
도 13a 및 도 13b를 참조하면, 유전체 층(126)(예, SiN)이 개구(141)의 측벽 및 바닥을 라이닝하도록 형성된다. 일부 실시예에서, 유전체 층(126)은 예컨대, ALD 퇴적 공정을 사용하여 동형 층이 되도록 형성된다. 일부 실시예에서, 유전체 층(126)은 예를 들어, 도 9a 및 도 9b를 참조로 전술한 PEALD 퇴적 공정을 사용하여 비등각 층이 되도록 형성된다. 유전체 층(126)이 비등각 층이 되도록 형성되는 실시예에서, 해당 처리 단계에서의 유전체 층(126)의 단면도는 도 9a 및 도 9b(또는 도 12)에 예시된 것과 동일하거나 유사할 수 있다.
다음으로, 유전체 층(126)의 일부를 처리하기 위해(예, 손상을 주기 위해) 플라즈마 공정(143)이 수행된다. 일부 실시예에서, 플라즈마 공정은 이방성 플라즈마 에칭 공정이다. 플라즈마 공정은 NF3, O2, CH3F, 이들의 조합 등을 포함하는 가스 공급원을 이용하여 수행될 수 있다. 플라즈마 에칭 공정을 위한 RF 공급원의 전력은 약 50 W 내지 약 800 W이고, RF 공급원은 약 1 초 내지 약 100 초 동안 턴-온된다. 플라즈마 공정의 이방성으로 인해, 플라즈마 공정은 유전체 층(126)의 수평 부분(예, 개구(141)의 바닥에 근접한 유전체 층(126)의 부분)에 대해 행해지며, 해당 수평 부분은 플라즈마 공정에 의해 손상된다. 일부 실시예에서, 플라즈마 공정은 유전체 층(126)의 손상된 부분의 물리적 특성을 변경시켜(예, 경도 및/또는 밀도 감소), 개구(141)의 바닥에 근접한 유전체 층(126)의 부분은 후속으로 수행되는 에칭 공정에 의해 쉽게 제거된다.
다음으로, 도 14a 및 도 14b에서, 플라즈마 공정(143)에 의해 처리된(예, 손상된 및/또는 느슨해진) 유전체 층(126)의 부분을 제거하기 위해 습식 에칭 공정과 같은 에칭 공정이 수행된다. 일부 실시예에서, 에칭 공정은 에칭제로서 dHF 산을 사용하여 수행되는 습식 에칭 공정이다. dHF 산에서 불산과 탈염수의 희석 비율은 1:50 내지 1:200일 수 있다. 습식 에칭 공정의 지속 시간은 약 60 초 내지 약 180 초일 수 있다. 일부 실시예에서, 습식 에칭 공정은 개구(141)의 바닥에 근접한 유전체 층(126)의 부분을 완전히 제거한다. 일부 실시예에서, 개구(141)의 바닥에 근접한 유전체 층(126)의 두께는 습식 에칭 공정에 의해 감소되며, 유전체 층(126)의 얇은 층은 여전히 개구(141)의 바닥에 남아 있다.
습식 에칭 공정을 사용하여 유전체 층(126)의 바닥 부분을 제거함으로써(또는 두께를 감소시킴으로써), 개구(141)의 바닥에서 유전체 층(126)의 부피가 감소되어, 후속으로 형성되는 유전체 층(128)에 대해 더 많은 공간이 활용될 수 있다. 유전체 층(126)(예, SiN)은 유전체 층(128)(예, SiO2)보다 더 높은 K 값을 가지기 때문에, 개구(141)의 바닥에 있는 절연 필름 스택(127)(유전체 층(126, 128)을 포함함)의 전체 K 값이 감소되어 RC 지연을 감소시키며, 금속 게이트(97B_1 및 97B_2) 사이의 기생 커패시턴스의 균형을 유지하는 것을 지원할 수 있어서 결국 임계 전압(Vt)의 변동을 감소시킨다. 또한, 유전체 층(126)의 바닥 부분(예, SiN)을 제거하면(또는 두께를 감소시키면), 개구(141)의 바닥에 있는 유전체 층(126)의 고정 전하가 회피되거나 감소되어, 유리하게 디바이스 누설을 감소시킨다.
다음으로, 유전체 층(128)(예, SiO2, SiCN, SiOC, SiOCN 등등 또는 이들의 다층)이 유전체 층(126) 위에 형성되어 개구(141)를 채운다. 유전체 층(128)은 도 10a 및 도 10b의 유전체 층(128)과 동일한 전구체 및 동일한 형성 방법(예, PEALD)을 적용하여 형성될 수 있으므로, 세부 사항은 반복되지 않는다. 예시된 실시예에서, 유전체 층(126)의 바닥 부분은 습식 에칭 공정에 의해 제거되기 때문에, 개구(141) 내의 유전체 층(128)은 유전체 층(126)보다 게이트 전극(98)의 상부 표면으로부터 기판(50) 측으로 더 깊게 연장된다는 것을 알아야 한다. 즉, 유전체 층(126)은 개구(141) 내에서 유전체 층(128)의 상부 측벽을 덮고, 개구(141) 내의 유전체 층(128)의 하부 측벽은 유전체 층(126)에 의해 노출된다. 도 14a 및 도 14b의 예에서, 유전체 층(128)의 바닥 부분은 기판(50) 내로 물리적으로 접촉되게 연장된다. 예를 들어, 개구(141)의 깊이 및 유전체 층(126)의 제거된 바닥 부분의 치수에 따라, 유전체 층(128)의 바닥 부분도 역시 분리 영역(62)과 물리적으로 접촉할 수 있다(예, 도 16 참조).
다음으로, 도 15에서는 게이트 전극(98)의 상부 표면으로부터 유전체 층(126, 128)의 일부를 제거하기 위해 CMP와 같은 평탄화 공정이 수행된다. 다음으로, 제2 ILD(95)가 게이트 전극(98) 위에 형성되고, 접촉부(102)가 금속 게이트(97B_1/97B_2) 또는 소스/드레인 영역(80)과 같은 각각의 하부의 전기 전도성 피쳐에 전기적으로 결합하도록 형성된다. 처리는 도 11a 및 도 11b를 참조로 전술한 바와 동일하거나 유사하므로, 세부 사항은 반복되지 않는다. 도 15의 단면도는 B-B 단면을 따른 것이다. A-A 단면을 따른 도 15의 대응하는 단면도는 도 11a와 동일하거나 유사하다.
도 16은 또 다른 실시예에 따른 FinFET 디바이스(100C)의 단면도를 예시한다. FinFET 디바이스(100C)는 도 15의 FinFET 디바이스와 유사하지만, 유전체 층(128)의 바닥 부분이 기판(50) 및 분리 영역(62)과 물리적으로 접촉하고 있다.
도 17은 일부 실시예에 따른 반도체 디바이스를 제조하는 방법의 흐름도를 예시한다. 도 17에 예시된 실시예 방법은 다수의 가능한 실시예 방법의 예일 뿐임을 이해해야 한다. 당업자는 많은 변형, 대안 및 수정을 인식할 것이다. 예를 들어, 도 17에 예시된 다양한 단계가 추가, 제거, 대체, 재배열 및 반복될 수 있다.
도 17을 참조하면, 1010 블록에서, 게이트 구조체가 핀 위에 형성되고, 핀은 기판 위로 돌출된다. 1020 블록에서, 게이트 구조체에 개구가 형성된다. 1030 블록에서, 제1 유전체 층이 개구의 측벽 및 바닥을 따라 형성되고, 여기서 제1 유전체 층은 비등각이며, 제1 유전체 층은 기판으로부터 먼 쪽의 게이트 구조체의 상부 표면에 근접한 제1 두께를 갖고, 개구의 바닥에 근접한 제2 두께를 가지며, 여기서 제1 두께는 제2 두께보다 더 크다. 1040 블록에서, 개구를 채우기 위해 제1 유전체 층 위에 제2 유전체 층이 형성되고, 여기서 제1 유전체 층은 제1 유전체 재료로 형성되고, 제2 유전체 층은 제1 유전체와는 상이한 제2 유전체 재료로 형성된다.
실시예는 여러 가지 장점을 달성할 수 있다. 개시된 다양한 실시예는 비등각 유전체 층(126)을 형성하고 또/또는 유전체 층(126)의 바닥 부분을 제거(또는 두께 감소)함으로써 절연 필름 스택(127)의 전체 유전 상수를 감소시켜 RC 지연을 감소시킨다. 또한, 개시된 실시예는 임계 전압 변동을 감소시키는 인접 금속 게이트(예, 97B_1 및 97B_2) 사이의 기생 커패시턴스의 균형을 잡는 것을 도울 수 있으며, 이는 임계 전압 변동을 감소시킨다. 또한, 유전체 층(126)의 바닥 부분을 제거함으로써(또는 두께를 감소시킴으로써), 개구(141)의 바닥에 있는 유전체 층(126)의 고정 전하를 회피하거나 감소시켜 디바이스 누설을 감소시킨다.
일 실시예에서, 반도체 디바이스를 형성하는 방법은, 핀 위에 게이트 구조체를 형성하는 단계 - 상기 핀은 기판 위로 돌출됨 -; 상기 게이트 구조체에 개구를 형성하는 단계; 상기 개구의 측벽 및 바닥을 따라 제1 유전체 층을 형성하는 단계 - 상기 제1 유전체 층은 비등각이며, 상기 제1 유전체 층은 상기 기판으로부터 먼 쪽의 상기 게이트 구조체의 상부 표면에 근접한 제1 두께를 갖고, 상기 개구의 바닥에 근접한 제2 두께를 가지며, 상기 제1 두께는 상기 제2 두께보다 더 큼 -; 및 상기 개구를 채우기 위해 상기 제1 유전체 층 위에 제2 유전체 층을 형성하는 단계를 포함하고, 상기 제1 유전체 층은 제1 유전체 재료로 형성되고, 상기 제2 유전체 층은 상기 제1 유전체 재료와는 상이한 제2 유전체 재료로 형성된다. 일 실시예에서, 상기 개구는 상기 게이트 구조체를 통해 연장되고 상기 게이트 구조체를 2개의 개별 구조체로 분리한다. 일 실시예에서, 상기 제1 유전체 재료의 제1 유전 상수는 상기 제2 유전체 재료의 제2 유전 상수보다 높다. 일 실시예에서, 상기 제1 유전체 재료는 실리콘 질화물이고, 상기 제2 유전체 재료는 실리콘 이산화물이다. 일 실시예에서, 상기 제2 두께는 상기 제1 두께의 약 55% 내지 약 80%이다. 일 실시예에서, 에어 갭이 상기 개구의 바닥에 근접하여 상기 제1 유전체 층에 형성된다. 일 실시예에서, 방법은 상기 제1 유전체 층을 형성한 후 그리고 상기 제2 유전체 층을 형성하기 전에 상기 제1 유전체 층을 플라즈마 공정으로 처리하는 단계; 및 상기 제1 유전체 층을 처리한 후, 상기 개구의 바닥으로부터 상기 제1 유전체 층의 하부를 제거하는 단계를 더 포함한다. 일 실시예에서, 상기 플라즈마 공정은 이방성 플라즈마 에칭 공정이다. 일 실시예에서, 상기 제1 유전체 층의 하부를 제거하는 단계는 상기 제1 유전체 층의 하부를 제거하기 위해 습식 에칭 공정을 수행하는 단계를 포함한다. 일 실시예에서, 상기 제2 유전체 층을 형성한 후, 상기 제2 유전체 층의 상부 측벽은 상기 제1 유전체 층에 의해 덮이고, 상기 제2 유전체 층의 하부 측벽에는 상기 제1 유전체 층이 없다.
일 실시예에서, 반도체 디바이스를 형성하는 방법은, 기판 위에 전기 전도성 피쳐를 형성하는 단계; 상기 전기 전도성 피쳐에 개구를 형성하는 단계; 상기 개구의 측벽 및 바닥을 제1 유전체 재료로 라이닝하는 단계; 상기 개구의 바닥에 배치된 상기 제1 유전체 재료의 바닥 부분을 처리하는 단계; 상기 처리 후에 상기 제1 유전체 재료의 바닥 부분을 제거하는 단계; 및 상기 제거 후에, 상기 제1 유전체 재료 위에 제2 유전체 재료를 형성하는 것에 의해 상기 개구를 채우는 단계를 포함한다. 일 실시예에서, 상기 제1 유전체 재료는 상기 제2 유전체 재료와는 상이하다. 일 실시예에서, 상기 제2 유전체 재료는 복수의 유전체 재료 서브층을 포함하고, 상기 제1 유전체 재료의 제1 유전 상수는 상기 제2 유전체 재료의 전체 유전 상수보다 높다. 일 실시예에서, 상기 개구는 상기 전기 전도성 피쳐를 2개의 개별 구조체로 분리한다. 일 실시예에서, 상기 제1 유전체 재료의 바닥 부분을 처리하는 단계는 플라즈마 공정을 사용하여 상기 제1 유전체 재료의 바닥 부분을 처리하는 단계를 포함한다. 일 실시예에서, 상기 제1 유전체 재료의 바닥 부분을 제거하는 단계는 상기 제1 유전체 재료의 바닥 부분을 제거하기 위해 습식 에칭 공정을 수행하는 단계를 포함한다. 일 실시예에서, 상기 제1 유전체 재료는 비등각(non-conformal)이고, 상기 제1 유전체 재료는 제2 측벽 위치에서보다 제1 측벽 위치에서 더 두껍고, 상기 제1 측벽 위치는 상기 기판을 등지는 상기 전기 전도성 피쳐의 상부 표면에 근접하고, 상기 제2 측벽 위치는 상기 개구의 바닥에 근접하다.
일 실시예에서, 반도체 디바이스는, 기판; 상기 기판 위로 돌출된 제1 핀 및 제2 핀; 상기 제1 핀 위의 제1 게이트 구조체; 상기 제2 핀 위의 제2 게이트 구조체; 및 상기 제1 게이트 구조체와 상기 제2 게이트 구조체 사이에서 상기 제1 게이트 구조체 및 상기 제2 게이트 구조체와 접촉하는 절연 필름 스택을 포함하고, 상기 절연 필름 스택은, 제2 유전체 재료; 및 상기 제2 유전체 재료 주위의 제1 유전체 재료를 포함하고, 상기 제1 유전체 재료는 상기 제1 게이트 구조체의 제1 측벽 및 상기 제2 게이트 구조체의 제2 측벽을 따라 연장되며, 상기 제1 유전체 재료의 제1 유전 상수는 상기 제2 유전체 재료의 제2 유전 상수보다 높다. 일 실시예에서, 상기 제1 유전체 재료는 비등각이며, 상기 기판으로부터 먼 쪽의 상기 제1 유전체 재료의 상부 부분은 제1 두께를 가지며, 상기 기판에 가장 가까운 상기 제1 유전체 재료의 하부 부분은 상기 제1 두께보다 작은 제2 두께를 가진다. 일 실시예에서, 상기 제1 유전체 재료는 상기 기판으로부터 먼 쪽의 상기 제2 유전체 재료의 상부 측벽을 덮고, 상기 기판에 근접한 상기 제2 유전체 재료의 하부 측벽에는 상기 제1 유전체 재료가 없다.
이상의 설명은 당업자가 본 개시 내용의 여러 측면들을 잘 이해할 수 있도록 여러 실시예의 피쳐들의 개요를 설명한 것이다. 당업자들은 자신들이 여기 도입된 실시예와 동일한 목적을 수행하거나 및/또는 동일한 장점을 달성하기 위해 다른 공정 또는 구조를 설계 또는 변형하기 위한 기초로서 본 개시 내용을 용이하게 이용할 수 있음을 알아야 한다. 또한, 당업자들은 균등적인 구성이 본 개시 내용의 취지 및 범위를 벗어나지 않으며 그리고 본 개시 내용의 취지 및 범위를 벗어나지 않고 다양한 변화, 대체 및 변경을 이룰 수 있음을 알아야 한다.
<부기>
1. 반도체 디바이스를 형성하는 방법에 있어서,
핀 위에 게이트 구조체를 형성하는 단계 - 상기 핀은 기판 위로 돌출됨 -;
상기 게이트 구조체에 개구를 형성하는 단계;
상기 개구의 측벽 및 바닥을 따라 제1 유전체 층을 형성하는 단계 - 상기 제1 유전체 층은 비등각(non-conformal)이며, 상기 제1 유전체 층은 상기 기판으로부터 먼 쪽의 상기 게이트 구조체의 상부 표면에 근접한 제1 두께를 갖고, 상기 개구의 바닥에 근접한 제2 두께를 가지며, 상기 제1 두께는 상기 제2 두께보다 더 큼 -; 및
상기 개구를 채우기 위해 상기 제1 유전체 층 위에 제2 유전체 층을 형성하는 단계
를 포함하고,
상기 제1 유전체 층은 제1 유전체 재료로 형성되고, 상기 제2 유전체 층은 상기 제1 유전체 재료와는 상이한 제2 유전체 재료로 형성되는 것인 반도체 디바이스 형성 방법.
2. 제1항에 있어서, 상기 개구는 상기 게이트 구조체를 통해 연장되고 상기 게이트 구조체를 2개의 개별 구조체로 분리하는 것인 반도체 디바이스 형성 방법.
3. 제1항에 있어서, 상기 제1 유전체 재료의 제1 유전 상수는 상기 제2 유전체 재료의 제2 유전 상수보다 더 높은 것인 반도체 디바이스 형성 방법.
4. 제3항에 있어서, 상기 제1 유전체 재료는 실리콘 질화물이고, 상기 제2 유전체 재료는 실리콘 이산화물인 것인 반도체 디바이스 형성 방법.
5. 제1항에 있어서, 상기 제2 두께는 상기 제1 두께의 약 55% 내지 약 80%인 것인 반도체 디바이스 형성 방법.
6. 제1항에 있어서, 에어 갭이 상기 개구의 바닥에 근접하여 상기 제1 유전체 층에 형성되는 것인 반도체 디바이스 형성 방법.
7. 제1항에 있어서, 상기 제1 유전체 층을 형성한 후 그리고 상기 제2 유전체 층을 형성하기 전에,
상기 제1 유전체 층을 플라즈마 공정으로 처리하는 단계; 및
상기 제1 유전체 층을 처리한 후, 상기 개구의 바닥으로부터 상기 제1 유전체 층의 하부를 제거하는 단계
를 더 포함하는 반도체 디바이스 형성 방법.
8. 제7항에 있어서, 상기 플라즈마 공정은 이방성 플라즈마 에칭 공정인 반도체 디바이스 형성 방법.
9. 제8항에 있어서, 상기 제1 유전체 층의 하부를 제거하는 단계는, 상기 제1 유전체 층의 하부를 제거하기 위해 습식 에칭 공정을 수행하는 단계를 포함하는 것인 반도체 디바이스 형성 방법.
10. 제7항에 있어서, 상기 제2 유전체 층을 형성한 후, 상기 제2 유전체 층의 상부 측벽은 상기 제1 유전체 층에 의해 덮이고, 상기 제2 유전체 층의 하부 측벽에는 상기 제1 유전체 층이 없는 것인 반도체 디바이스 형성 방법.
11. 반도체 디바이스를 형성하는 방법에 있어서,
기판 위에 전기 전도성 피쳐를 형성하는 단계;
상기 전기 전도성 피쳐에 개구를 형성하는 단계;
상기 개구의 측벽 및 바닥을 제1 유전체 재료로 라이닝하는 단계;
상기 개구의 바닥에 배치된 상기 제1 유전체 재료의 바닥 부분을 처리하는 단계;
상기 처리 후에 상기 제1 유전체 재료의 바닥 부분을 제거하는 단계; 및
상기 제거 후에, 상기 제1 유전체 재료 위에 제2 유전체 재료를 형성하는 것에 의해 상기 개구를 채우는 단계
를 포함하는 반도체 디바이스 형성 방법.
12. 제11항에 있어서, 상기 제1 유전체 재료는 상기 제2 유전체 재료와는 상이한 것인 반도체 디바이스 형성 방법.
13. 제11항에 있어서, 상기 제2 유전체 재료는 복수의 유전체 재료 서브층을 포함하고, 상기 제1 유전체 재료의 제1 유전 상수는 상기 제2 유전체 재료의 전체 유전 상수보다 더 높은 것인 반도체 디바이스 형성 방법.
14. 제11항에 있어서, 상기 개구는 상기 전기 전도성 피쳐를 2개의 개별 구조체로 분리하는 것인 반도체 디바이스 형성 방법.
15. 제11항에 있어서, 상기 제1 유전체 재료의 바닥 부분을 처리하는 단계는, 플라즈마 공정을 사용하여 상기 제1 유전체 재료의 바닥 부분을 처리하는 단계를 포함하는 것인 반도체 디바이스 형성 방법.
16. 제15항에 있어서, 상기 제1 유전체 재료의 바닥 부분을 제거하는 단계는, 상기 제1 유전체 재료의 바닥 부분을 제거하기 위해 습식 에칭 공정을 수행하는 단계를 포함하는 것인 반도체 디바이스 형성 방법.
17. 제11항에 있어서, 상기 제1 유전체 재료는 비등각(non-conformal)이고, 상기 제1 유전체 재료는 제2 측벽 위치에서보다 제1 측벽 위치에서 더 두껍고, 상기 제1 측벽 위치는 상기 기판을 등지는 상기 전기 전도성 피쳐의 상부 표면에 근접하고, 상기 제2 측벽 위치는 상기 개구의 바닥에 근접한 것인 반도체 디바이스 형성 방법.
18. 반도체 디바이스에 있어서,
기판;
상기 기판 위로 돌출된 제1 핀 및 제2 핀;
상기 제1 핀 위의 제1 게이트 구조체;
상기 제2 핀 위의 제2 게이트 구조체; 및
상기 제1 게이트 구조체와 상기 제2 게이트 구조체 사이에서 상기 제1 게이트 구조체 및 상기 제2 게이트 구조체와 접촉하는 절연 필름 스택
을 포함하고, 상기 절연 필름 스택은,
제2 유전체 재료; 및
상기 제2 유전체 재료 주위의 제1 유전체 재료를 포함하고,
상기 제1 유전체 재료는 상기 제1 게이트 구조체의 제1 측벽 및 상기 제2 게이트 구조체의 제2 측벽을 따라 연장되며, 상기 제1 유전체 재료의 제1 유전 상ㅅ는 상기 제2 유전체 재료의 제2 유전 상수보다 더 높은 것인 반도체 디바이스.
19. 제18항에 있어서, 상기 제1 유전체 재료는 비등각이며, 상기 기판으로부터 먼 쪽의 상기 제1 유전체 재료의 상부 부분은 제1 두께를 가지며, 상기 기판에 가장 가까운 상기 제1 유전체 재료의 하부 부분은 상기 제1 두께보다 더 작은 제2 두께를 가지는 것인 반도체 디바이스.
20. 제18항에 있어서, 상기 제1 유전체 재료는 상기 기판으로부터 먼 쪽의 상기 제2 유전체 재료의 상부 측벽을 덮고, 상기 기판에 근접한 상기 제2 유전체 재료의 하부 측벽에는 상기 제1 유전체 재료가 없는 것인 반도체 디바이스.

Claims (10)

  1. 반도체 디바이스를 형성하는 방법에 있어서,
    핀 위에 게이트 구조체를 형성하는 단계 - 상기 핀은 기판 위로 돌출됨 -;
    상기 게이트 구조체에 개구를 형성하는 단계;
    상기 개구의 측벽 및 바닥을 따라 제1 유전체 층을 형성하는 단계 - 상기 제1 유전체 층은 비등각(non-conformal)이며, 상기 제1 유전체 층은 상기 기판으로부터 먼 쪽의 상기 게이트 구조체의 상부 표면에 근접한 제1 두께를 갖고, 상기 개구의 바닥에 근접한 제2 두께를 가지며, 상기 제1 두께는 상기 제2 두께보다 더 큼 -; 및
    상기 개구를 채우기 위해 상기 제1 유전체 층 위에 제2 유전체 층을 형성하는 단계
    를 포함하고,
    상기 제1 유전체 층은 제1 유전체 재료로 형성되고, 상기 제2 유전체 층은 상기 제1 유전체 재료와는 상이한 제2 유전체 재료로 형성되고, 상기 제1 유전체 재료의 제1 유전 상수는 상기 제2 유전체 재료의 제2 유전 상수보다 더 높고, 상기 제1 유전체 재료는 실리콘 질화물이고, 상기 제2 유전체 재료는 실리콘 이산화물인 것인 반도체 디바이스 형성 방법.
  2. 제1항에 있어서, 상기 개구는 상기 게이트 구조체를 통해 연장되고 상기 게이트 구조체를 2개의 개별 구조체로 분리하는 것인 반도체 디바이스 형성 방법.
  3. 제1항에 있어서, 상기 제2 두께는 상기 제1 두께의 55% 내지 80%인 것인 반도체 디바이스 형성 방법.
  4. 제1항에 있어서, 에어 갭이 상기 개구의 바닥에 근접하여 상기 제1 유전체 층에 형성되는 것인 반도체 디바이스 형성 방법.
  5. 제1항에 있어서, 상기 제1 유전체 층을 형성한 후 그리고 상기 제2 유전체 층을 형성하기 전에,
    상기 제1 유전체 층을 플라즈마 공정으로 처리하는 단계; 및
    상기 제1 유전체 층을 처리한 후, 상기 개구의 바닥으로부터 상기 제1 유전체 층의 하부를 제거하는 단계
    를 더 포함하는 반도체 디바이스 형성 방법.
  6. 제5항에 있어서, 상기 플라즈마 공정은 이방성 플라즈마 에칭 공정인 반도체 디바이스 형성 방법.
  7. 반도체 디바이스를 형성하는 방법에 있어서,
    기판 위에 전기 전도성 피쳐를 형성하는 단계;
    상기 전기 전도성 피쳐에 개구를 형성하는 단계;
    상기 개구의 측벽 및 바닥을 제1 유전체 재료로 라이닝하는 단계;
    상기 개구의 바닥에 배치된 상기 제1 유전체 재료의 바닥 부분을 처리하는 단계;
    상기 처리 후에 상기 제1 유전체 재료의 바닥 부분을 제거하는 단계; 및
    상기 제거 후에, 상기 제1 유전체 재료 위에 제2 유전체 재료를 형성하는 것에 의해 상기 개구를 채우는 단계
    를 포함하는 반도체 디바이스 형성 방법.
  8. 반도체 디바이스에 있어서,
    기판;
    상기 기판 위로 돌출된 제1 핀 및 제2 핀;
    상기 제1 핀 위의 제1 게이트 구조체;
    상기 제2 핀 위의 제2 게이트 구조체; 및
    상기 제1 게이트 구조체와 상기 제2 게이트 구조체 사이에서 상기 제1 게이트 구조체 및 상기 제2 게이트 구조체와 접촉하는 절연 필름 스택
    을 포함하고,
    상기 절연 필름 스택은,
    제2 유전체 재료; 및
    상기 제2 유전체 재료 주위의 제1 유전체 재료를 포함하고,
    상기 제1 유전체 재료는 상기 제1 게이트 구조체의 제1 측벽 및 상기 제2 게이트 구조체의 제2 측벽을 따라 연장되며, 상기 제1 유전체 재료의 제1 유전 상수는 상기 제2 유전체 재료의 제2 유전 상수보다 더 높고, 상기 제1 유전체 재료는 실리콘 질화물이고, 상기 제2 유전체 재료는 실리콘 이산화물인 것인 반도체 디바이스.
  9. 제8항에 있어서, 상기 제1 유전체 재료는 비등각이며, 상기 기판으로부터 먼 쪽의 상기 제1 유전체 재료의 상부 부분은 제1 두께를 가지며, 상기 기판에 가장 가까운 상기 제1 유전체 재료의 하부 부분은 상기 제1 두께보다 더 작은 제2 두께를 가지는 것인 반도체 디바이스.
  10. 제8항에 있어서, 상기 제1 유전체 재료는 상기 기판으로부터 먼 쪽의 상기 제2 유전체 재료의 상부 측벽을 덮고, 상기 기판에 근접한 상기 제2 유전체 재료의 하부 측벽에는 상기 제1 유전체 재료가 없는 것인 반도체 디바이스.
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US10672613B2 (en) 2017-11-22 2020-06-02 Taiwan Semiconductor Manufacturing Co., Ltd. Method of forming semiconductor structure and semiconductor device
US10777466B2 (en) * 2017-11-28 2020-09-15 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor Fin cutting process and structures formed thereby
US10510894B2 (en) 2017-11-30 2019-12-17 Taiwan Semiconductor Manufacturing Co., Ltd. Isolation structure having different distances to adjacent FinFET devices
KR102402763B1 (ko) * 2018-03-27 2022-05-26 삼성전자주식회사 반도체 장치
KR102636464B1 (ko) 2018-06-12 2024-02-14 삼성전자주식회사 게이트 분리층을 갖는 반도체 소자 및 그 제조 방법
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