KR102269804B1 - 슬롯 콘택 및 이를 형성하는 방법 - Google Patents

슬롯 콘택 및 이를 형성하는 방법 Download PDF

Info

Publication number
KR102269804B1
KR102269804B1 KR1020190081567A KR20190081567A KR102269804B1 KR 102269804 B1 KR102269804 B1 KR 102269804B1 KR 1020190081567 A KR1020190081567 A KR 1020190081567A KR 20190081567 A KR20190081567 A KR 20190081567A KR 102269804 B1 KR102269804 B1 KR 102269804B1
Authority
KR
South Korea
Prior art keywords
hard mask
dielectric hard
dielectric
source
gate
Prior art date
Application number
KR1020190081567A
Other languages
English (en)
Other versions
KR20200047292A (ko
Inventor
린-유 후앙
리-젠 유
쉥-충 왕
지아-추안 유
치아-하오 창
티엔-루 린
유-밍 린
치-하오 왕
Original Assignee
타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 filed Critical 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Publication of KR20200047292A publication Critical patent/KR20200047292A/ko
Application granted granted Critical
Publication of KR102269804B1 publication Critical patent/KR102269804B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H01L29/66583—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with initial gate mask or masking layer complementary to the prospective gate location, e.g. with dummy source and drain contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/3086—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/7682—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing the dielectric comprising air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76879—Filling of holes, grooves or trenches, e.g. vias, with conductive material by selective deposition of conductive material in the vias, e.g. selective C.V.D. on semiconductor material, plating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823418—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/82345—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different gate conductor materials or different gate conductor implants, e.g. dual gate structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41791—Source or drain electrodes for field effect devices for transistors with a horizontal current flow in a vertical sidewall, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7851—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with the body tied to the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L2029/7858—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET having contacts specially adapted to the FinFET geometry, e.g. wrap-around contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76883—Post-treatment or after-treatment of the conductive material

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

집적 회로 구조물을 형성하는 방법은, 트랜지스터의 소스/드레인 영역 위에서 이 영역에 전기적으로 결합되는 제1 소스/드레인 콘택 플러그를 형성하는 단계, 게이트 스택과 중첩되는 제1 유전체 하드 마스크를 형성하는 단계, 제1 리세스를 형성하도록 제1 소스/드레인 콘택 플러그를 리세스하는 단계, 제1 리세스 내에 제2 유전체 하드 마스크를 형성하는 단계, 및 제2 리세스를 형성하도록 층간 유전체층을 리세스하는 단계, 및 제2 리세스 내에 제3 유전체 하드 마스크를 형성하는 단계를 포함한다. 제3 유전체 하드 마스크는 제1 유전체 하드 마스크 및 제2 유전체 하드 마스크 둘 다와 접촉한다.

Description

슬롯 콘택 및 이를 형성하는 방법{SLOT CONTACTS AND METHOD FORMING SAME}
우선권 주장 및 교차 참조
본 출원은 하기의 가출원된 미국 특허 출원: 2018년 10월 23일에 출원되고 명칭이 "슬롯 콘택 및 이를 형성하는 방법(Slot Contacts and Method Forming Same)"이며, 참조에 의해 여기에 통합되는 출원 제62/749,207호의 이득을 청구한다.
트랜지스터 제조 기술의 최근의 개발에 있어서, 콘택 플러그 및 금속 게이트를 형성하기 위해 금속이 사용된다. 콘택 플러그는 소스 영역, 드레인 영역, 및 트랜지스터의 게이트에 접속하기 위해 사용된다. 소스/드레인 콘택 플러그들은 일반적으로, 금속 층을 퇴적시키고, 그런 다음, 금속층을 소스/드레인 영역 내의 실리콘과 작용하도록 어닐링을 수행함으로써 형성되는 소스/드레인 실리콘 영역에 접속된다. 게이트 콘택 플러그는 금속 게이트에 접속시키기 위해 사용된다.
금속 게이트들의 형성은 더미 게이트 스택을 형성하는 것, 더미 게이트 스택을 제거하여 개구를 형성하는 것, 금속성 물질을 개구 내로 충전하는 것, 금속 게이트들을 형성하기 위해 과잉 금속성 물질을 제거하도록 평탄화를 수행하는 것을 포함할 수 있다. 이어서, 금속 게이트가 리세스를 형성하도록 리세스되고, 유전체 하드 마스크가 리세스 내로 충전된다. 게이트 콘택 플러그들이 형성되면, 하드 마스크들이 제거되어, 게이트 콘택 플러그들이 금속 게이트와 접촉할 수 있다.
소스/드레인 콘택 플러그들은 또한 소스/드레인 영역들에 전기적으로 결합되도록 형성된다. 소스/드레인 콘택 플러그들의 형성은, 콘택 플러그들을 형성하도록 층간 유전체(Inter-Layer Dielectric; ILD)를 에칭하는 것과, 콘택 개구들 내에 콘택 플러그 및 소스/드레인 실리사이드 영역을 형성하는 것을 포함한다.
본 개시 내용의 양상은 첨부한 도면과 함께 읽을 때 하기의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준적 관행에 따라, 다양한 피처(feature)들은 실제 크기대로 도시되지 않는 것을 주목해야 한다. 사실상, 다양한 피처들의 치수는 논의의 명확성을 위해 임의로 증가되거나 감소될 수 있다.
도 1 내지 6, 7a, 7b, 8, 9a, 9b, 10, 11, 12a, 12b, 12c, 12d, 13a, 13b, 13c, 13d, 14a, 14b, 14c, 14d, 15a, 15b, 15c, 15d, 16a, 16b, 16c, 16d, 17a, 17b, 17c, 17d, 18a, 18b, 18c, 18d, 19a, 19b, 19c, 19d, 20a, 20b, 20c, 20d, 21a, 21b, 21c, 및 21d는, 일부 실시예들에 따른 슬롯 소스/드레인 콘택 플러그들 및 슬롯 게이트 콘택 플러그들의 형성에서의 중간 단계들의 사시도 및 단면도를 묘사한다.
도 22는 일부 실시예들에 따라 슬롯 소스/드레인 콘택 플러그의 일부분의 간략도를 묘사한다.
도 23은 일부 실시예들에 따라 슬롯 소스/드레인 콘택 플러그와 슬롯 게이트 콘택 플러그를 형성하기 위한 공정 흐름을 묘사한다.
하기의 개시 내용은 본 발명의 상이한 특징부들을 구현하기 위한 다수의 상이한 실시예들 또는 예시들을 제공한다. 컴포넌트 및 배열의 특정 예는 본 발명을 단순화하도록 이하에서 설명된다. 물론, 이것들은 단지 예시이고, 제한하는 것으로 의도되지 않는다. 예를 들면, 이하의 설명에서 제2 특징부 위에 또는 제2 특징부 상에 제1 특징부의 형성은, 제1 및 제2 특징부들이 직접 접촉해서 형성되는 실시예를 포함하고, 추가적인 특징부가 제1 및 제2 특징부 사이에 형성될 수 있어서 제1 및 제2 특징부가 직접 접촉될 수 없는 실시예를 또한 포함할 수 있다. 또한, 본 개시 내용은 다양한 예시들에서 참조 번호들 및/또는 문자들을 반복할 수 있다. 이 반복은 간략함과 명료함을 위한 것이고, 논의되는 다양한 실시예들 및/또는 구성들 사이의 관계를 본질적으로 지시하지는 않는다.
또한, "아래에 배치된", "밑에", "더 낮은", "위에 배치된", "상부에" 등과 같은 공간적으로 상대적인 용어들은 도면들에서 묘사되는 바와 같이 하나의 요소 또는 특징부와 다른 요소(들) 또는 특징부(들) 간의 관계를 설명하도록 설명의 용이함을 위해 본 명세서에서 이용될 수 있다. 공간적으로 상대적인 용어들은 도면들에서 묘사된 방위에 추가적으로, 사용 또는 동작 중인 장치의 상이한 방위들을 포괄하도록 의도된다. 장치는 이와는 다르게 지향될(90도 또는 다른 방위로 회전됨) 수 있고, 본 명세서에서 이용되는 공간적으로 상대적인 설명자는 이에 따라 마찬가지로 해석될 수 있다.
슬롯 소스/드레인 콘택 플러그들 및 슬롯 게이트 콘택 플러그들을 갖는 트랜지스터들 및 그 형성 방법이 일부 실시예들에 따라 제공된다. 슬롯 소스/드레인 콘택 플러그들 및 슬롯 게이트 콘택 플러그들을 형성하는 중간 단계들이 일부 실시예들에 따라 묘사된다. 일부 실시예의 일부 변형이 논의된다. 다양한 도면 및 묘사적 실시예 전반에 걸쳐, 유사한 참조 번호는 유사한 요소를 지정하는데 사용된다. 일부 묘사된 실시예에서, 핀 전계 효과 트랜지스터(Fin Field-Effect Transistor; FinFET)의 형성은 본 개시 내용의 개념을 설명하기 위한 예시로서 사용된다. 평면형 트랜지스터(planar transistor)는 또한 본 개시 내용의 개념을 채용할 수 있다.
도 1 내지 6, 7a, 7b, 8, 9a, 9b, 10, 11, 12a, 12b, 12c, 12d, 13a, 13b, 13c, 13d, 14a, 14b, 14c, 14d, 15a, 15b, 15c, 15d, 16a, 16b, 16c, 16d, 17a, 17b, 17c, 17d, 18a, 18b, 18c, 18d, 19a, 19b, 19c, 19d, 20a, 20b, 20c, 20d, 21a, 21b, 21c, 및 21d는, 본 개시 내용의 일부 실시예들에 따른 핀 전계 효과 트랜지스터(FinFET) 및 대응하는 슬롯 소스/드레인 콘택 플러그들 및 슬롯 게이트 콘택 플러그들의 형성에서의 중간 단계들의 단면도 및 사시도를 묘사한다. 설명 전체를 통해, 콘택 플러그는 또한 콘택으로 지칭될 수 있으며, 그 상부-뷰 형상은 슬롯(스트립) 형상, 직사각형 형상, 원형 형상, 또는 임의의 다른 적용 가능한 형상을 포함할 수 있다. 이러한 도면들에 도시된 공정들은 또한 도 23에 도시된 공정 흐름(200)에서 개략적으로 반영된다.
도 1에서, 기판(20)이 제공된다. 기판(20)은, (예컨대, p형 또는 n형 도펀트로) 도핑될 수 있거나 도핑되지 않을 수 있는, 예컨대, 벌크 반도체 기판, 반도체-온-인슐레이터(Semiconductor-On-Insulator; SOI) 기판 등과 같은 반도체 기판일 수 있다. 반도체 기판(102)은 예를 들면, 실리콘 웨이퍼와 같은 웨이퍼(10)의 일부분일 수 있다. 일반적으로, SOI 기판은 절연체층 상에 형성된 반도체 물질층이다. 절연체층은 예를 들면, 매립 산화물(buried oxide; BOX)층, 실리콘 산화물층 등일 수 있다. 절연체층이 기판, 즉, 일반적으로 실리콘 또는 유리 기판 상에 제공된다. 다층 또는 경사(gradient) 기판과 같은 다른 기판이 또한 이용될 수 있다. 일부 실시예에서, 반도체 기판(20)의 반도체 물질은, 실리콘; 게르마늄; 실리콘 탄화물, 갈륨 비소, 갈륨 인화물, 인듐 인화물, 인듐 비화물, 및/또는 인듐 안티몬화물을 포함하는 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP를 포함하는 합금 반도체; 또는 이들의 조합을 포함할 수 있다.
도 1을 더 참조하면, 웰 영역(22)이 기판(20) 내에 형성된다. 각각의 공정은 도 23에 도시된 공정 흐름(200) 내의 공정(202)으로서 묘사된다. 본 개시 내용의 일부 실시예들에 따라, 웰 영역(22)은, 인, 비소, 안티몬 등일 수 있는 n형 불순물을 기판(20) 내로 주입하여 형성된 n형 웰 영역이다. 본 개시 내용의 다른 실시예들에 따라, 웰 영역(22)은, 붕소, 인듐 등일 수 있는 p형 불순물을 기판(20) 내로 주입하여 형성된 p형 웰 영역이다. 결과적인 웰 영역(22)은 기판(20)의 상단 표면까지 연장될 수 있다. n형 또는 p형 불순물 농도는 예를 들어, 약 1017 cm-3 내지 약 1018 cm-3의 범위와 같이, 1018 cm-3 이하일 수 있다,
도 2를 참조하면, 격리 영역들(24)이 기판(20)의 상단 표면으로부터 기판(20) 내로 연장되도록 형성된다. 격리 영역(24)은 이하 STI(Shallow Trench Isolation) 영역으로 대안적으로 언급된다. 각각의 공정은 도 23에 도시된 공정 흐름(200) 내의 공정(204)으로서 묘사된다. 이웃하는 STI 영역들(24) 사이의 기판(20)의 부분은 반도체 스트립(26)이라고 지칭된다. STI 영역(24)을 형성하도록, 패드 산화물층(28) 및 하드 마스크 층(30)이 반도체 기판(20) 상에 형성한 후 패터닝된다. 패드 산화물층(28)은 실리콘 산화물로 형성된 박막일 수 있다. 본 개시 내용의 일부 실시예들에 따르면, 패드 산화물층(28)은 열 산화 공정에서 형성되고, 반도체 기판(20)의 상단 표면층이 산화된다. 패드 산화물층(28)은 반도체 기판(20)과 하드 마스크 층(30) 사이의 접착층으로서 작용한다. 패드 산화물층(28)은 또한 하드 마스크층(30)을 에칭하기 위한 에칭 정지층으로서 작용할 수 있다. 본 개시 내용의 일부 실시예에 따라, 하드 마스크층(30)은 예를 들면, 저압 화학 증기 퇴적(Low-Pressure Chemical Vapor Deposition; LPCVD)을 사용해 실리콘 질화물로 형성된다. 본 개시 내용의 다른 실시예들에 따라, 하드 마스크층(30)은 실리콘의 열적 질화(thermal nitridation), 또는 플라즈마 강화 화학 기상 퇴적(Plasma Enhanced Chemical Vapor Deposition; PECVD)에 의해 형성된다. 포토 레지스트(미도시)가 하드 마스크층(30) 상에 형성되고, 그런 다음에 패터닝된다. 이어서, 도 2에 도시된 바와 같이 하드 마스크(30)를 형성하기 위해 에칭 마스크로서 패터닝된 포토 레지스트를 사용하여 하드 마스크층(30)이 패터닝된다.
다음으로, 패드 산화물층(28) 및 기판(20)을 에칭하기 위해 패터닝된 하드 마스크층(30)이 에칭 마스크로서 사용되며, 기판(20) 내의 산출된 트렌치를 유전체 물질(들)로 충전하는 것이 후속된다. 예를 들면, 화학 기계적 연마(Chemical Mechanical Polish; CMP) 공정 또는 기계적 그라인딩(mechanical grinding) 공정과 같은 평탄화 공정이 수행되어, 유전체 물질의 과잉 부분을 제거하도록 수행되고, 유전체 물질(들)의 잔여 부분은 STI 영역(24)이다. STI 영역(24)은, 기판(20)의 표면층의 열 산화를 통해 형성되는 열 산화물일 수 있는 라이너 유전체(liner dielectric)(미도시됨)을 포함할 수 있다. 라이너 유전체는 또한 예를 들면, 원자층 퇴적(Atomic Layer Deposition; ALD), 고밀도 플라즈마 화학적 증기 퇴적(High-Density Plasma Chemical Vapor Deposition; HDPCVD), 또는 화학적 증기 퇴적(Chemical Vapor Deposition; CVD)을 사용해 형성되는 퇴적된 실리콘 산화물층, 실리콘 질화물층 등일 수 있다. STI 영역(24)은 라이너 산화물 위에 유전체 물질을 또한 포함할 수 있으며, 유전체 물질은 유동적 화학적 증기 퇴적(Flowable Chemical Vapor Deposition; FCVD), 스핀-온 코팅 등을 사용해 형성될 수 있다. 라이너 유전체 위의 유전체 물질은 일부 실시예들에 따른 실리콘 산화물을 포함할 수 있다.
하드 마스크(30)의 상단 표면 및 STI 영역(24)의 상단 표면은 서로 실질적으로 수평일 수 있다. 반도체 스트립들(26)은 이웃하는 STI 영역들(24) 사이에 있다. 본 개시 내용의 일부 실시예들에 따르면, 반도체 스트립(26)은 원래의 기판(20)의 부분들이며, 따라서 반도체 스트립(26)의 물질은 기판(20)의 물질과 동일하다. 본 개시 내용의 대안적인 실시예들에 따라, 반도체 스트립들(26)은 리세스들(24)을 형성하기 위해 STI 영역들(24) 사이의 기판(20)의 부분들을 에칭하고, 리세스 내에 또 다른 반도체 물질을 재성장시키기 위한 에피택시(epitaxy)를 수행함으로써 형성된 교체 스트립들이다. 따라서, 반도체 스트립(26)은 기판(20)의 반도체 물질과는 다른 반도체 물질로 형성된다. 일부 실시예들에 따르면, 반도체 스트립(26)은 실리콘 게르마늄, 실리콘 탄소, 또는 III-V족 화합물 반도체 물질로 형성된다.
도 3을 참조하면, STI 영역(24)이 리세스되어, 반도체 스트립(24)의 상단 부분이 STI 영역(24)의 잔여 부분의 상단 표면(24A)보다 더 높게 돌출하여 돌출 핀(36)을 형성한다. 각각의 공정은 도 23에 도시된 공정 흐름(200) 내의 공정(206)으로서 묘사된다. 에칭은 건식 에칭 공정을 사용해 수행될 수 있으며, 예를 들면, HF3과 NH3이 에칭 기체로서 사용된다. 에칭 공정 동안, 플라즈마가 생성될 수 있다. 아르곤이 또한 포함될 수 있다. 본 개시의 대안적인 실시예에 따라, STI 영역(24)의 리세스가 습식 에칭 공정을 사용해 수행된다. 에칭 화학 물질은 예를 들면 HF를 포함할 수 있다.
위에서 묘사된 실시예에서, 핀은 임의의 적절한 방법에 의해 패터닝될 수 있다. 예를 들면, 이중-패터닝 공정 또는 다중-패터닝 공정을 포함하는 하나 이상의 포토리소그래피 공정을 이용하여 핀들이 패터닝될 수 있다. 일반적으로, 이중 패터닝 또는 다중 패터닝 공정은 포토리소그래피 및 자기 정렬(self-aligned) 공정을 조합하여, 예를 들어 단일한 직접 포토리소그래피 공정을 사용하여 다른 방식으로 얻어질 수 있는 것보다 더 작은 피치를 갖는 패턴이 생성되게 한다. 예를 들어, 일 실시예에서, 희생층이 기판 위에 형성되고 포토리소그래피 공정을 사용하여 패터닝된다. 스페이서는 자기 정렬 공정을 사용하여 패터닝된 희생층을 따라 형성된다. 그런 다음, 희생층이 제거되고, 그런 다음, 핀을 패터닝하기 위해 잔여 스페이서 또는 맨드릴이 사용될 수 있다.
도 4를 참조하면, 더미 게이트 스택(38)은 (돌출) 핀(36)의 상단 표면 및 측벽 상에 연장되도록 형성된다. 각각의 공정은 도 23에 도시된 공정 흐름(200) 내의 공정(208)으로서 묘사된다. 더미 게이트 스택(38)은 더미 게이트 유전체(40)와, 더미 게이트 유전체(40) 위의 더미 게이트 전극(42)을 포함할 수 있다. 더미 게이트 전극(42)은 예를 들면, 폴리실리콘을 사용해 형성될 수 있고, 다른 물질이 또한 사용될 수 있다. 더미 게이트 스택들(38) 각각은 또한 더미 게이트 전극(42) 위에 하나의(또는 복수의) 하드 마스크층(44)을 포함할 수 있다. 하드 마스크(44)는 실리콘 질화물, 실리콘 산화물, 실리콘 탄소-질화물, 또는 이들의 다중층으로 형성될 수 있다. 더미 게이트 스택(38)은 단일 또는 복수의 돌출 핀들(36) 및/또는 STI 영역들(24) 위를 가로지를 수 있다. 더미 게이트 적층(38)은 또한 돌출 핀(36)의 길이 방향에 수직인 길이 방향을 가진다.
다음으로, 게이트 스페이서(46)가 더미 게이트 적층(38)의 측벽 상에 형성된다. 각각의 공정은 도 23에 도시된 공정 흐름(200) 내의 공정(208)으로서 또한 도시된다. 본 개시 내용의 일부 실시예에 따라, 게이트 스페이서(46)는 예를 들면, 실리콘 질화물, 실리콘 탄소-질화물 등과 같은 유전체 물질로 형성되고, 단일층 구조물 또는 복수의 유전체층들을 포함하는 다층 구조물을 가질 수 있다.
이어서, 더미 게이트 스택(38) 및 게이트 스페이서(46)에 의해 덮이지 않는 돌출 핀(36)의 부분을 에칭하기 위한 에칭 공정이 수행되어, 도 5에 도시된 구조체를 산출한다. 각각의 공정은 도 23에 도시된 공정 흐름(200) 내의 공정(210)으로서 묘사된다. 리세스는 이방성일 수 있고, 따라서, 더미 게이트 스택(38)과 게이트 스페이서(46) 바로 아래에 놓인 핀(36)의 부분이 보호되고 에칭되지 않는다. 일부 실시예에 따라, 리세스된 반도체 스트립(26)의 상단 표면은 STI 영역(24)의 상단 표면(24A)보다 낮을 수 있다. 이에 따라 리세스(50)가 형성된다. 리세스들(50)은 더미 게이트 스택들(38)의 반대쪽 측부들 상에 위치된 부분들, 및 돌출된 핀들(36)의 잔여 부분들 사이의 부분들을 포함한다.
다음으로, 에피택시 영역(소스/드레인 영역)(54)은 리세스(50) 내의 반도체 물질을(에피택시를 통해) 선택적으로 성장시킴으로써 형성되고, 도 6 내의 구조물을 산출한다. 각각의 공정은 도 23에 도시된 공정 흐름(200) 내의 공정(212)으로서 묘사된다. 산출되는 FinFET이 p형 FinFET인지 또는 n형 FinFET인지에 따라, p형 또는 n형 불순물이 에피택시의 진행(proceeding)과 함께 인시츄(in-situ) 도핑될 수 있다. 예를 들면, 산출되는 FinFET이 p형 FinFET일 때, 실리콘 게르마늄 붕소(SiGeB) 또는 실리콘 붕소(SiB)가 성장될 수 있다. 역으로, 산출되는 FinFET이 n형 FinFET일 때, 실리콘 인(SiP) 또는 실리콘 탄소 인(SiCP)이 성장될 수 있다. 본 개시 내용의 대안적인 실시예에 따라, 에피택시 영역(54)은 예를 들면, GaAs, InP, GaN, InGaAs, InAlAs, GaSb, AlSb, AlAs, AlP, GaP, 이들 물질들의 조합, 또는 이들 물질들의 다층 등과 같은 III-V 화합물 반도체를 포함한다. 리세스(50)가 에피택시 영역(54)으로 충전된 후에, 에피택시 영역들(54)의 추가적인 에피택셜 성장은 에피택시 영역들(54)이 수평으로 확장하게 하고, 패싯(facet)들이 형성될 수 있다. 에피택시 영역들(54)의 추가적인 성장은 또한 이웃하는 에피택시 영역들(54)이 서로 병합되게 할 수 있다. 공극(에어 갭)(56)이 생성될 수 있다. 본 개시 내용의 일부 실시예들에 따라, 에피택시 영역들(54)의 형성은 에피택시 영역들(54)의 상단 표면이 여전히 파형(wavy)일 때, 또는 병합된 에피택시 영역들(54)의 상단 표면이 실질적으로 평면이 되었을 때 - 도 6에 도시된 바와 같이 에피택시 영역(54) 상에서 더 성장시킴으로써 달성될 수 있음 - 종료될 수 있다.
에피택시 공정 후에, 에피택시 영역(54)은, 참조 번호(54)로 또한 표시되는, 소스 및 드레인 영역들을 형성하도록 p형 또는 n형 불순물이 더 주입될 수 있다. 본 개시 내용의 대안적인 실시예에 따라, 에피택시 영역(54)이 에피택시 동안 p형 또는 n형 불순물로 인시츄 도핑될 때 주입 단계가 생략된다.
도 7a는 콘택 에칭 정지층(Contact Etch Stop Layer; CESL)(58)과 층간 유전체(Inter-Layer Dielectric; ILD)(60)의 형성 후의 구조물의 사시도를 묘사한다. 각각의 공정은 도 23에 도시된 공정 흐름(200) 내의 공정(214)으로서 묘사된다. CESL(58)은 실리콘 산화물, 실리콘 질화물, 실리콘 탄소-질화물, 등으로 형성될 수 있고, CVD, ALD 등을 사용해 형성될 수 있다. ILD(60)는 예를 들면, FCVD, 스핀-온 코팅, CVD, 또는 또 다른 퇴적 방법을 사용해 형성된 유전체 물질을 포함할 수 있다. ILD(60)는 예를 들면, TEOS(Tetra Eethyl Ortho Silicate) 산화물, PSG(Phospho-Silicate Glass), BSG(Boro-Silicate Glass), BPSG(Boron-Doped Phospho-Silicate Glass) 등과 같은, 실리콘-산화물 기반 물질일 수 있는, 산소 함유 유전체 물질로 형성될 수 있다. 예를 들면, CMP 공정 또는 기계적 그라인딩 공정과 같은 평탄화 공정은 ILD(60), 더미 게이트 스택(38), 및 게이트 스페이서(46)가 서로 수평이 되도록 수행될 수 있다.
도 7b는 더미 게이트 스택(38)이 묘사되는 도 7a의 참조 단면 7B-7B을 묘사한다. 다음으로, 하드 마스크 층들(44), 더미 게이트 전극들(42), 및 더미 게이트 유전체(40)를 포함하는 더미 게이트 스택들(38)이 에칭되어, 도 8에 도시된 바와 같이, 게이트 스페이서들(46) 사이에 트렌치들(62)을 형성한다. 각각의 공정은 도 23에 도시된 공정 흐름(200) 내의 공정(216)으로서 묘사된다. 돌출 반도체 핀(36)의 상단 표면 및 측벽은 트렌치(62)에 노출된다.
다음으로, 도 9a 및 도 9b에 도시된 바와 같이, 대체 게이트 스택(72)이 트렌치(62) 내에 형성된다(도 8). 도 9b는 도 9a의 참조 단면(9B-9B)을 묘사한다. 각각의 공정은 도 23에 도시된 공정 흐름(200) 내의 공정(218)으로서 묘사된다. 대체 게이트 스택(72)은 게이트 유전체(68) 및 대응 게이트 전극(70)을 포함한다.
본 개시 내용의 일부 실시예에 따라, 게이트 유전체(68)는 그 자신의 하부 부분으로서 계면층(Interfacial; IL)(64)을 포함한다. IL(64)은 돌출 핀(36)의 노출된 표면상에 형성된다. IL(64)은, 돌출 핀(36)의 열산화, 화학적 산화 공정, 또는 퇴적 공정을 통해 형성되는 실리콘 산화물층과 같은 산화물층을 포함할 수 있다. 게이트 유전체(68)는 또한 IL(64) 위에 형성되는 하이-k 유전체층(66)을 포함할 수 있다. 하이-k 유전체층(66)은 하프늄 산화물, 란탄 산화물, 알루미늄 산화물, 지르코늄 산화물 등과 같은 하이-k 유전체 물질을 포함한다. 하이-k 유전체 물질의 유전율(k 값)은 3.9보다 높고, 약 7.0보다 그리고 때때로 24.0 이상만큼 높을 수 있다. 하이-k 유전체층(66)은 IL(64) 위에 놓이고, IL(54)에 접촉할 수 있다. 하이-k 유전체층(66)은 컨포멀층으로서 형성되고, 돌출 핀(36)의 측벽과 게이트 스페이서(46)의 상단 표면 및 측벽 상에서 연장된다. 본 개시 내용의 일부 실시예들에 따르면, 하이-k 유전체층(66)은 ALD, CVD, PECVD, 분자 빔 퇴적(Molecular Beam Deposition; MBD) 등을 사용해 형성될 수 있다.
또한, 도 9b를 참조하면, 게이트 전극(70)이 게이트 유전체(68) 상에 형성된다. 게이트 전극(70)은, 컨포멀층으로서 형성될 수 있는 복수의 금속 함유층들(74)과, 복수의 금속 함유층들(74)에 의해 충전되지 않은 트렌치들의 나머지를 충전하는 충전-금속 영역들(76)을 포함할 수 있다. 금속 함유층(74)은 배리어층, 배리어층 위에 일함수층(work-function layer)과, 일함수층 위에 하나 또는 복수의 금속 캡핑층을 포함할 수 있다.
도 10은 일부 예시적인 실시예에 따른 유전체 하드 마스크(80)의 형성을 묘사한다. 각각의 공정은 도 23에 도시된 공정 흐름(200) 내의 공정(220)으로서 묘사된다. 유전체 하드 마스크(80)의 형성은 리세스가 형성되도록 게이트 스택(72)을 리세스하도록 에칭 공정을 수행하는 것, 리세스를 유전체 물질로 충전하는 것, 및 이어서 유전체 물질의 과잉 부분을 제거하기 위한 예를 들면, CMP 공정 또는 기계적 연마 공정과 같은 평탄화 공정을 수행하는 것을 포함할 수 있다. 게이트 스페이서(46)는 또한 에칭 공정에서 리세스될 수 있고, 유전체 하드 마스크(80)는 게이트 스페이서(46)의 상단 표면보다 높게 돌출할 수 있다. 유전체 하드 마스크(80)는 실리콘 질화물, 실리콘 산질화물, 실리콘 산-탄소 질화물 등으로 형성될 수 있다.
도 11은 소스/드레인 콘택 플러그들(82)의 형성을 묘사한다. 각각의 공정은 도 23에 도시된 공정 흐름(200) 내의 공정(222)으로서 묘사된다. 소스/드레인 콘택 플러그들(82)의 형성은 CESL(58)의 하부 부분들을 노출시키기 위해 ILD(60)를 에칭하는 것과, 그리고 나서 CESL(58)의 노출된 부분을 에칭하여 소스/드레인 영역(54)을 드러내는 것을 포함한다. 후속 공정에서, 금속층(예를 들어, Ti 층)이 퇴적되어 콘택 개구들 내로 연장된다. 금속 질화물 캡핑층이 수행될 수 있다. 이어서, 어닐링 공정이 수행되어 금속 층을 소스/드레인 영역들(54)의 상단 부분과 반응시켜 실리사이드 영역들(84)을 형성한다. 다음으로, 이전에 형성된 금속 질화물층이 제거되지 않고 남겨지거나, 또는 이전에 형성된 금속 질화물층이 제거되며, 이는 새로운 금속 질화물층(예를 들어, 티타늄 질화물층)의 퇴적에 의해 후속된다. 그 후, 예를 들면, 텅스텐, 코발트 등과 같은 충전-금속성 물질이 콘택 개구들 내로 충전되고, 과잉 물질을 제거하기 위한 평탄화에 의해 후속되어, 소스/드레인 콘택 플러그(82)를 산출한다. 콘택 플러그들(82)은 CESL(58)의 측벽 부분으로 연장될 수 있고, 이 측벽 부분과 접촉할 수 있거나, 또는 ILD(60)의 일부 부분에 의해 CESL(58)의 측벽으로부터 이격될 수 있다. 따라서, 하나의 FinFET과 병렬로 연결될 수 있는 FinFET(86)이 형성된다.
이어서, 콘택 플러그들은 소스/드레인 콘택 플러그들(82)과, 게이트 스택(72) 내의 게이트 전극들(70) 위에 형성되고 이들에 전기적으로 접속된다. 후속하는 도면들에서, 도면 번호들(예를 들면, 12a, 12b, 12c, 및 12d)는 문자 “a”, 문자 “b”, 문자 “c”, 또는 문자 “d”에 의해 후속되는 동일 번호들을 포함할 수 있다. 문자 “a”는 각각의 도면이 평면도를 도시하는 것을 나타낸다. 문자 "b"는 각각의 도면이 각각의 평면도에서 참조 단면 “B-B”을 도시한다는 것을 나타낸다. 문자 "C"는 각각의 도면이 각각의 평면도에서 참조 단면 “C-C”을 도시한다는 것을 나타낸다. 문자 "D"는 각각의 도면이 각각의 평면도에서 참조 단면 “D-D”를 도시한다는 것을 나타낸다.
도 12a는 도 11에 도시된 구조물의 평면도를 묘사하고, 도 12b, 12c, 및 12d는 도 12a에서 참조 단면들 “B-B”, “C-C”, 및 “D-D”을 묘사한다. 구조물들의 일부 세부 사항들은 도 12a, 12b, 12c, 12d, 및 후속 도면들에 도시되지 않는다. 예를 들어, 도 12b에서, 게이트 스택(72)의 상세는 도시되어 있지 않고, 도 12b, 12c, 및 12d에는, 소스/드레인 영역, 소스/드레인 실리사이드 영역, 반도체 핀, STI 영역 등이 도시되지 않는다. 도시되지 않은 세부 사항들은, 예를 들어, 도 9b 및 도 11을 참조하여 알 수 있다.
도 12a에 도시된 바와 같이, 소스/드레인 콘택 플러그(82) 및 ILD(60)는 복수의 열들로 할당되고, 대안적으로 할당될 수 있다. 묘사된 레이아웃이 예시적인 것으로 이해되고, 회로 설계에 따라 소스/드레인 콘택 플러그들(82)이 형성된다. 유전체 하드 마스크(80)는 스트립으로서 형성되고, 게이트 스택(72)(도 12a에서 보이지 않으며 도 12b를 참조함)이 하드 마스크(80) 아래에 놓인다. 게이트 스택이 동일한 열 내의 게이트 전극들을 더 작은 조각들로 분리시키도록 더 짧은 부분들로 절단될 수 있으므로, 동일한 열 내의 유전체 하드 마스크들(80)은 더 작은 부분들로 분리될 수 있음(또는 그렇지 않을 수 있음)이 인식된다.
도 12b는 도 12a의 참조 단면 B-B를 묘사하고, 복수의 게이트 스택들(72)과 ILD(60)의 복수의 부분들, 및 하부 CESL(58)이 교대로 할당된다는 것을 묘사한다. 도 12c는 도 12a의 참조 단면 C-C을 묘사하고, 복수의 게이트 스택들(72)과 복수의 소스/드레인 콘택 플러그들(82)이 교대로 할당되는 것을 묘사한다. 도 12d는 도 12a에서 참조 단면 D-D를 묘사하고, 그 사이에 ILD(60) 및 CESL(58)에 의해 서로 분리된 두 개의 이웃하는 소스/드레인 콘택 플러그들(82)을 묘사한다. 설명 전체를 통해, 유전체 하드 마스크(80)는 대안적으로 자기 정렬된 유전체-1(Self-Aligned Dielectric-1; SAD-1)로 지칭되는데, 그 이유는 유전체 하드 마스크(80)의 크기 및 위치는 게이트 스택 및 게이트 스페이서의 크기 및 위치에 자기 정렬되기 때문이다. SAD-1의 물질은, SiC, LaO, AlO, AlON, ZrO, HfO, SiN, ZnO, ZrN, ZrAlO, TiO, TaO, YO, TaCN, ZrSi, SiOCN, SiOC, SiCN, HfSi, SiO 등으로부터 선택될 수 있으며, 이것들에 한정되지는 않는다.
도 13a, 도 13c, 및 도 13d를 참조하면, 유전체 하드 마스크(88)가 형성된다. 각각의 공정은 도 23에 도시된 공정 흐름(200) 내의 공정(224)으로서 묘사된다. 유전체 하드 마스크(88)는 소스/드레인 콘택 플러그(82)에 자기 정렬되기 때문에 SAD-2로 지칭되며, 유전체 하드 마스크(80)들 사이에 있다. 유전체 하드 마스크들(88)의 물질은 ILD(60)의 물질과는 상이하며, SiC, LaO, AlO, AlON, ZrO, HfO, SiN, ZnO, ZrN, ZrAlO, TiO, TaO, YO, TaCN, ZrSi, SiOCN, SiOC, SiCN, HfSi, SiO 등으로부터 선택될 수 있으며, 이것들에 한정되지는 않는다. 또한, 유전체 하드 마스크(88)의 물질은 유전체 하드 마스크(80)의 물질과 동일하거나 상이할 수 있다. 유전체 하드 마스크(88)의 형성은, 도 12a, 12c, 및 12d에 도시된 바와 같이, 소스/드레인 콘택 플러그(82)를 에칭하여 리세스를 형성하는 것, 유전체 물질을 리세스 내로 충전하는 것, 및 예를 들면, CMP 공정 또는 기계적 그라인딩 공정과 같은 평탄화 공정을 수행하는 것을 포함할 수 있다. 유전체 하드 마스크(88)의 하단부는 게이트 스페이서(46)의 상단 표면보다 낮거나 수평이 되거나 더 높을 수 있다. 유전체 하드 마스크(88)는 도 13b의 참조 단면 내로 연장되지 않을 수 있으며, 이에 따라 도시되지 않는다.
도 14a, 14b, 14c, 14d, 15a, 15b, 15c, 15d, 16a, 16b, 16c, 및 16d는, 대안적으로 SAD-3이라고 지칭되는 유전체 하드 마스크(92)의 형성을 묘사한다. 각각의 공정은 도 23에 도시된 공정 흐름(200) 내의 공정(228)으로서 묘사된다. 도 14b 및 도 14d를 참조하면, ILD(60)가 에칭 공정에서 리세스되어, 개구들(90)을 형성한다. 도 14a에 도시된 바와 같이, 리세스(90)의 위치 및 크기는 ILD(60) 및 CESL(58) 위치 및 크기와 각각 동일할 수 있다, 리세스 후에, CESL(58)이 U 형상 단면도(도 11 참조)를 가지면서, ILD(60) 및 CESL(58)의 일부분이 각각의 개구(90) 아래에 남겨진다. 개구들(90)의 하단들은 소스/드레인 콘택 플러그들(82)과 유전체 하드 마스크들(88) 사이의(도 14c 및 14d에 도시된) 계면보다 더 낮거나, 수평이 되거나, 더 높을 수 있다. 에칭은 유전체 하드 마스크(80 및 88)에 대해 높은 에칭 선택도를 갖는 에칭 가스를 사용하여 수행되어, 유전체 하드 마스크(80, 88)가 에칭되지 않는다. 또한, 게이트 스페이서(46)는 손상되지 않는다.
도 15a, 15b, 15c, 및 15d는 유전체 물질(92)의 형성을 묘사한다. 유전체 물질(92)은 예를 들면, 하이-k 유전체 물질과 같이 높은 항복 전압(breakdown voltage)을 갖는 물질들로부터 선택될 수 있다. 유전체 물질(92)은, SiC, LaO, AlO, AlON, ZrO, HfO, SiN, ZnO, ZrN, ZrAlO, TiO, TaO, YO, TaCN, ZrSi, SiOCN, SiOC, SiCN, HfSi 등을 포함할 수 있고, 이것들에 한정되지는 않는다. 또한, 유전체 물질(92)이 유전체 하드 마스크(80 및 88)로서 공통 후보 물질을 가질 수 있지만, 유전체 물질(92)의 물질은 유전체 하드 마스크(80 및 88) 둘 다의 물질과 상이하여, 후속 에칭 공정에서 높은 에칭 선택도 값이 존재한다. 유전체 물질(92)의 형성 방법은 원자층 퇴적(ALD), 스핀-온 코팅(spin-on coating), PECVD 등을 포함할 수 있다.
본 개시 내용의 일부 실시예들에 따르면, 유전체 물질(92)은 그 상단 표면이 평면이 아닌 경우에 평탄화된다. 그렇지 않으면, 평탄화 공정이 생략될 수 있다. 그 후, 잔여 유전체 물질(92)의 상단 표면이 유전체 하드 마스크(80)(도 16b)와 유전체 하드 마스크(88)(도 16c)의 상단 표면과 동일 평면에 있을 때까지 에칭 백 공정가 수행된다. 본 개시 내용의 일부 실시예에 따라, 유전체 마스크들(80 및 88) 둘 다가 노출될 때까지 평탄화 공정이 수행된다. 유전체 물질(92)의 잔여 부분은 또한 유전체 하드 마스크(92) 또는 SAD-3(92)이라고 지칭된다. 도 16a 및 16d는 각각 평면도와 단면도를 묘사한다. 이때, 유전체 하드 마스크(80, 88, 및 92)의 상단 표면들은 모두 노출되어 있고, 동일 평면 상에 있을 수 있다.
도 16d에 도시된 바와 같이, 대응하는 유전체 하드 마스크(92) 내에 밀봉되는 에어 갭(air gap, 94)이 형성될 수 있다. 또한, 유전체 하드 마스크(92)는 하단 폭보다 더 작은 상단 폭을 가질 수 있으므로, 하단 코너에서 형성된 공동(96)이 존재할 수 있으며, 하단 코너는 소스/드레인 콘택 플러그들(82), CESL/ILD(58/60), 및 유전체 하드 마스크(92)에 의해 규정된 코너 영역이다. 평면도에서 보면, 에어 갭(94) 및 공동(96)은 하드 마스크(92)의 길이 방향에 평행한 길이 방향을 갖는 세장형 스트립을 형성할 수 있다. 대안적인 실시예들에 따르면, 에어 갭(94)과 공동(96) 중 하나 또는 둘 다가 형성되지 않는다.
도 17a, 17b, 17c, 및 17d는, 슬롯 게이트 콘택 개구들 및 슬롯 소스/드레인 콘택 개구들의 패턴들을 형성 및 보존하기 위해 사용되는, 에칭 정지층(102) 및 하드 마스크(104)의 형성을 묘사한다. 각각의 공정은 도 23에 도시된 공정 흐름(200) 내의 공정(230)으로서 묘사된다. 에칭 정지층(102)은 산화물, 질화물, 탄화물, 옥시카바이드 등으로 형성될 수 있다. 하드 마스크(104)는 티타늄 질화물, 붕소 질화물, 산화물, 질화물 등으로 형성될 수 있다.
다음으로, 도 18a, 18b, 18c, 및 18d에 도시된 바와 같이, 슬롯 소스/드레인 콘택 개구가 형성된다. 각각의 공정은 도 23에 도시된 공정 흐름(200) 내의 공정(232)으로서 묘사된다. 하드 마스크(104) 및 에칭 정지층(102)의 일부 부분들이 에칭되어, 개구들(106)(도 18a, 18c, 및 18d)이 하드 마스크(104) 및 에칭 정지층(102)에 형성된다. 도 18a는, 슬롯 형상(세장형) 개구(106)가 형성되고, 이 개구를 통해 하부의 유전체 하드 마스크(88, 92)가 노출되는 예시를 묘사한다. 본 개시 내용의 일부 실시예들에 따르면, 개구(106)를 형성하도록, 포토 레지스트(108)(도 18b, 18c, 및 18d)가 형성되고 패터닝된 다음에, 패터닝된 포토 레지스트(108)를 에칭 마스크로 사용하여 에칭 정지층(102)이 에칭된다.
다음으로, 도 18c 및 18d에 도시된 바와 같이, 노출된 유전체 하드 마스크(88)의 부분은 유전체 하드 마스크들(80) 사이의 슬롯 개구들(106)을 연장시키도록 에칭된다. 각각의 공정은 도 23에 도시된 공정 흐름(200) 내의 공정(232)으로서 또한 묘사된다. 따라서, 슬롯 개구들(106)은 제3 유전체 하드 마스크(92)의 상단 표면보다 낮은 레벨로 아래로 연장되는 부분을 가지며(도 18d), 각각의 부분은 이하에서 슬롯 개구 연장부(또는, 예를 들어, 리세스)라고 지칭된다. 도 18c 및 도 18d에 도시된 바와 같이, 일부 소스/드레인 콘택 플러그들(82)이 노출된다. 또한, 도 18d에 도시된 바와 같이, 유전체 하드 마스크(92)가 유지된다. 유전체 하드 마스크(88)의 에칭은 에천트를 사용하여 수행되어, 예를 들면, 약 20, 30, 또는 이보다 높은 고 에칭 선택도 값(유전체 하드 마스크(92)의 에칭율에 대한 유전체 하드 마스크(88)의 에칭율의 비)이 존재한다. 그 결과, 도 18d에 도시된 바와 같이, 유전체 하드 마스크(92)가 에칭되지 않고, 이웃하는 슬롯 개구 연장부들을 서로 분리시키도록 남겨진다. 또한, 에칭에서, 에칭 선택도(유전체 하드 마스크들(80)의 에칭율에 대한 유전체 하드 마스크들(88)의 에칭율)는 예를 들면, 약 1.0과 약 50 사이의 범위일 수 있다. 그 후, 포토 레지스트(108)가 제거된다.
도 19a, 19b, 19c, 및 19d 및 도 20a, 20b, 20c 및 20d는 슬롯 게이트 콘택 개구의 형성을 묘사한다. 각각의 공정은 도 23에 도시된 공정 흐름(200) 내의 공정(234)으로서 묘사된다. 도 19a, 19b, 19c, 및 19d는 포토 레지스트(110)의 형성 및 패터닝을 묘사하며, 여기서, 도 19a 및 19b에 도시된 바와 같이 슬롯 개구부(112)가 형성된다. 다음으로, 포토 레지스트(110)는 하부 하드 마스크(104) 및 에칭 정지층(102)을 에칭하기 위한 에칭 마스크로서 사용되어, 슬롯 개구(112)가 도 20b에 도시된 바와 같이, 하드 마스크(104) 및 에칭 정지층(102) 내로 연장된다. 두 개의 에칭 공정.
하드 마스크(104) 및 에칭 정지층(102)이 에칭된 후, 노출된 유전체 하드 마스크(80)가 에칭되어, 도 20a 및 20b에 도시된 바와 같이, 하부 게이트 스택(72)을 드러낸다. 각각의 공정은 도 23에 도시된 공정 흐름(220) 내의 공정(234)으로서 또한 묘사된다. 따라서, 슬롯 개구들(112)은 제3 유전체 하드 마스크(92)의 상단 표면보다 낮은 레벨로 아래로 연장되는 부분을 가지며, 각각의 부분은 이하에서 슬롯 개구 연장부(또는, 예를 들어, 리세스)라고 지칭된다. 유전체 하드 마스크(80)의 에칭은 에천트를 사용하여 수행되어, 예를 들면, 약 20, 30, 또는 이보다 높은 고 에칭 선택도 값(유전체 하드 마스크(92)의 에칭율에 대한 유전체 하드 마스크(80)의 에칭율의 비)이 존재한다. 그 결과, 도 20b에 도시된 바와 같이, 유전체 하드 마스크(92)가 에칭되지 않고, 이웃하는 슬롯 개구 연장부들을 서로 분리시키도록 남겨진다. 또한, 에칭에서, 에칭 선택도(유전체 하드 마스크들(88)의 에칭율에 대한 유전체 하드 마스크들(80)의 에칭율)는 예를 들면, 약 1.0과 약 50 사이의 범위일 수 있다. 그 후, 포토 레지스트(110)가 제거된다.
유전체 하드 마스크(80 및 88)의 물질과는 상이한 선택된 물질로 유전체 하드 마스크(92)를 형성함으로써, 유전체 하드 마스크(80 및 88)가 에칭될 때 높은 에칭 선택도 값을 갖는 것이 가능하여, 슬롯 소스/드레인 콘택 개구들(106) 및 슬롯 게이트 콘택 개구들(112)의 형성 동안, 유전체 하드 마스크(92)가 리세스되지 않는다. 그렇지 않으면, 유전체 하드 마스크(92)가 ILD(60)의 대응 부분을 대체하기 위해 형성되지 않으면, 영역(94A)(도 20b)과 영역(94B)(도 20d) 내의 그렇지 않은 ILD(60)의 상단 부분이 슬롯 개구의 형성시에 리세스될 것이다.
상기 논의된 공정에서, 두 개의 소스/드레인 콘택 플러그들(82)은 예시로서 슬롯 소스/드레인 콘택 개구(106)에 노출되고, 두 개의 게이트 스택들(72)은 예시로서 슬롯 게이트 콘택 개구(112)에 노출된다. 본 개시 내용의 일부 실시예들에 따라, 슬롯 소스/드레인 콘택 개구(106)와 슬롯 게이트 콘택 개구(112)가 더 세장형이 되게 형성될 수 있어서, 3개 이상의 슬롯 소스/드레인 콘택 플러그(82)가 동일 슬롯 소스/드레인 콘택 개구(106)에 노출될 수 있고, 3개 이상의 게이트 스택(72)이 동일한 슬롯 게이트 콘택 개구(112)에 노출될 수 있다.
도 20b 및 20d에 도시된 바와 같이, 슬롯 개구(106 및 112) 둘 다는 하드 마스크(104) 및 에칭 정지층(102)에 보존된다. 두 개(또는 그 이상) 소스/드레인 콘택 플러그들(82)은 동일한 슬롯 소스/드레인 콘택 개구(106)의 하부에 있고 이에 노출되며, 두 개(또는 그 이상)의 게이트 스택(72)은 동일한 슬롯 게이트 콘택 개구(112) 하부에 있고 이에 노출된다.
그 후, 소스/드레인 콘택 플러그들 및 게이트 콘택 플러그들은 개구들(106 및 112) 내에 형성된다. 각각의 공정은 도 23에 도시된 공정 흐름(200) 내의 공정(236)으로서 묘사된다. 형성 공정은, 전도성 물질(들)을 개구들(106 및 112) 내로 충전하는 것과, 전도성 물질의 과잉 부분을 제거하도록 예를 들면, CMP 공정 또는 기계적 연마 공정과 같은 평탄화 공정을 수행하는 것을 포함할 수 있다. 결과적인 소스/드레인 콘택 플러그들(116) 및 게이트 콘택 플러그들(114)은 도 21a, 21b, 21c, 및 21d에 도시되어 있다. 묘사된 소스/드레인 콘택 플러그들(116)은 상이한 FinFET들에 속할 수 있다. 묘사된 게이트 콘택 플러그들(114)은 또한 상이한 FinFET들에 속할 수 있다. 본 개시 내용의 일부 실시예들에 따라, 충전된 전도성 물질은, 티타늄 질화물, 탄탈륨 질화물, 티타늄, 또는 탄탈륨으로 형성될 수 있는 확산 배리어층과, 예를 들면, 구리, 텅스텐, 코발트, 루테늄 등과 같은 충전 물질을 포함한다.
도 21a 및 21b에 도시된 바와 같이, 두 개의 이웃하는 게이트 콘택 플러그들(114)가 그 사이에 유전체 하드 마스크(92)에 의해 서로 분리된다. 전술한 바와 같이, 유전체 하드 마스크(92)의 물질이 선택되어, 이 물질은 게이트 콘택 플러그들(114)이 충전되는 개구들의 형성시에 유전체 하드마스크(92)가 리세스되지 않는다. 그러나, 유전체 하드 마스크(92)가 형성되지 않으면, ILD(60)가 유전체 하드 마스크(92)의 공간을 점유할 수 있고, 슬롯 콘택 개구(106)(도 18d)가 형성될 때 리세스될 수 있으며, 게이트 콘택 개구들이 형성될 때 영역(94A)(도 21b)이 리세스가 될 수 있다. 이는 이웃하는 게이트 콘택 플러그들(114)의 전기적 단락을 야기할 것이다. 따라서, 유전체 하드 마스크(92)를 형성함으로써, 이웃하는 게이트 콘택 플러그들(114)의 전기적 단락이 제거된다. 유사하게, 영역(94B)에서의 유전체 하드 마스크(92)의 형성(도 21d)은 이 영역(94B)이 소스/드레인 콘택 개구의 형성시의 손상에 더 저항성이 있게 한다. 따라서, 이웃하는 소스/드레인 콘택 플러그들(116)의 전기적 단락이 제거된다.
도 22는 도 21d의 확대도를 묘사한다. 본 개시 내용의 일부 실시예에 따라, 에어 갭(94)은 약 0 nm와 약 50 nm 사이의 범위 내의 높이 H1과 약 0 nm와 약 30 nm 사이의 범위 내의 폭 W1을 가진다. 공동(96)은 약 0 nm와 약 50 nm 사이의 범위 내의 높이 H2와 약 0 nm와 약 30 nm 사이의 범위 내의 폭 W2을 갖는다. 에어 갭(94)의 하단으로부터 하부 ILD(60)의 상단까지의 수직 거리(D1)는 약 0 nm와 약 60 nm 사이의 범위 내에 있을 수 있다. 잔여 유전체 하드 마스크(88)의 폭 W3은 약 0 nm와 약 30 nm 사이의 범위 내에 있을 수 있다. 묘사된 유전체 하드 마스크(92)의 측벽들 상에, 어떠한 잔여 유전체 하드 마스크(88)도 존재하지 않으며, 소스/드레인 콘택 플러그들(116)은 유전체 하드 마스크(92)와 물리적으로 접촉하는 한편, 슬롯 소스/드레인 콘택 개구의 크기에 따라, 도 21d에 묘사된 바와 같이 잔여 유전체 하드 마스크들(88) 각각이 존재하거나 존재하지 않을 수 있다. 유전체 하드 마스크(92)의 높이(H3)(도 21b)는 약 1 nm와 약 40 nm 사이의 범위 내에 있을 수 있다. 또한, 유전체 하드 마스크(92)의 바로 아래에 있는 ILD(60)와 CESL(58)의 부분들의 전체 높이에 대한 높이(H3)의 비는 약 0.2와 약 12 사이의 범위 내에 있을 수 있다.
본 개시 내용의 실시예는 일부 이로운 피처를 가진다. 집적 회로에서 피처 크기의 감소로, 소스/드레인 콘택 플러그 및 게이트 콘택 플러그의 크기가 감소된다. 예를 들어, 포토 리소그래피 공정의 한계로 인해, 작은 크기로 콘택 플러그를 형성하는 것이 더 어렵게 된다. 이 한계를 극복하기 위하여, 슬롯 콘택 플러그가 형성되어, 복수의 소스/드레인 콘택 플러그들이 동일한 슬롯 소스/드레인 콘택 개구를 관통해 형성되고, 복수의 게이트 콘택 플러그들이 동일한 슬롯 게이트 콘택 개구를 관통해 형성된다. 그러나, 동일한 슬롯 개구를 관통해 형성된 소스/드레인 콘택 플러그는 ILD 의 손상에 기인하여 전기적 단락 문제를 겪으며, 동일한 슬롯 개구를 관통해 형성된 게이트 콘택 플러그들은 또한 ILD의 손상에 의한 전기적 단락을 겪는다. 이 문제는 유전체 하드 마스크(92)를 형성함으로써 해결된다. 추가적으로, 이웃하는 게이트 콘택 플러그들(또는 소스/드레인 콘택 플러그들) 사이의 거리가 작으므로, 절연 파괴(dielectric breakdown)의 가능성이 또한 증가한다. 따라서, 본 개시 내용의 실시예들에 따라 ILD 보다 높은 항복 전압을 갖는 물질을 사용하여 유전체 하드 마스크(92)가 형성될 수 있다.
본 개시 내용의 일부 실시예에 따라, 집적 회로 구조물을 형성하는 방법은, 트랜지스터의 소스/드레인 영역 위에서 이 영역에 전기적으로 결합되는 제1 소스/드레인 콘택 플러그를 형성하는 단계; 게이트 스택과 중첩되는 제1 유전체 하드 마스크를 형성하는 단계; 제1 리세스를 형성하도록 제1 소스/드레인 콘택 플러그를 리세스하는 단계; 제1 리세스 내에 제2 유전체 하드 마스크를 형성하는 단계; 및 제2 리세스를 형성하도록 층간 유전체층을 리세스하는 단계; 및 제2 리세스 내에 제3 유전체 하드 마스크를 형성하는 단계를 포함하고, 제3 유전체 하드 마스크는 제1 유전체 하드 마스크 및 제2 유전체 하드 마스크 둘 다와 접촉한다. 실시예에서, 제3 유전체 하드 마스크를 형성하는 단계는 제1 유전체 하드 마스크, 제2 유전체 하드 마스크, 및 제3 유전체 하드 마스크를 서로 평탄화시키기 위한 평탄화 공정을 포함한다. 실시예에서, 방법은, 제3 유전체 하드 마스크가 형성된 후에, 제3 리세스를 형성하도록 제2 유전체 하드 마스크를 제거하는 단계를 더 포함한다. 실시예에서, 방법은, 제1 소스/드레인 콘택 플러그 위에서 제1 소스/드레인 콘택 플러그와 접촉하는 제2 소스/드레인 콘택 플러그를 형성하도록 제3 리세스 내로 전도성 물질을 충전하는 단계를 더 포함하고, 실질적으로 수직인 계면을 형성하도록 제2 소스/드레인 콘택 플러그의 측벽은 제1 유전체 하드 마스크의 측벽과 접촉한다. 실시예에 있어서, 제2 유전체 하드 마스크는 에천트를 사용하여 제거되고, 제3 유전체 하드 마스크가 에천트에 노출되며, 에칭되지 않는다. 실시예에서, 방법은, 제3 유전체 하드 마스크가 형성된 후에, 제4 리세스를 형성하도록 제1 유전체 하드 마스크를 제거하는 단계를 더 포함한다. 실시예에서, 방법은, 게이트 스택 위에서 상기 게이트 스택과 접촉하는 게이트 콘택 플러그를 형성하도록 제4 리세스 내로 전도성 물질을 충전하는 단계를 더 포함하고, 게이트 콘택 플러그의 측벽은 실질적으로 수직인 계면을 형성하도록 제3 유전체 하드 마스크의 측벽과 접촉한다. 실시예에서, 제1 유전체 하드 마스크는 에천트를 사용하여 제거되고, 제3 유전체 하드 마스크가 에천트에 노출되며, 에칭되지 않는다. 실시예에서, 제3 유전체 하드 마스크를 형성하는 단계는 하이-k 유전체 영역을 형성하는 단계를 포함한다. 실시예에서, 제3 유전체 하드 마스크 내에 에어 갭이 밀봉된다.
본 개시 내용의 일부 실시예에 따라, 집적 회로 구조물을 형성하는 방법은, 제1 리세스를 형성하도록 층간 유전체를 리세스하는 단계; 제1 리세스를 제1 유전체 하드 마스크로 충전하는 단계; 제1 유전체 하드 마스크 및 두 개의 제2 유전체 하드 마스크들 위에 하드 마스크를 형성하는 단계 - 두 개의 제2 유전체 하드 마스크들은 제1 유전체 하드 마스크의 반대쪽 측부들 상에 있고 제1 유전체 하드 마스크와 접촉함 -; 제1 유전체 하드 마스크 및 두 개의 제2 유전체 하드 마스크들을 노출시키도록 하드 마스크 내에 슬롯 개구를 형성하는 단계; 슬롯 개구 연장부를 형성하기 위해 에칭을 사용하여 두 개의 제2 유전체 하드 마스크들을 제거하는 단계 - 하부 전도성 피처가 슬롯 개구 연장부에 노출되고, 하부 전도성 피처는 게이트 스택 또는 소스/드레인 콘택 플러그를 포함하고, 제1 유전체 하드 마스크가 에칭 동안 노출되며 에칭 후에 남음 -; 전도성 물질을 충전하는 단계 - 전도성 물질은 슬롯 개구 내의 제1 부분과 슬롯 개구 연장부 내의 제2 부분을 포함함 -; 및 전도성 물질의 제1 부분을 제거하는 단계를 포함하고, 전도성 물질의 제2 부분은 서로 물리적으로 분리된 두 개의 콘택 플러그들을 형성하도록 남겨진다. 실시예에서, 하부 전도성 피처는 소스/드레인 콘택 플러그를 포함하고, 두 개의 콘택 플러그들은 두 개의 추가적인 소스/드레인 콘택 플러그들을 포함한다. 실시예에 있어서, 하부 전도성 피처는 게이트 스택을 포함하고, 두 개의 콘택 플러그들은 두 개의 게이트 콘택 플러그들을 포함한다. 실시예에서, 두 개의 유전체 하드 마스크들이 제거될 때, 두 개의 제2 유전체 하드 마스크들 및 제1 유전체 하드 마스크는 약 20보다 높은 에칭 선택도를 갖는다. 실시예에서, 전도성 물질의 제1 부분을 제거하는 단계는 평탄화 공정을 포함하고, 제1 유전체 하드 마스크는 평탄화 공정 후에 노출된다.
본 개시 내용의 일부 실시예에 따라, 집적 회로 구조물은 제1 게이트 스택 및 제2 게이트 스택; 제1 게이트 스택과 제2 게이트 스택 사이의 층간 유전체; 층간 유전체와 중첩되고 이와 접촉하는 유전체 하드 마스크 - 유전체 하드 마스크와 층간 유전체는 상이한 물질들로 형성됨 -; 제1 게이트 스택 위에서 이와 접촉하는 제1 게이트 콘택 플러그; 및 제2 게이트 스택 위에서 이와 접촉하는 제2 게이트 콘택을 포함하고, 제1 게이트 콘택 플러그 및 제2 게이트 콘택 플러그는 유전체 하드 마스크에 의해 서로 분리되며, 제1 게이트 콘택 플러그 및 제2 게이트 콘택 플러그의 측벽들은 유전체 하드 마스크의 측벽들과 접촉하여 실질적으로 수직인 계면들을 형성한다. 실시예에서, 제1 게이트 콘택 플러그, 제2 게이트 콘택 플러그, 및 유전체 하드 마스크의 상단 표면들은 공면이다. 실시예에서, 유전체 하드 마스크는 하이-k 유전체 물질로 형성된다. 실시예에서, 집적 회로 구조물은 제1 게이트 스택 및 제2 게이트 스택의 반대쪽 측부들 상에 게이트 스페이서들을 더 포함하고, 유전체 하드 마스크의 하단 표면은 게이트 스페이서들의 상단 표면들보다 낮다. 실시예에서, 유전체 하드 마스크의 상단 표면은 게이트 스페이서들의 상단 표면보다 높다.
전술된 설명은, 당업자가 본 발명 개시 내용의 양상을 더 잘 이해할 수 있도록 다수의 실시예의 특징을 서술한다. 당업자는, 자신이 본 명세서에서 소개된 실시예의 동일한 목적을 수행하고 그리고/또는 동일한 이점을 달성하기 위한 다른 공정과 구조체를 설계하기 위한 기초로서 본 발명 개시 내용을 쉽게 이용할 수 있다는 것을 인식해야 한다. 또한, 당업자들은 등가의 구성이 본 개시 내용의 취지 및 범위를 벗어나지 않으며, 본 개시 내용의 취지 및 범위를 벗어나지 않고 다양한 변화, 대체 및 변경을 이룰 수 있음을 알아야 한다.
실시예들
실시예 1. 집적 회로 구조물을 형성하는 방법에 있어서,
집적 회로 구조물을 형성하는 방법에 있어서,
트랜지스터의 소스/드레인 영역 위에서 이 영역에 전기적으로 결합되는 제1 소스/드레인 콘택 플러그를 형성하는 단계;
게이트 스택과 중첩되는 제1 유전체 하드 마스크를 형성하는 단계;
제1 리세스를 형성하도록 상기 제1 소스/드레인 콘택 플러그를 리세스하는 단계;
상기 제1 리세스 내에 제2 유전체 하드 마스크를 형성하는 단계;
제2 리세스를 형성하도록 층간 유전체 층을 리세스하는 단계; 및
상기 제2 리세스 내에 제3 유전체 하드 마스크를 형성하는 단계
를 포함하고,
상기 제3 유전체 하드 마스크는 상기 제1 유전체 하드 마스크와 상기 제2 유전체 하드 마스크 둘 다와 접촉하는 것인, 집적 회로 구조물을 형성하는 방법.
실시예 2. 실시예 1에 있어서,
상기 제3 유전체 하드 마스크를 형성하는 단계는, 상기 제1 유전체 하드 마스크, 상기 제2 유전체 하드 마스크, 및 상기 제3 유전체 하드 마스크의 상단 표면들을 서로 평탄화시키도록 평탄화 공정을 포함하는 것인, 집적 회로 구조물을 형성하는 방법.
실시예 3. 실시예 1에 있어서,
상기 제3 유전체 하드 마스크가 형성된 후에, 제3 리세스를 형성하도록 상기 제2 유전체 하드 마스크를 제거하는 단계를 더 포함하는, 집적 회로 구조물을 형성하는 방법.
실시예 4. 실시예 3에 있어서,
상기 제1 소스/드레인 콘택 플러그 위에서 이와 접촉하는 제2 소스/드레인 콘택 플러그를 형성하도록, 상기 제3 리세스 내로 전도성 물질을 충전하는 단계를 더 포함하고, 상기 제2 소스/드레인 콘택 플러그의 측벽은, 실질적으로 수직인 계면을 형성하도록 상기 제1 유전체 하드 마스크의 측벽과 접촉하는 것인, 집적 회로 구조물을 형성하는 방법.
실시예 5. 실시예 3에 있어서,
상기 제2 유전체 하드 마스크는 에천트(etchant)를 사용해 제거되고, 상기 제3 유전체 하드 마스크는 상기 에천트에 노출되며, 에칭되지 않은 것인, 집적 회로 구조물을 형성하는 방법.
실시예 6. 실시예 1에 있어서,
상기 제3 유전체 하드 마스크가 형성된 후에, 제4 리세스를 형성하도록 상기 제1 유전체 하드 마스크를 제거하는 단계를 더 포함하는, 집적 회로 구조물을 형성하는 방법.
실시예 7. 실시예 6에 있어서,
상기 게이트 스택 위에서 이와 접촉하는 게이트 콘택 플러그를 형성하도록 상기 제4 리세스 내로 전도성 물질을 충전하는 단계를 더 포함하고, 상기 게이트 콘택 플러그의 측벽은, 수직인 계면을 형성하도록 상기 제3 유전체 하드 마스크의 측벽과 접촉하는 것인, 집적 회로 구조물을 형성하는 방법.
실시예 8. 실시예 6에 있어서,
상기 제1 유전체 하드 마스크는 에천트를 사용하여 제거되고, 상기 제3 유전체 하드 마스크가 에천트에 노출되며, 에칭되지 않는 것인, 집적 회로 구조물을 형성하는 방법.
실시예 9. 실시예 1에 있어서,
상기 제3 유전체 하드 마스크를 형성하는 단계는 하이-k 유전체 영역을 형성하는 단계를 포함하는 것인, 집적 회로 구조물을 형성하는 방법.
실시예 10. 실시예 1에 있어서,
상기 제3 유전체 하드 마스크 내에 에어 갭(air gap)이 밀봉되는 것인, 집적 회로 구조물을 형성하는 방법.
실시예 11. 집적 회로 구조물을 형성하는 방법에 있어서,
제1 리세스를 형성하도록 층간 유전체를 리세스하는 단계;
상기 제1 리세스를 제1 유전체 하드 마스크로 충전하는 단계;
상기 제1 유전체 하드 마스크 및 두 개의 제2 유전체 하드 마스크들 위에 하드 마스크를 형성하는 단계 - 상기 두 개의 제2 유전체 하드 마스크들은 상기 제1 유전체 하드 마스크의 반대쪽 측부들 상에 있고 상기 제1 유전체 하드 마스크와 접촉함 -;
상기 제1 유전체 하드 마스크 및 상기 두 개의 제2 유전체 하드 마스크들을 노출시키도록 상기 하드 마스크 내에 슬롯 개구를 형성하는 단계;
슬롯 개구 연장부를 형성하기 위해 에칭을 사용해 상기 두 개의 제2 유전체 하드 마스크들을 제거하는 단계 - 하부 전도성 피처(feature)가 상기 슬롯 개구 연장부에 노출되고, 상기 하부 전도성 피처는 게이트 스택 또는 소스/드레인 콘택 플러그를 포함하고, 상기 제1 유전체 하드 마스크가 상기 에칭 동안 노출되며 상기 에칭 후에 남아 있음 -;
전도성 물질을 충전하는 단계 - 상기 전도성 물질은 상기 슬롯 개구 내의 제1 부분과 상기 슬롯 개구 연장부 내의 제2 부분을 포함함 -; 및
상기 전도성 물질의 제1 부분을 제거하는 단계
를 포함하고,
상기 전도성 물질의 제2 부분은, 서로 물리적으로 분리된 두 개의 콘택 플러그들을 형성하도록 남겨지는 것인, 집적 회로 구조물을 형성하는 방법.
실시예 12. 실시예 11에 있어서,
상기 하부 전도성 피처는 소스/드레인 콘택 플러그를 포함하고, 상기 두 개의 콘택 플러그들은 두 개의 추가적인 소스/드레인 콘택 플러그들을 포함하는 것인, 집적 회로 구조물을 형성하는 방법.
실시예 13. 실시예 11에 있어서, 상기 하부 전도성 피처는 게이트 스택을 포함하고, 상기 두 개의 콘택 플러그들은 두 개의 게이트 콘택 플러그들을 포함하는 것인, 집적 회로 구조물을 형성하는 방법.
실시예 14. 실시예 11에 있어서,
상기 두 개의 유전체 하드 마스크들이 제거될 때, 상기 두 개의 제2 유전체 하드 마스크들 및 상기 제1 유전체 하드 마스크는 약 20보다 높은 에칭 선택도를 갖는 것인, 집적 회로 구조물을 형성하는 방법.
실시예 15. 실시예 11에 있어서,
상기 전도성 물질의 제1 부분을 제거하는 단계는 평탄화 공정을 포함하고, 상기 제1 유전체 하드 마스크는 상기 평탄화 공정 후에 노출되는 것인, 집적 회로 구조물을 형성하는 방법.
실시예 16. 집적 회로 구조물에 있어서,
제1 게이트 스택 및 제2 게이트 스택;
상기 제1 게이트 스택 및 상기 제2 게이트 스택 사이의 층간 유전체;
상기 층간 유전체와 중첩되고 이와 접촉하는 유전체 하드 마스크 - 상기 유전체 하드 마스크와 상기 층간 유전체는 상이한 물질들로 형성됨 -;
상기 제1 게이트 스택 위에서 이와 접촉하는 제1 게이트 콘택; 및
상기 제2 게이트 스택 위에서 이와 접촉하는 제2 게이트 콘택
을 포함하고,
상기 제1 게이트 콘택 및 상기 제2 게이트 콘택은 상기 유전체 하드 마스크에 의해 서로 분리되며, 상기 제1 게이트 콘택 및 상기 제2 게이트 콘택의 측벽들은, 수직인 계면들을 형성하도록 상기 유전체 하드 마스크의 측벽들과 접촉하는 것인, 집적 회로 구조물.
실시예 17. 실시예 16에 있어서,
상기 제1 게이트 콘택, 상기 제2 게이트 콘택, 및 상기 유전체 하드 마스크의 상단 표면들은 공면인 것인, 집적 회로 구조물.
실시예 18. 실시예 16에 있어서,
상기 유전체 하드 마스크는 하이-k 유전체 물질로 형성되는 것인, 을 포함하는 것인, 집적 회로 구조물.
실시예 19. 실시예 16에 있어서,
상기 제1 게이트 및 상기 제2 게이트 스택의 반대쪽 측부들 상에 게이트 스페이서들을 더 포함하고, 상기 유전체 하드 마스크의 하단 표면은 상기 게이트 스페이서들의 상단 표면들보다 낮은 것인, 집적 회로 구조물.
실시예 20. 실시예 19에 있어서,
상기 유전체 하드 마스크의 상단 표면은 상기 게이트 스페이서들의 상단 표면보다 높은 것인, 집적 회로 구조물.

Claims (10)

  1. 집적 회로 구조물을 형성하는 방법에 있어서,
    트랜지스터의 소스/드레인 영역 위에서 이 영역에 전기적으로 결합되는 제1 소스/드레인 콘택 플러그를 형성하는 단계;
    게이트 스택과 중첩되는 제1 유전체 하드 마스크를 형성하는 단계;
    제1 리세스를 형성하도록 상기 제1 소스/드레인 콘택 플러그를 리세스하는 단계;
    상기 제1 리세스 내에 제2 유전체 하드 마스크를 형성하는 단계;
    상기 제2 유전체 하드 마스크 및 상기 제1 소스/드레인 콘택 플러그의 측벽들을 노출시키는 제2 리세스를 형성하도록 층간 유전체 층을 리세스하는 단계; 및
    상기 제2 리세스 내에 상기 제2 유전체 하드 마스크 및 상기 제1 소스/드레인 콘택 플러그의 측벽들과 접촉하는 제3 유전체 하드 마스크를 형성하는 단계
    를 포함하고,
    상기 제3 유전체 하드 마스크는 또한 상기 제1 유전체 하드 마스크와 접촉하는 것인, 집적 회로 구조물을 형성하는 방법.
  2. 제1항에 있어서,
    상기 제3 유전체 하드 마스크를 형성하는 단계는, 상기 제1 유전체 하드 마스크, 상기 제2 유전체 하드 마스크, 및 상기 제3 유전체 하드 마스크의 상단 표면들을 서로 평탄화시키도록 평탄화 공정을 포함하는 것인, 집적 회로 구조물을 형성하는 방법.
  3. 제1항에 있어서,
    상기 제3 유전체 하드 마스크가 형성된 후에, 제3 리세스를 형성하도록 상기 제2 유전체 하드 마스크를 제거하는 단계를 더 포함하는, 집적 회로 구조물을 형성하는 방법.
  4. 제3항에 있어서,
    상기 제1 소스/드레인 콘택 플러그 위에서 이와 접촉하는 제2 소스/드레인 콘택 플러그를 형성하도록, 상기 제3 리세스 내로 전도성 물질을 충전하는 단계를 더 포함하고, 상기 제2 소스/드레인 콘택 플러그의 측벽은, 수직인 계면을 형성하도록 상기 제1 유전체 하드 마스크의 측벽과 접촉하는 것인, 집적 회로 구조물을 형성하는 방법.
  5. 제3항에 있어서,
    상기 제2 유전체 하드 마스크는 에천트(etchant)를 사용해 제거되고, 상기 제3 유전체 하드 마스크는 상기 에천트에 노출되며, 에칭되지 않은 것인, 집적 회로 구조물을 형성하는 방법.
  6. 제1항에 있어서,
    상기 제3 유전체 하드 마스크가 형성된 후에, 제4 리세스를 형성하도록 상기 제1 유전체 하드 마스크를 제거하는 단계를 더 포함하는, 집적 회로 구조물을 형성하는 방법.
  7. 제6항에 있어서,
    상기 게이트 스택 위에서 이와 접촉하는 게이트 콘택 플러그를 형성하도록 상기 제4 리세스 내로 전도성 물질을 충전하는 단계를 더 포함하고, 상기 게이트 콘택 플러그의 측벽은, 수직인 계면을 형성하도록 상기 제3 유전체 하드 마스크의 측벽과 접촉하는 것인, 집적 회로 구조물을 형성하는 방법.
  8. 제1항에 있어서,
    상기 제3 유전체 하드 마스크 내에 에어 갭(air gap)이 밀봉되는 것인, 집적 회로 구조물을 형성하는 방법.
  9. 집적 회로 구조물을 형성하는 방법에 있어서,
    제1 리세스를 형성하도록 층간 유전체를 리세스하는 단계;
    상기 제1 리세스를 제1 유전체 하드 마스크로 충전하는 단계;
    상기 제1 유전체 하드 마스크 및 두 개의 제2 유전체 하드 마스크들 위에 하드 마스크를 형성하는 단계 - 상기 두 개의 제2 유전체 하드 마스크들은 상기 제1 유전체 하드 마스크의 반대쪽 측부들 상에 있고 상기 제1 유전체 하드 마스크와 접촉함 -;
    상기 제1 유전체 하드 마스크 및 상기 두 개의 제2 유전체 하드 마스크들을 노출시키도록 상기 하드 마스크 내에 슬롯 개구를 형성하는 단계;
    슬롯 개구 연장부를 형성하기 위해 에칭을 사용해 상기 두 개의 제2 유전체 하드 마스크들을 제거하는 단계 - 하부 전도성 피처(feature)가 상기 슬롯 개구 연장부에 노출되고, 상기 하부 전도성 피처는 게이트 스택 또는 소스/드레인 콘택 플러그를 포함하고, 상기 제1 유전체 하드 마스크가 상기 에칭 동안 노출되며 상기 에칭 후에 남아 있음 -;
    전도성 물질을 충전하는 단계 - 상기 전도성 물질은 상기 슬롯 개구 내의 제1 부분과 상기 슬롯 개구 연장부 내의 제2 부분을 포함함 -; 및
    상기 전도성 물질의 제1 부분을 제거하는 단계
    를 포함하고,
    상기 전도성 물질의 제2 부분은, 서로 물리적으로 분리된 두 개의 콘택 플러그들을 형성하도록 남겨지는 것인, 집적 회로 구조물을 형성하는 방법.
  10. 집적 회로 구조물에 있어서,
    소스/드레인 영역 위에서 이 영역에 전기적으로 결합되는 소스/드레인 콘택 플러그;
    상기 소스/드레인 콘택 플러그 상의 제2 유전체 하드 마스크;
    제1 게이트 스택 및 제2 게이트 스택;
    상기 제1 게이트 스택 및 상기 제2 게이트 스택 사이의 층간 유전체;
    상기 층간 유전체와 중첩되고 이와 접촉하는 제3 유전체 하드 마스크 - 상기 제3 유전체 하드 마스크와 상기 층간 유전체는 상이한 물질들로 형성됨 -;
    상기 제1 게이트 스택 위에서 이와 접촉하는 제1 게이트 콘택; 및
    상기 제2 게이트 스택 위에서 이와 접촉하는 제2 게이트 콘택
    을 포함하고,
    상기 제1 게이트 콘택 및 상기 제2 게이트 콘택은 상기 제3 유전체 하드 마스크에 의해 서로 분리되며, 상기 제1 게이트 콘택 및 상기 제2 게이트 콘택의 측벽들은, 수직인 계면들을 형성하도록 상기 제3 유전체 하드 마스크의 측벽들과 접촉하고, 상기 제2 유전체 하드 마스크 및 상기 소스/드레인 콘택 플러그의 측벽들 또한 상기 제3 유전체 하드 마스크와 접촉하는 것인, 집적 회로 구조물.
KR1020190081567A 2018-10-23 2019-07-05 슬롯 콘택 및 이를 형성하는 방법 KR102269804B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201862749207P 2018-10-23 2018-10-23
US62/749,207 2018-10-23
US16/373,215 US10943829B2 (en) 2018-10-23 2019-04-02 Slot contacts and method forming same
US16/373,215 2019-04-02

Publications (2)

Publication Number Publication Date
KR20200047292A KR20200047292A (ko) 2020-05-07
KR102269804B1 true KR102269804B1 (ko) 2021-06-29

Family

ID=70279760

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020190081567A KR102269804B1 (ko) 2018-10-23 2019-07-05 슬롯 콘택 및 이를 형성하는 방법

Country Status (5)

Country Link
US (3) US10943829B2 (ko)
KR (1) KR102269804B1 (ko)
CN (1) CN111092053B (ko)
DE (1) DE102019110004A1 (ko)
TW (1) TWI721605B (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11476196B2 (en) * 2018-11-27 2022-10-18 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with multi-layer dielectric
US11721580B2 (en) * 2019-06-10 2023-08-08 Intel Corporation 1D vertical edge blocking (VEB) via and plug
US11355637B2 (en) 2020-06-30 2022-06-07 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20170084714A1 (en) * 2015-09-18 2017-03-23 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure with multi spacer and method for forming the same
US20170186849A1 (en) * 2015-12-29 2017-06-29 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and a method for fabricating the same
US20170345914A1 (en) * 2016-05-25 2017-11-30 Globalfoundries Inc. Methods for forming integrated circuits that include a dummy gate structure

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100414220B1 (ko) * 2001-06-22 2004-01-07 삼성전자주식회사 공유 콘택을 가지는 반도체 장치 및 그 제조 방법
KR100503519B1 (ko) * 2003-01-22 2005-07-22 삼성전자주식회사 반도체 장치 및 그 제조방법
KR100569523B1 (ko) 2003-06-30 2006-04-07 주식회사 하이닉스반도체 반도체소자의 비트라인 형성방법
CN100514596C (zh) * 2006-01-13 2009-07-15 联华电子股份有限公司 金属内连线的制作方法与结构
CN103915372B (zh) * 2013-01-08 2016-08-31 中芯国际集成电路制造(上海)有限公司 半导体器件的形成方法
CN103915384B (zh) * 2013-01-08 2016-08-10 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
KR102068980B1 (ko) 2013-08-01 2020-01-22 삼성전자 주식회사 반도체 장치 및 그 제조 방법
CN104900593B (zh) * 2014-03-04 2018-02-16 中芯国际集成电路制造(上海)有限公司 存储器及其形成方法
US9391201B2 (en) 2014-11-25 2016-07-12 Taiwan Semiconductor Manufacturing Company, Ltd. Source/drain structure and manufacturing the same
US9755019B1 (en) 2016-03-03 2017-09-05 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US9865504B2 (en) 2016-03-04 2018-01-09 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and manufacturing method thereof
US10164111B2 (en) * 2016-08-03 2018-12-25 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and methods of manufacture
US10062784B1 (en) * 2017-04-20 2018-08-28 Taiwan Semiconductor Manufacturing Company, Ltd. Self-aligned gate hard mask and method forming same
US10475654B2 (en) * 2017-08-31 2019-11-12 Taiwan Semiconductor Manufacturing Company, Ltd. Wrap-around contact plug and method manufacturing same
US11587791B2 (en) * 2018-10-23 2023-02-21 Taiwan Semiconductor Manufacturing Company, Ltd. Silicon intermixing layer for blocking diffusion

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20170084714A1 (en) * 2015-09-18 2017-03-23 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure with multi spacer and method for forming the same
US20170186849A1 (en) * 2015-12-29 2017-06-29 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and a method for fabricating the same
US20170345914A1 (en) * 2016-05-25 2017-11-30 Globalfoundries Inc. Methods for forming integrated circuits that include a dummy gate structure

Also Published As

Publication number Publication date
DE102019110004A1 (de) 2020-04-23
US20210175125A1 (en) 2021-06-10
US10943829B2 (en) 2021-03-09
CN111092053A (zh) 2020-05-01
US11532518B2 (en) 2022-12-20
CN111092053B (zh) 2023-12-29
US20200126865A1 (en) 2020-04-23
KR20200047292A (ko) 2020-05-07
US20230119732A1 (en) 2023-04-20
TW202025237A (zh) 2020-07-01
TWI721605B (zh) 2021-03-11

Similar Documents

Publication Publication Date Title
US11114550B2 (en) Recessing STI to increase FIN height in FIN-first process
KR102107620B1 (ko) 더미 핀 구조물들 및 그 형성 방법들
US11626327B2 (en) Methods of fabricating semiconductor devices with mixed threshold voltages boundary isolation of multiple gates and structures formed thereby
US20240088145A1 (en) Integrated circuits with gate cut features
KR102269456B1 (ko) 제한된 소스/드레인 에피택시 영역 및 그 형성 방법
KR102161033B1 (ko) 커트 핀 격리 영역 및 그 형성 방법
US11532518B2 (en) Slot contacts and method forming same
KR102481746B1 (ko) 핀-단부 게이트 구조체들 및 그 형성 방법
US20200058508A1 (en) Fin field effect transistor (finfet) device structure with insulating structure over fin isolation structure and method for forming the same
US20220320090A1 (en) Nanosheet device architecture for cell-height scaling
US20220320089A1 (en) Multiple patterning gate scheme for nanosheet rule scaling
US11145728B2 (en) Semiconductor device and method of forming same
US11916146B2 (en) Gate resistance reduction through low-resistivity conductive layer
TWI786528B (zh) 半導體結構和其形成方法
KR20190024530A (ko) 핀 전계 효과 트랜지스터 디바이스 및 방법
KR102427529B1 (ko) 감소된 높이를 갖는 더미 핀 및 그 형성 방법
US11374089B2 (en) Shallow trench isolation (STI) contact structures and methods of forming same
KR102284475B1 (ko) 핀 전계 효과 트랜지스터 디바이스 및 방법
US20240063287A1 (en) Semiconductor device
US20240038892A1 (en) Device with tapered insulation structure and related methods
CN112750816A (zh) 半导体装置
CN117976623A (zh) 受限源极/漏极外延区域及其形成方法

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant