TW201351650A - 相鄰元件之短路防範 - Google Patents
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Abstract
本發明之實施例提供一種防範相鄰半導體元件之電氣短路之方法。該方法包括：在基板上形成複數個場效電晶體之複數個鰭片；在複數個鰭片的第一鰭片與第二鰭片之間形成至少一個阻障結構；以及自複數個鰭片成長磊晶薄膜，該磊晶薄膜自至少第一鰭片及第二鰭片之側壁水平地延伸且該磊晶薄膜到達位於第一鰭片及第二鰭片之間的阻障結構。
Description
本發明大體而言係關於半導體元件製造之領域，且本發明特定言之係關於防範相鄰半導體元件及由此形成的元件結構之短路之方法。
由於用於半導體元件製造的基板面積(real estate)持續縮減，預期非平面半導體元件在超過某一節點尺寸(諸如超過22nm之節點)的場效電晶體(field-effect-transistor；FET)領域內發揮著越來越重要的作用，如此係因為至少一個簡單的原因：該等元件需要較少的用於製造之基板面積。存在許多不同的類型之非平面半導體元件，該等半導體元件包括例如三閘極元件(諸如三閘極靜態隨機存取記憶體(static-random-access-memory；SRAM))及鰭型FET(fin-type FET；FinFET)。FinFET電晶體可包括摻雜p型摻雜劑之FinFET(或簡言之為PFET)及摻雜n型摻雜劑之FinFET(或簡言之為NFET)。
在製造非平面元件及其他類型元件期間，矽基磊晶薄膜作為一種降低存取阻力的手段常用於形成至該等元件
之存取。矽基磊晶薄膜亦可用於形成導電區域，在該等區域處，可經由例如原位摻雜將所需的摻雜劑合併入磊晶成長薄膜。另一方面，由於上覆公差因連續之特徵間距定比而縮小，超過22nm節點之至元件之無邊界觸點可能係有利及/或所需的。經由形成摻雜區域，矽基磊晶薄膜成長可形成無邊界觸點至非平面FET元件之源極及汲極。
通常，由於鰭片之曝露的側壁刻面，矽基磊晶薄膜在FinFET元件上垂直地及側向地成長。舉例而言，為了說明之目的，第11A圖至第11C圖為分別簡化圖示如在本技術中已知的製造半導體結構之製程中的半導體結構之透視圖、俯視圖及橫剖面圖。更特定言之，自絕緣體上矽(silicon-on-insulator；SOI)基板220形成複數個鰭片，諸如鰭片201、鰭片202、鰭片203及鰭片204。在製造期間，可形成矽基磊晶薄膜。磊晶薄膜之成長對矽材料具有選擇性。換言之，薄膜將僅成長於矽材料頂部上，而非成長於例如二氧化矽(SiO2)或氮化矽(SiN)之其他材料上。更特定言之，磊晶薄膜將不會成長於SOI基板220之氧化層200之頂部上。磊晶薄膜可自鰭片201至鰭片204之側壁表面成長，且成長方向可取決於鰭片之曝露刻面。對於第11圖中圖示之實例，薄膜211及212可自鰭片201之側壁成長；薄膜213及214可自鰭片202之側壁成長；薄膜215及216可自鰭片203之側壁成長；以及薄膜217及218可自鰭片204之側壁成長。如第11C圖中說明性地圖示，隨著側向磊晶成長，薄膜214及215例如最終可成長得足夠大以致變得彼此接觸，引起鰭片
202與鰭片203之短路。
習知地，為了避免相鄰鰭片因矽基磊晶薄膜之側向成長而短路，必須有意增加相鄰鰭片之間的距離或間距。然而，在n型FinFET與p型FinFET的鰭片之間的間距係決定單元密度的主要因素之高密度SRAM單元內，磊晶RSD(凸起源極/汲極)之厚度可最終限制單元密度或排除使用磊晶薄膜作為無邊界觸點。
本發明之實施例提供一種防範相鄰半導體元件之電氣短路之方法。根據一實施例，該方法包括：在基板上形成複數個場效電晶體之複數個鰭片；在複數個鰭片的第一鰭片與第二鰭片之間形成至少一個阻障結構；以及自複數個鰭片成長磊晶薄膜，該磊晶薄膜自至少第一鰭片及第二鰭片之側壁水平地延伸，且阻障結構防範第一鰭片及第二鰭片經由磊晶薄膜彼此接觸。
在一實施例中，形成至少一個阻障結構包括：形成覆蓋複數個鰭片的犧牲層；在犧牲層內產生開口，該開口位於第一鰭片與第二鰭片之間且該開口曝露其上形成第一鰭片及第二鰭片之基板；以及利用介電材料填充該開口。
在一實施例中，犧牲層包括可與高溫處理製程相容之碳基材料，該碳基材料為非晶碳或非晶氮化碳中之任一者。在另一實施例中，犧牲層包括聚醯亞胺。
根據一實施例，填充開口包括：在開口內經由在約500攝氏度下執行的原子層沉積(atomic layer deposition；
ALD)製程沉積氮化矽，或在開口內經由ALD製程於約250攝氏度至400攝氏度下沉積氧化鉿，或在開口內沉積氧化鋁。
根據一實施例，該方法進一步包括：在磊晶薄膜成長之前移除犧牲層，從而曝露在犧牲層之下的複數個鰭片及阻障結構；以及預清洗複數個鰭片以移除污染物及異物。
根據另一實施例，該方法進一步包括：沉積覆蓋磊晶薄膜及阻障結構之介電層；以及產生導電觸點，該等觸點經由介電層接觸磊晶薄膜及複數個鰭片中的至少一者。
在一實施例中，基板係在氧化層頂部上具有矽層之絕緣體上矽(SOI)基板，及其中形成複數個鰭片包括：將矽層蝕刻至位於氧化層頂部上的複數個鰭片內。
100‧‧‧氧化層
101‧‧‧鰭片
102‧‧‧鰭片
103‧‧‧鰭片
104‧‧‧鰭片
109‧‧‧基板
110‧‧‧鰭片
120‧‧‧閘極堆疊
121‧‧‧閘電極
122‧‧‧硬式光罩
131‧‧‧間隔物
141‧‧‧犧牲層
151‧‧‧開口
152‧‧‧開口
153‧‧‧開口
161‧‧‧阻障結構/阻障薄膜/成長停止件
162‧‧‧阻障結構/阻障薄膜/成長停止件
163‧‧‧阻障結構/阻障薄膜/成長停止件
180‧‧‧FinFET電晶體
181‧‧‧磊晶薄膜
182‧‧‧磊晶薄膜
183‧‧‧磊晶薄膜
184‧‧‧磊晶薄膜
185‧‧‧磊晶薄膜
186‧‧‧磊晶薄膜
187‧‧‧磊晶薄膜
188‧‧‧磊晶薄膜
191‧‧‧介電材料/介電層
200‧‧‧氧化層
201‧‧‧鰭片
202‧‧‧鰭片
203‧‧‧鰭片
204‧‧‧鰭片
211‧‧‧薄膜
212‧‧‧薄膜
213‧‧‧薄膜
214‧‧‧薄膜
215‧‧‧薄膜
216‧‧‧薄膜
217‧‧‧薄膜
218‧‧‧薄膜
220‧‧‧絕緣體上矽基板
300‧‧‧半導體結構
自以下較佳實施例之詳細說明，並結合該等實施例之隨附圖式，將更加充分地理解及瞭解本發明，在該等附圖中：第1A圖至第1C圖說明性地圖示根據本發明之一實施例之在製造半導體結構的製程期間半導體結構之透視圖、俯視圖及橫剖面圖；第2A圖至第2C圖說明性地圖示根據本發明之一實施例之在緊隨第1圖中所示步驟之後的製造半導體結構的製程期間半導體結構之透視圖、俯視圖及橫剖面圖；第3A圖至第3C圖說明性地圖示根據本發明之一實施例之在緊隨第2圖中所示步驟之後的製造半導體結構的製程期間半導體結構之透視圖、俯視圖及橫剖面圖；
第4A圖至第4C圖說明性地圖示根據本發明之一實施例之在緊隨第3圖中所示步驟之後的製造半導體結構的製程期間半導體結構之透視圖、俯視圖及橫剖面圖；第5A圖至第5C圖說明性地圖示根據本發明之一實施例之在緊隨第4圖中所示步驟之後的製造半導體結構的製程期間半導體結構之透視圖、俯視圖及橫剖面圖；第6A圖至第6C圖說明性地圖示根據本發明之一實施例之在緊隨第5圖中所示步驟之後的製造半導體結構的製程期間半導體結構之透視圖、俯視圖及橫剖面圖；第7A圖至第7C圖說明性地圖示根據本發明之一實施例之在緊隨第6圖中所示步驟之後的製造半導體結構的製程期間半導體結構之透視圖、俯視圖及橫剖面圖；第8A圖至第8C圖說明性地圖示根據本發明之一實施例之在緊隨第7圖中所示步驟之後的製造半導體結構的製程期間半導體結構之透視圖、俯視圖及橫剖面圖；第9A圖至第9C圖說明性地圖示根據本發明之一實施例之在緊隨第8圖中所示步驟之後的製造半導體結構的製程期間半導體結構之透視圖、俯視圖及橫剖面圖；第10A圖至第10C圖說明性地圖示根據本發明之一實施例之在緊隨第9圖中所示步驟之後的製造半導體結構的製程期間半導體結構之透視圖、俯視圖及橫剖面圖；以及第11A圖至第11C圖說明性地圖示在如本技術中已知的製造半導體結構的製程期間之半導體結構之透視
圖、俯視圖及橫剖面圖。
應將瞭解，為了簡單及清楚圖示之目的，諸圖中之元件不必按比例繪製。舉例而言，為清楚起見，可將一些元件之尺寸相對於其他元件之彼等尺寸加以誇示。
為了提供對本發明各種實施例之透徹理解，將在以下詳細描述中闡述很多特定細節。然而，應理解，在無此等特定細節之情況下亦可實施本發明之實施例。
為了不模糊本發明之本質及/或實施例之呈現之利益，在以下詳細說明中，為了呈現及/或為了說明之目的，可能已將本技術中已知的一些處理步驟及/或操作組合在一起及在一些情況下可能未對該等處理步驟及/或操作作詳細描述。在其他情況下，可能並未描述本技術中已知的一些處理步驟及/或操作。另外，可能沒有詳細描述一些熟知的元件處理技術，及在一些情況下，該等元件處理技術可能涉及用於參考之其他已公開的文章、專利及/或已公開的專利申請案，以便不模糊本發明之本質及/或實施例之描述。應理解，以下描述可專注於本發明之各種實施例之不同特徵及/或元件。
本發明之實施例揭示一種製程，該製程在製造FinFET元件及/或其他三閘極元件(諸如三閘極SRAM單元)期間提供對於側向矽磊晶成長之限制。在一實施例中，例如，可在相鄰元件之間且尤其在n型FinFET(NFET)與p型FinFET(PFET)之間引入適於停止側向磊晶成長(「磊晶成長(epi-growth)」)之成長停止件(或停止件)。進一步，在一
實施例中，側向磊晶成長停止件可由諸如高溫相容的碳基薄膜之特殊阻障薄膜製成，該薄膜可經由任何習知光微影製程及反應式離子蝕刻(reactive-ion-etching；RIE)技術圖案化。在一實施例中，可例如經由原子層沉積(atomic layer deposition；ALD)技術或經由化學氣相沉積(chemical vapor deposition；CVD)技術沉積形成磊晶成長停止件之阻障薄膜。根據一實施例，可在不折衷下方半導體元件之完整性的情況下執行阻障薄膜之圖案化。
更特定言之，第1A圖至第1C圖分別說明性地圖示根據本發明之一實施例之在製造半導體結構的製程期間半導體結構之透視圖、俯視圖及橫剖面圖。在實施例之以下詳細描述中，僅對結構之俯視圖及橫剖面圖(第1B圖、第1C圖)進行參考，而提供半導體結構之第1A圖之透視圖的主要目的在於較好地瞭解及更清楚地理解本發明。為了相同預期之目的，貫穿本申請案之其他圖式亦可包括半導體結構之透視圖。在下文中，第1A圖至第1C圖可統稱為第1圖，以及可對其他圖式進行類似參考。
如第1圖所示，本發明之實施例提供一種製造半導體結構300之方法。半導體結構300可為例如半導體晶片、半導體晶圓或上述晶片或晶圓的一部分。該方法之實施例可自提供半導體基板109開始，該半導體基板可為大塊矽基板、摻雜矽基板或絕緣體上矽(SOI)基板。可提供不同材料的其他類型之基板以及可能的候選基板。例如，當使用大塊矽基板時，通常利用介電薄膜鈍化該基板以便在待形成於該基板上
之電晶體的鰭片之間提供隔離。通常在自大塊矽晶圓形成鰭片之後形成鈍化層。進一步例如，當使用SOI基板(在本文中假定如此以於不放鬆一般性的情況下用於本發明的描述及說明之目的)時，藉由埋藏氧化層(通常稱為BOX層)固有地覆蓋該基板，同時可自SOI基板之頂部SOI層形成鰭片。事實上，鰭片可為經圖案化之SOI層的殘餘物。
在第1A圖至第1C圖中，假定基板109係SOI基板，該SOI基板具有在氧化層100之頂部上的矽層。如第1B圖及第1C圖所示，本發明之實施例包括在氧化層100之頂部上形成複數個SOI鰭片，該等鰭片例如鰭片101、鰭片102、鰭片103及鰭片104。可經由標準微影圖案化製程及隨後的蝕刻製程(諸如反應式離子蝕刻(RIE)製程)實現鰭片101至鰭片104之形成。取決於製程及製程中所用之材料，鰭片101至鰭片104可由純矽、摻雜矽或其他適宜的半導體材料製成，該其他適宜的半導體材料可為氧化層100之頂部上的SOI層的一部分。第1B圖係具有位於氧化層100之頂部上的鰭片101至鰭片104的半導體結構300之俯視圖。在第1B圖中，圖示鰭片102及鰭片103可具有與鰭片101及鰭片104不同的長度，以及可在關鍵地不同於鰭片103的位置置放鰭片102。第1C圖係在如第1A圖所示之橫截面A-A'處獲取之半導體結構300的橫剖面圖。橫截面A-A'交叉全部四個鰭片101至104，該等鰭片可在下文中統稱為鰭片110。此處應注意，熟習此項技術者將瞭解本發明之實施例並不限於上述態樣。舉例而言，在氧化層100之頂部上可形成更多或更少數目的
鰭片。
第2A圖至第2C圖分別說明性地圖示根據本發明之一實施例之在緊隨第1圖中所示步驟之後的製造半導體結構的製程期間半導體結構之透視圖、俯視圖及橫剖面圖。緊隨鰭片101至鰭片104的形成之後，可形成橫跨一或更多個鰭片而覆蓋的一或更多個閘極堆疊120。閘極堆疊120可包括直接形成在鰭片頂部上之薄閘極介電層(未圖示)。閘極介電層可由二氧化矽(SiO2)、氧化鉿(HfO)、氮氧化鉿矽(HfSiOxNy)或其他適宜的材料製成。在介電層頂部上，可形成由一或更多個導電材料製成之閘電極121。通常，可例如經由諸如沉積、微影圖案化、蝕刻之製程及其他目前現有及/或將來開發的製程製造或形成閘極堆疊120。在製造期間，硬式光罩122可用於圖案化閘極堆疊120，在圖案化之後硬式光罩122可留在閘極堆疊120之頂部上。硬式光罩122可由諸如氮化矽(Si3N4)之介電材料製成。第2C圖係在如第2A圖所示之橫截面B-B'處獲取之半導體結構300的橫剖面圖。舉例而言且不同於如第1C圖中之橫截面A-A'，如第2C圖所示，橫截面B-B'與鰭片101、鰭片102及鰭片104交叉；以及如第2B圖所示，橫截面B-B'部分位於鰭片103的上方。另一方面，第2C圖圖示形成兩個獨立的閘極堆疊120，其中一個閘極堆疊橫跨鰭片101及鰭片102且另一個閘極堆疊橫跨鰭片104。
第3A圖至第3C圖分別說明性地圖示根據本發明之一實施例之在緊隨第2圖中所示步驟之後的製造半導體結構的製程期間半導體結構之透視圖、俯視圖及橫剖面圖。
緊隨閘極堆疊120的形成之後，可圍繞閘極堆疊120形成間隔物131。間隔物131之形成可經由以下步驟實現：(例如)沉積間隔物材料層或間隔物適宜材料(諸如介電材料)層、毯覆式氧化層100及在該氧化層頂部上之閘極堆疊120，以及隨後以定向方式蝕刻該沉積層，使得間隔物或間隔物適宜材料僅留在鄰近於閘極堆疊120之側壁的區域處。較佳地以保形的方式執行間隔物材料之沉積，但亦可使用介電材料之非保形沉積。如第3B圖及第3C圖所示，在定向蝕刻之後，圍繞閘極堆疊120之側壁形成間隔物131。
根據本發明之一實施例，可選擇間隔物131或用於製造間隔物131的材料，以使得該間隔物或該材料將容許或承受通常在磊晶矽成長之前執行的預清洗製程，如下文更詳細之描述。
第4A圖至第4C圖分別說明性地圖示根據本發明之一實施例之在緊隨第3圖中所示步驟之後的製造半導體結構的製程期間半導體結構之透視圖、俯視圖及橫剖面圖。緊隨間隔物131的形成之後，本發明之實施例包括形成覆蓋鰭片101至鰭片104及閘極堆疊120之犧牲層141。可選擇犧牲層141之材料以與高溫處理製程相容，且亦可選擇犧牲層141之材料以使得提供對諸如矽、二氧化矽及/或氮化矽之材料的高蝕刻選擇性。舉例而言，可使用與高溫處理相容之碳基材料以形成犧牲層141，該犧牲層141覆蓋氧化層100及氧化層頂部上的結構(諸如鰭片101至鰭片104)。根據一實施例，用於犧牲層141的高溫製程相容材料可包括(作為非限
制實例)非晶碳、非晶氮化碳及/或聚醯亞胺。亦可使用其他類型的高溫製程相容材料。根據使用的材料類型，可經由旋轉塗覆製程或經由基於CVD的沉積製程形成犧牲層141。
第5A圖至第5C圖分別說明性地圖示根據本發明之一實施例之在緊隨第4圖中所示步驟之後的製造半導體結構的製程期間半導體結構之透視圖、俯視圖及橫剖面圖。在犧牲層形成之後，可圖案化犧牲層141以在關鍵區域內產生開口，在該等區域內將形成根據本發明之實施例的進一步特徵。為了產生開口，取決於用於犧牲層141之材料，可視情況首先平坦化層141之頂表面。舉例而言，可經由(例如)化學機械拋光(chemical-mechanic-polishing；CMP)製程或其他平坦化製程使得CVD沉積的犧牲層141之頂表面平坦化。其次，為了圖案化犧牲層141，可首先在犧牲層141之頂部上沉積硬式光罩層，隨後沉積光阻層。隨後，經由標準微影製程圖案化光阻層。可形成光阻遮罩以具有圖案，該圖案表示在犧牲層141之所欲位置處將形成之開口。更特定言之，開口可係所欲的及因此在適當位置中形成開口，在此等位置中，相鄰鰭片之間(諸如鰭片102與鰭片103之間)的間距相對受限，且在形成磊晶薄膜的後續步驟期間很可能發生相鄰鰭片之間的電氣短路。
光阻圖案隨後轉移至下方之硬式光罩層。本發明之實施例隨後將硬式光罩層應用於定向蝕刻製程中以產生開口，該等開口諸如在犧牲層141內部於選定位置處之開口151、開口152及開口153，如上文所描述。定向蝕刻製程可
為反應式離子蝕刻(RIE)製程且定向蝕刻製程可經調整以對矽(Si)、氮化矽(SiN)、氧化矽(SiO2)及硬式光罩層及元件結構內的其他材料具有極高的選擇性。換言之，可定製RIE製程以特定地對犧牲層141之碳基材料非常有效，及對元件內的其他材料之效果顯著較差，且該製程將幾乎不蝕刻元件內的其他材料。如在A-A'處獲取之橫剖面圖的第5C圖所示，經由碳基犧牲層141形成開口152且開口152曝露犧牲層141下方的氧化層100之頂表面的至少一部分。
第6A圖至第6C圖分別說明性地圖示根據本發明之一實施例之在緊隨第5圖中所示步驟之後的製造半導體結構的製程期間半導體結構之透視圖、俯視圖及橫剖面圖。緊隨在碳基犧牲層141內部之開口151至開口153的產生之後，可使用介電材料以有效地填充開口151、開口152及開口153，從而在氧化層100之頂部上產生阻障結構161、阻障結構162及阻障結構163。更特定言之，例如可首先在犧牲層141之頂部上沉積介電材料及將介電材料沉積至開口151至開口153中。接著，可使用CMP製程以移除過量的介電材料(諸如犧牲層141頂部上之彼等介電材料)，僅留下開口151至開口153中的彼等介電材料。可在碳基犧牲層141處停止CMP製程。
根據本發明之一實施例，用於製造阻障結構161至阻障結構163的適宜材料可包括：例如，經由在約500攝氏度下執行的原子層沉積(ALD)製程沉積之氮化矽(SiN)；經由在約250攝氏度至400攝氏度下執行的ALD製程沉積之氧
化鉿(HfO2)；及/或經由在約250攝氏度至400攝氏度下的ALD製程沉積之氧化鋁(Al2O2)。與高溫製程相容的犧牲層141使得在各個高溫下形成該等阻障結構161至163之上述製程成為可能。
第7A圖至第7C圖分別說明性地圖示根據本發明之一實施例之在緊隨第6圖中所示步驟之後的製造半導體結構的製程期間半導體結構之透視圖、俯視圖及橫剖面圖。在已將碳基犧牲層141內之開口(諸如開口151至開口153)填充介電材料之後，可移除犧牲層141以曝露下方之氧化層100、閘極堆疊120及鰭片101至鰭片104。可經由濕式及乾式蝕刻技術之組合實現犧牲層141之移除。舉例而言，犧牲層141之移除可藉由如第5圖所示之產生開口151至開口153中所使用的類似製程來進行，該製程對阻障結構161至阻障結構163之材料具有選擇性。此外，用於移除犧牲層141之任何所使用移除技術經調整以對除了碳基犧牲層141以外的元件結構300之材料具有極高的選擇性。舉例而言，可使得乾式蝕刻製程對矽(Si)、氧化矽(SiO2)及氮化矽(SiN)具有極高的選擇性。
此處，應注意，已在氧化層100之頂部上的區域內產生阻障結構或阻障薄膜161至阻障結構或阻障薄膜163，該等區域視為防範相鄰鰭片之短路的關鍵區域。舉例而言，阻障結構或阻障薄膜162形成於鰭片102與鰭片103之間以防範後續製程中鰭片102與鰭片103之電氣短路。
第8A圖至第8C圖分別說明性地圖示根據本發
明之一實施例之在緊隨第7圖中所示步驟之後的製造半導體結構的製程期間半導體結構之透視圖、俯視圖及橫剖面圖。在已產生阻障結構161至阻障結構163之後，可執行矽基磊晶薄膜成長以圍繞鰭片101至鰭片104產生磊晶薄膜181、磊晶薄膜182、磊晶薄膜183、磊晶薄膜184、磊晶薄膜185、磊晶薄膜186、磊晶薄膜187及磊晶薄膜188。因為矽磊晶薄膜通常不在氧化層(諸如基板109之氧化層100)頂部上成長，所以儘管磊晶薄膜181至磊晶薄膜188可在第8圖中圖示為獨立或隔絕的，但磊晶薄膜181至磊晶薄膜188可共同為單一磊晶薄膜或為單一磊晶薄膜的一部分。在執行該薄膜或該等薄膜之磊晶成長之前，可執行基板109，特定言之形成於基板109之氧化層100之頂部上的鰭片101至鰭片104之表面之預清洗，以便移除在鰭片之矽表面上之可能的污染物及/或異物。矽磊晶薄膜181至矽磊晶薄膜188可用於例如藉由增加用於形成矽化物及/或用於形成局部互連之矽(Si)接觸面積來為FinFET電晶體180降低外部接觸電阻。在磊晶成長製程期間，在一實施例中側向成長的磊晶薄膜184及磊晶薄膜185例如可到達阻障結構162，且藉由阻障結構162之存在阻止該等磊晶薄膜的側向成長。在另一實施例中，磊晶薄膜184及磊晶薄膜185可側向地朝向阻障結構162成長及磊晶薄膜184及磊晶薄膜185可到達或未到達阻障結構162。在任何情況下，阻障結構162經由磊晶薄膜184及磊晶薄膜185防範或阻擋鰭片102與鰭片103之接觸。由於彼原因，阻障結構162在本文中亦可被稱作成長停止件162。因此，防範了相
鄰鰭片之間及從而防範了相鄰FET之間的潛在電氣短路。
第9A圖至第9C圖分別說明性地圖示根據本發明之一實施例之在緊隨第8圖中所示步驟之後的製造半導體結構的製程期間半導體結構之透視圖、俯視圖及橫剖面圖。在成長磊晶薄膜181至磊晶薄膜188之後，可使用已知或將來開發的製程及/或技術執行形成FinFET電晶體180之其餘步驟，隨後在另一介電材料中封裝半導體結構300。舉例而言，可沉積介電材料191以覆蓋氧化層100、鰭片101至鰭片104及圍繞鰭片形成的磊晶薄膜、閘極堆疊120及阻障結構或成長停止件161至阻障結構或成長停止件163。介電材料191可包括氧化矽(SiO2)、氮化矽(SiN)及/或適宜作為層間介電(inter-layer-dielectric；ILD)層之任何其他材料。
第10A圖至第10C圖分別說明性地圖示根據本發明之一實施例之在緊隨第9圖中所示步驟之後的製造半導體結構的製程期間半導體結構之透視圖、俯視圖及橫剖面圖。在利用介電材料191覆蓋氧化層100及在氧化層頂部上的元件結構之後，可形成至FinFET電晶體180之閘電極及/或源極/汲極的導電觸點。觸點之形成可首先藉由在介電層191內產生觸點開口以曝露下方的閘極堆疊，以及源極/汲極磊晶薄膜來實現。可視情況在先前一個步驟或一些步驟中矽化閘極堆疊及/或源極/汲極磊晶薄膜。接著，可利用一或更多個導電材料填充介電層191內的開口，該等導電材料諸如鋁(Al)、銅(Cu)、鎢(W)、鈦(Ti)、鉭(Ta)、氮化鈦(TiN)、氮化鉭(TaN)或一或更多個上述材料之組合，或者其他適宜的金屬
材料或摻雜半導體材料。可經由沉積及其他已知或將來開發的技術來執行開口之填充。
儘管本文已說明及描述了本發明之某些特徵，但是一般技術者現將想到諸多修改、替代、變化及等效物。因此，應理解，附加申請專利範圍意欲涵蓋在本發明之精神內之所有此類修改及變化。
300‧‧‧半導體結構
Claims (20)
- 一種方法，該方法包含以下步驟：在一基板上形成複數個場效電晶體之複數個鰭片；在該複數個鰭片的一第一鰭片與一第二鰭片之間形成至少一個阻障結構；以及自該複數個鰭片成長一磊晶薄膜，該磊晶薄膜自至少該第一鰭片及該第二鰭片之側壁水平地延伸，且該阻障結構防範該第一鰭片及該第二鰭片經由該磊晶薄膜彼此接觸。
- 如請求項1所述之方法，其中形成該至少一個阻障結構之步驟包含以下步驟：形成覆蓋該複數個鰭片的一犧牲層；在該犧牲層內產生一開口，該開口位於該第一鰭片與該第二鰭片之間且該開口曝露其上形成該第一鰭片及該第二鰭片之該基板；以及利用一介電材料填充該開口。
- 如請求項2所述之方法，其中該犧牲層包含可與高溫處理製程相容之一碳基材料，該碳基材料為非晶碳或非晶氮化碳中之任一者。
- 如請求項2所述之方法，其中該犧牲層包含可與高溫處理製程相容的聚醯亞胺。
- 如請求項2所述之方法，其中填充該開口之步驟包含以下步驟：在該開口內經由在約500攝氏度下執行的一原子層沉積(ALD)製程沉積氮化矽，或在該開口內經由該ALD製程於約250攝氏度至400攝氏度下沉積氧化鉿或氧化鋁。
- 如請求項2所述之方法，該方法在成長該磊晶薄膜之前進一步包含以下步驟：移除該犧牲層從而曝露在該犧牲層下方的該複數個鰭片及該阻障結構；以及預清洗該複數個鰭片以移除污染物及異物。
- 如請求項1所述之方法，該方法進一步包含以下步驟：沉積覆蓋該磊晶薄膜及該阻障結構之一介電層；以及產生導電觸點，該等觸點經由該介電層接觸該磊晶薄膜及該複數個鰭片中的至少一者。
- 如請求項1所述之方法，其中該基板係一絕緣體上矽(SOI)基板，該SOI基板在一氧化層頂部上具有一矽層，以及其中形成該複數個鰭片之步驟包含以下步驟：將該矽層蝕刻至位於該氧化層頂部上的該複數個鰭片內。
- 一種方法，該方法包含以下步驟：在一基板上形成複數個場效電晶體之複數個鰭片； 利用一犧牲層覆蓋該複數個鰭片；在該複數個鰭片的一第一鰭片與一第二鰭片之間於該犧牲層內部形成至少一個阻障結構；以及自該複數個鰭片成長一磊晶薄膜，該磊晶薄膜自該第一鰭片及該第二鰭片之側壁朝向該阻障結構成長。
- 如請求項9所述之方法，其中形成該至少一個阻障結構之步驟包含以下步驟：在該犧牲層內產生一開口，該開口位於該第一鰭片與該第二鰭片之間且該開口曝露其上形成該第一鰭片及該第二鰭片之該基板；以及在該開口內部沉積一介電材料以形成該阻障結構。
- 如請求項10所述之方法，其中該犧牲層係由一碳基材料製成，該碳基材料可與高溫處理製程相容，該碳基材料為非晶碳或非晶氮化碳中之任一者。
- 如請求項10所述之方法，其中該犧牲層為一聚醯亞胺層，該聚醯亞胺層可與高溫處理製程相容。
- 如請求項10所述之方法，其中在該開口內部沉積該介電材料之步驟包含以下步驟：經由在約500攝氏度下執行的一原子層沉積(ALD)製程沉積氮化矽，或經由該ALD製程在約250攝氏度至400攝氏度下沉積氧化鉿，或經 由該ALD製程在約250攝氏度至400攝氏度下沉積氧化鋁。
- 如請求項10所述之方法，該方法在成長該磊晶薄膜之前進一步包含以下步驟：移除該犧牲層從而曝露在該犧牲層下方的該複數個鰭片及該阻障結構；以及預清洗該複數個鰭片從而移除在該複數個鰭片的經曝露之表面處的污染物。
- 如請求項9所述之方法，該方法進一步包含以下步驟：沉積覆蓋該磊晶薄膜及該阻障結構之一介電層；以及產生導電觸點，該等觸點經由該介電層接觸該磊晶薄膜及該複數個鰭片中的至少一者。
- 如請求項1所述之方法，其中該基板係一絕緣體上矽(SOI)基板，該SOI基板在一氧化層頂部上具有一矽層，以及其中形成該複數個鰭片之步驟包含以下步驟：將該矽層蝕刻至位於該氧化層頂部上的該複數個鰭片內。
- 一種方法，該方法包含以下步驟：提供一絕緣體上矽(SOI)基板，該SOI基板在一氧化層之頂部上具有一矽層； 將該SOI基板之該矽層圖案化成複數個鰭型場效電晶體(FinFET)之複數個鰭片；在該複數個鰭片的一第一鰭片與一第二鰭片之間形成至少一個阻障結構；以及自該複數個鰭片成長一磊晶薄膜，該磊晶薄膜自至少該第一鰭片及該第二鰭片之側壁水平地延伸，且該阻障結構阻擋該第一鰭片經由該磊晶薄膜到達該第二鰭片。
- 如請求項17所述之方法，其中形成該至少一個阻障結構之步驟包含以下步驟：形成覆蓋該複數個鰭片之一犧牲層；在該犧牲層內產生一開口，該開口位於該第一鰭片與該第二鰭片之間且該開口曝露其上形成該第一鰭片及該第二鰭片之該基板；以及利用一介電材料填充該開口。
- 如請求項18所述之方法，其中該犧牲層包含可與高溫處理製程相容之一碳基材料，該碳基材料為非晶碳或非晶氮化碳中之任一者。
- 如請求項18所述之方法，其中該犧牲層包含可與高溫處理製程相容的聚醯亞胺。
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