TW201643967A - 包括鰭結構之半導體裝置及其製造方法 - Google Patents

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Abstract

本發明提供包括鰭結構之半導體裝置及其製造方法。一種製造半導體鰭式電晶體之方法，包含於基板上形成一鰭結構。該鰭結構包括一上部層，部分上部層從隔離絕緣層暴露。於該鰭結構之部分的上方形成虛設閘極結構。該虛設閘極結構包括虛設閘極電極層及虛設閘極介電層。形成源極與汲極。移除虛設閘極電極，以暴露出該虛設閘極介電層所覆蓋之該上部層。移除鰭結構的上部層，以藉由虛設閘極介電層形成一凹槽。該上部層的部分仍留存於凹槽的底部。於凹槽中形成通道層。移除虛設閘極介電層。於通道層上方形成閘極結構。

Description

包括鰭結構之半導體裝置及其製造方法
本揭露係關於一半導體積體電路，且更明確地說，關於具有鰭結構之半導體裝置及其製程。
在追求較高裝置密度、較佳效能與較低成本的過程中，半導體產業已進展至奈米技術製程節點，在製程與設計方面所面臨的挑戰導致了三維設計(如，鰭式場效電晶體(finFET))之發展。finFET裝置通常包括具有高寬高比之半導體鰭，且半導體電晶體裝置之通道以及源極/汲極區域會形成於其中。閘極形成於鰭結構上方並沿著其側面(如，圍繞)，利用增加的通道及源極/汲極區域之表面積的優勢，而獲得更快速、更可靠、且控制性更佳的半導體電晶體裝置。在某些裝置中，finFET之源極/汲極(S/D)部分內的應變材料可使用如矽鍺(SiGe)、碳化矽(SiC)及/或磷化矽(SiP)，以提升載子遷移率。例如，施加於PMOS裝置之通道的壓縮應力會有利地提升通道中的電洞遷移率。相似地，施加至NMOS裝置之通道的拉伸應力會有利地提升通道內的電子遷移率。然而，在互補金屬氧化物半導體(complementary metal-oxide-semiconductor,CMOS)製程中實現此等結構特徵與製程有其挑戰。
根據本揭露之一態樣，提供一種製造包括finFET之半導體裝置的方法，包含於基板上形成鰭結構。該鰭結構於第一方向中延伸且包括上部層。部分上部層從隔離絕緣層暴露。於鰭結構之部分的上方形成虛設閘極結構。虛設閘極結構包括虛設閘極電極層及虛設閘極介電層。虛設閘極結構於與第一方向垂直之第二方向中延伸。形成源極與汲極。於虛設閘極結構、鰭結構及隔離絕緣層上方形成層間絕緣層。移除虛設閘極電極，以暴露出虛設閘極介電層所覆蓋之上部層。內凹該上部層以藉由該虛設閘極介電層形成一凹槽。部分上部層仍留存於凹槽之底部。於凹槽中形成通道層。移除虛設閘極介電層。於通道層上方形成閘極結構。
根據本揭露另一態樣，提供一種製造包括finFET之半導體裝置的方法，包含於基板上方形成鰭結構。該鰭結構於第一方向中延伸且包括上部層。部分上部層從隔離絕緣層暴露。於鰭結構之部分的上方形成虛設閘極結構。虛設閘極結構包括虛設閘極電極層及虛設閘極介電層。虛設閘極結構於與第一方向垂直之第二方向中延伸。形成源極與汲極。於虛設閘極結構、鰭結構及隔離絕緣層上方形成層間絕緣層。移除虛設閘極電極，以暴露出虛設閘極介電層所覆蓋之上部層。於暴露之虛設閘極介電層上方形成硬罩層。圖案化硬罩及虛設閘極介電層，以暴露出上部層之上表面。內凹上部層以藉由虛設閘極介電層形成一凹槽。部分上部層仍留存於凹槽之底部。於凹槽中形成通道層。移除硬罩層及虛設閘極介電層。於通道層上方形成閘極結構。
根據本揭露另一態樣，提供一種包括finFET之半導體裝置，包含設置於基板上之鰭結構、閘極結構、以及源極與汲極。鰭結構於第一方向中延伸，且包括應力源層及設置於應力源層上方之通 道層。閘極結構包括閘極電極層及閘極介電層，閘極結構覆蓋鰭結構之一部分且於與第一方向垂直之第二方向中延伸。源極及汲極分別包括應力源材料。在鰭結構的位於應力源層與及通道層間之介面處的側表面上並未形成階差。
10‧‧‧基板
20‧‧‧鰭結構
20A‧‧‧上部層
20B‧‧‧基底層
25‧‧‧中間層
30‧‧‧虛設閘極介電層
40‧‧‧虛設閘極結構
45‧‧‧虛設閘極電極層
47‧‧‧側壁絕緣層
50‧‧‧隔離絕緣層
60‧‧‧應變層
70‧‧‧通道層
80‧‧‧罩蓋層
90‧‧‧閘極介電層
100‧‧‧閘極電極
110‧‧‧硬罩層
S101-S108‧‧‧步驟
自後述詳述說明與附屬圖式，可最佳理解本揭露之各方面。須注意，依據產業之標準實施例，各種構件並非依比例繪製。實際上，為了清楚討論，可任意增大或減小各種構件之尺寸。
圖1為製造具有鰭結構之半導體FET裝置(finFET)的例示性製程之流程圖。
圖2-12根據本揭露之一實施例顯示製造finFET裝置之例示性製程。
圖13-16根據本揭露之另一實施例顯示製造finFET裝置之例示性製程。
圖17及18根據本揭露之另一實施例顯示製造finFET裝置之例示性製程。
以下揭露之內容提供許多不同的實施例或範例，用於實施本案所提供之主題的不同特徵。元件與配置的特定範例之描述如下，以簡化本揭露。當可想見，此等敘述僅為例示，其本意並非用於限制本揭露。舉例而言，在下文的描述中，在第二構件上或上方形成第一構件的敘述，可包含形成直接接觸之第一與第二構件的實施例，亦可包含在該第一與第二構件之間形成其他構件，因而該第一與第二構件並未直接接觸的實施例。為求簡潔與清楚，可將不同構件結構任意以不同比例繪製。
再者，為了易於描述，可使用空間對應語詞，例如 「之下」、「下方」、「低於」、「之上」、「上方」等類似語詞之簡單說明，以描述圖式中一元件或構件與另一元件或構件的關係。空間對應詞語係用以包括除了圖式中描述的位向之外，裝置於使用或操作中之不同位向。裝置可被定位(旋轉90度或是其他位向)，並可相應解釋本申請案使用的空間對應描述。此外，「由該物質所製成」一詞可表示「包含該物質」或「由該物質所組成」。
圖1為製造具有鰭結構之半導體FET裝置(finFET)的例示性製程之流程圖。此流程圖僅繪示在finFET裝置之整個製造流程中與本揭露相關的部分。當可理解，可在圖1所示的製程之前、之中或之後進行額外的操作，且在本方法之額外的實施例中，下文所述之某些操作可被取代或刪去。操作/製程之順序可互換。
在圖1之S101中，於基板10上方製造鰭結構，如圖2所示。圖2係根據一實施例的製程各階段之一的finFET裝置之例示立體圖。
鰭結構20形成於基板10上，並由隔離絕緣層50突起。於一實施例中，每一鰭結構20包括基底層20B、中間層25、與上部層20A。於本實施例中，基底層20B及上部層20A包括矽，而中間層25包括Si1-xGex，其中x為0.1至0.9。在下文中，可將Si1-xGex簡稱為SiGe。於某些實施例中，中間層25為可任選。
根據一實施例，製造鰭結構時，在設置於基板10上方之Si/SiGe/Si多層的堆疊上方形成遮罩層。利用例如熱氧化製程及/或化學氣相沉積(CVD)製程形成遮罩層。基板10可為，例如p-型矽基板，其有位於約1 x 1015cm3至約1 x 1018cm3之間的雜質濃度。於其他實施例中，基板10為n-型矽基板，其有位於約1 x 1015cm3至約1 x 1018cm3之間的雜質濃度。Si/SiGe/Si堆疊之每一層係藉由磊晶生長形成。於某些實施例中，遮罩層包括，例如襯墊氧化物(如，氧化矽) 層與氮化矽遮罩層。
抑或，基板10可包含另一元素半導體，例如鍺；化合物半導體，其包括IV-IV族化合物半導體(如SiC及SiGe)、III-V族化合物半導體(例如GaAs、GaP、GaN、InP、InAs、InSb、GaAsP、AlGaN、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP)；或其等之組合。於一實施例中，基板10為一絕緣層上覆矽(SOI)基板之矽層。當使用SOI基板時，鰭結構可由SOI基板之矽層突起，或可由SOI基板之絕緣層突起。在後者之情形中，可使用SOI基板之矽層形成鰭結構。在非結晶基板中，亦可使用例如非晶矽、或非晶碳化矽SiC、或絕緣材料(如氧化矽)作為基板10。基板10可包括以雜質(如，具p-型或n-型傳導性者)進行適當摻雜之各種區域。
可利用熱氧化或CVD製程來形成襯墊氧化物層。可利用物理氣相沉積(PVD)(例如濺鍍)、CVD、電漿增強化學氣相沉積(PECVD)、大氣壓力化學氣相沉積(APCVD)、低壓力CVD(LPCVD)、高密度電漿CVD(HDPCVD)、原子層沉積(ALD)及/或其他製程，形成氮化矽遮罩層。
於某些實施例中，襯墊氧化物層之厚度介於約2nm至約15nm之間，且氮化矽遮罩層之厚度介於約2nm至約50nm之間。將遮罩圖案進一步形成於遮罩層上方。遮罩圖案可為例如由微影操作所形成之光阻圖案。
藉由利用遮罩圖案作為蝕刻遮罩，可形成襯墊氧化物層及氮化矽遮罩層之硬罩圖案。於某些實施例中，硬罩圖案之寬度介於約5nm至約40nm之間。於某些實施例中，硬罩圖案之寬度介於約7nm至約12nm之間。
藉由使用硬罩圖案作為蝕刻遮罩，可藉由使用乾蝕刻方法及/或濕蝕刻方法之溝槽蝕刻，將Si/SiGe/Si堆疊圖案化成為鰭結 構20。鰭結構20之高度介於約20nm至約300nm之間。於某些實施例中，所述高度介於約30nm至約60nm之間。雖然鰭結構之高度可能不一致，可由基板起算並測量至對應於鰭結構之平均高度的平面，來測量高度。鰭結構20之寬度介於約7nm至約15nm之間。
於此一實施例中，以矽塊材晶圓作為基板10。然而，於某些實施例中，可利用其他類型之基板作為基板10。例如，可利用絕緣層上覆矽(SOI)晶圓作為起始材料，而SOI晶圓中的絕緣層可構成基板10，且SOI晶圓中的矽層可用以形成鰭結構20。Si/SiGe/Si堆疊中之每一層可經過適當的摻雜。
如圖2所示，將於X方向中延伸的三個鰭結構20配置為在Y方向中彼此相鄰。然而，鰭結構之數目不限為三個。該數目可為一、二、四、五或更多。此外，可將多個虛設鰭結構中之其中一個設置於鄰近鰭結構20之兩側處，以提升圖案化製程中的圖案保真度。於某些實施例中，鰭結構20之寬度介於約5nm至約40nm之間；且於某些實施例中，可介於約7nm至約15nm之間。於某些實施例中，鰭結構20之高度介於約100nm至約300nm之間，且於其他實施例中，可介於約50nm至約100nm之間。於某些實施例中，鰭結構20之間的間隔可介於約5nm至約80nm之間，且於其他實施例中，可介於約7nm至約15nm之間。然而，所述技術領域中具有通常知識者當可理解，本揭露所提出的尺寸與數值僅為例示，且可因應積體電路之不同規模而改變。
於此一實施例中，finFET裝置為p-型finFET。然而，此處所揭露之技術亦適用於n-型finFET。
形成鰭結構20之後，於鰭結構20上方形成隔離絕緣層50。
隔離絕緣層50包括利用LPCVD(低壓化學氣相沉 積)、電漿-CVD或可流動CVD形成之一或更多絕緣材料層，例如二氧化矽、矽氮氧化物及/或氮化矽。在可流動CVD中，沉積可流動介電材料，而非沉積氧化矽。可流動介電材料，一如其名地，可在沉積過程中「流動」，以填充具有高寬高比之間隙或空間。一般而言，可將各種化學物質加入含矽前驅物中，以使所沉積的膜能夠流動。於某些實施例中，加入氮氫鍵結。可流動介電前趨物，特別是可流動氧化矽前趨物之範例，包括矽酸鹽、矽氧烷、甲基矽倍半氧烷(MSQ)、氫矽倍半氧烷(HSQ)、MSQ/HSQ、全氫矽氮烷(TCPS)、全氫聚矽氮烷(PSZ)、四乙氧基矽烷(TEOS)或矽基胺，例如三矽基胺(TSA)。此等可流動氧化矽材料係利用多步驟製程形成。在沉積可流動膜之後，將其固化並退火，以移除不要的元素而形成氧化矽。在移除不要的元素時，可流動膜緻密化並收縮。於某些實施例中，進行多個退火製程。對可流動膜進行一次以上的固化與退火。可利用硼及/或磷摻雜可流動膜。於某些實施例中，可由一或更多層的SOG、SiO、SiON、SiOCN或摻雜氟之矽酸鹽玻璃(FSG)來形成隔離絕緣層50。
於鰭結構20上方形成隔離絕緣層50之後，進行平坦化操作，以移除部分的隔離絕緣層50與遮罩層(襯墊氧化物層及氮化矽遮罩層)。平坦化操作可包括化學機械研磨(CMP)及/或回蝕製程。之後，進一步移除隔離絕緣層50，以暴露出鰭結構20之上部層20A，如圖2所示。
於某些實施例中，可利用濕蝕刻製程移除隔離絕緣層50之部分，例如，將基板浸入氫氟酸(HF)中。於另一實施例中，可利用乾蝕刻製程移除隔離絕緣層50之部分。例如，可採用使用CHF3或BF3作為蝕刻氣體之乾蝕刻製程。
在形成隔離絕緣層50之後，可進行加熱製程(例如， 退火製程)，以提升隔離絕緣層50之品質。於某些實施例中，可進行快速熱退火(RTA)製程，在約900℃至約1050℃的溫度下於惰性氣體(如H2、Ar或He)環境下加熱約1.5秒至約10秒，以進行加熱製程。
在圖1之S102中，於部分鰭結構20之上方形成虛設閘極結構40，如圖3所示。圖3係根據一實施例的製程各階段之一的finFET裝置之例示立體圖。圖4係沿著圖3的a-a線所獲得之例示剖面圖。
在隔離絕緣層50及暴露之鰭結構20A上形成介電層與多晶矽層，而後進行圖案化操作以獲得虛設閘極結構40，該虛設閘極結構40包括由多晶矽製成之虛設閘極電極層45以及虛設閘極介電質30。於某些實施例中，可藉由使用硬罩而進行之多晶矽層之圖案化，該硬罩包括形成於氧化層上方之氮化矽層。於其他實施例中，硬罩可包括形成於氮化物層上方之氧化矽層。虛設閘極介電質30可為藉由CVD、PVD、ALD、電子束蒸鍍或其他適當製程形成之氧化矽層。於某些實施例中，閘極介電層30可包括一或更多層之氧化矽、氮化矽、矽氮氧化物或高介電常數介電材料。於某些實施例中，閘極介電層之厚度介於約5nm至約20nm之間，於其他實施例中，介於約5nm至約10nm之間。
於某些實施例中，閘極電極層45可包含單一層或多層結構。虛設閘極電極層45可為經均勻或非均勻摻雜之摻雜多晶矽。可利用適當的製程例如ALD、CVD、PVD、鍍膜或其等之組合，形成虛設閘極電極層45。於本實施例中，虛設閘極電極層45之寬度介於約30nm至約60nm之間。於某些實施例中，閘極電極層之厚度介於約30nm至約50nm之間。
虛設閘極結構40更包含側壁絕緣層47，側壁絕緣層47 設置於虛設閘極電極45的二主要側上。側壁絕緣層47可包括一或更多層的氧化矽、氮化矽、矽氮氧化物或其他適當的材料。側壁絕緣層47可包含單一層或多層結構。可利用CVD、PVD、ALD或其他適當的技術，形成側壁絕緣材料之毯覆層。之後，在側壁絕緣材料上進行非等向性蝕刻，以形成位於閘極結構之二主要側上之一對側壁絕緣層(間隔物)47。於某些實施例中，側壁絕緣層47之厚度介於約5nm至約30nm之間，且於其他實施例中，介於約10nm至約20nm之間。
於圖1之S103，形成源極/汲極結構，如圖5所示。圖5係根據一實施例的製程各階段之一的finFET裝置之例示立體圖。
將上部層20A的未被虛設閘極結構40覆蓋之部分向下蝕刻，以形成內凹部分。於某些實施例中，將鰭結構之上部層20A蝕刻至基底層20B之水平位置。
之後，於內凹部分中形成相應的應變層60。於某些實施例中，應變層包含包括Si或SiGe之多層結構。於此一實施例中，Si係以磊晶方式形成於內凹部分中。
於圖5，將應變層60形成於隔離絕緣層50之上並使其與相鄰的應變層結合(merge)。然而，應變層60亦可不結合，而係分別形成於個別的內凹部分中。應變層60成為finFET裝置之源極或汲極。
在圖1之S104中，移除虛設閘極電極45，如圖6所示。圖6係根據一實施例的製程各階段之一的沿著Y方向之例示剖面圖。
可利用濕蝕刻及/或乾蝕刻移除虛設閘極電極45之多晶矽。在虛設閘極電極45的蝕刻中，可藉由覆蓋層(例如光阻、氮化矽或氧化矽)覆蓋於應變層60上。
於圖1之S105中，使鰭結構20之上部層20A內凹。圖7 及8係根據一實施例的製程各階段之一的沿著Y方向之例示剖面圖。
如圖7所示，藉由利用例如非等向性乾蝕刻，而移除虛設閘極介電質30覆蓋於上部層20A之上表面的上部。
如圖8所示，將鰭結構20之上部層20A的部分被向下移除(內凹)至低於隔離絕緣層50之上表面處。於某些實施例中，可利用利用含氟氣體(如，NF3)在約1至10mTorr之壓力下，蝕刻虛設閘極介電質30；並可利用含氟氣體(如，NF3)、H2與惰性氣體(如，Ar)在約200至600mTorr之壓力下，蝕刻上部層20A。
凹槽之深度係由隔離絕緣層50之上表面開始測量，於某些實施例中，其範圍介於5nm至50nm之間，且於其他實施例中，其範圍介於10nm至30nm之間。
於圖1之S106中，形成通道層70，如圖9與圖10所示。圖9與圖10係根據一實施例的製程各階段之一的沿著Y方向之例示剖面圖。
如圖9所示，在藉由移除鰭結構20之上部層20A的一部分而形成之凹槽中，形成通道層70。於一實施例中，通道層70包括磊晶生長的SiGe。可利用SiH4及/或SiH2Cl2與GeH4作為來源氣體，在介於約500℃至約700℃之溫度以及介於約10至約100Torr(約133Pa至約1333Pa)之壓力下進行SiGe層之磊晶生長。SiGe通道層70可表示為Si1-xGex，於某些實施例中，x介於約0.1至約0.9之間，且於其他實施例中，x介於約0.3至約0.5之間。通道層可包括一或更多層之化合物半導體，例如SiC、SiP、SiCP、GaAs、InGaAs、InP或GaN。
於某些實施例中，可將SiGe通道層70形成於與虛設閘極介電質30相同之高度處，且於其他實施例中，可形成於略低於虛設閘極介電質30之高度處。
由於SiGe通道層70係形成於經上部層20A填充之間隔 (凹槽)中，SiGe通道層70的寬度與留存之上部層20A的寬度實質上相同。在SiGe通道層70與留存之上部層20A之介面的側表面上，實質上不存在階差或不連續表面(且若存在，則僅有數埃(Å))。於某些實施例中，留存之上部層20A之厚度介於約1nm至約50nm之間，且可介於約20nm至約40nm之間。
如圖10所示，藉由例如濕蝕刻，移除虛設閘極介電質30，以暴露出SiGe通道層70。如圖10所示，SiGe通道層70之底部內嵌於隔離絕緣層50中。因此，形成包括SiGe通道層70、Si應變層20A、SiGe層25及Si層20B之半導體鰭結構。
於圖1之S107中，形成罩蓋層80，如圖11所示。圖11係根據一實施例的製程各階段之一的沿著Y方向之例示剖面圖。於某些實施例中，可不形成罩蓋層80。
於本揭露之一實施例中，罩蓋層80包括磊晶生長的Si或矽化合物(如，SiC、SiP或SiCP)。當通道層70係由SiGe形成時，罩蓋層80可抑制鍺在後續加熱操作中之擴散，且可改善通道與閘極介電質之間的介面結構。可利用SiH4及/或SiH2Cl2作為來源氣體，在介於約500℃至約700℃之溫度以及介於約10至約100Torr(約133Pa至約1333Pa)之壓力下，施行Si罩蓋層80之磊晶生長。於某些實施例中，Si罩蓋層80之厚度介於0.1nm至50nm之間，且於其他實施例中，介於約0.5nm至約2nm之間。可藉由原子層沉積(ALD)方法形成Si罩蓋層80。於某些實施例中，並未形成罩蓋層80。
於圖1之S108中，形成金屬閘極結構100，如圖12所示。圖12係根據一實施例的製程各階段之一的沿著Y方向之例示剖面圖。
在設置於通道層70上之介面層(圖中未繪示)上方，形成閘極介電層90。於某些實施例中，介面層可包括厚度介於0.2nm 至1.5nm之間的氧化矽。可藉由氧化Si罩蓋層80而形成氧化矽介面層。於其他實施例中，介面層之厚度介約0.5nm至約1.0nm之間。閘極介電層90包括一或更多層之介電材料，例如氧化矽、氮化矽、或高介電常數介電材料、其他適當的介電材料及/或其等之組合。高介電常數介電材料之例示包括HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、鋯氧化物、鋁氧化物、鈦氧化物、二氧化鉿-氧化鋁(HfO2-Al2O3)合金、其他適當的高介電常數介電材料及/或其等之組合。可利用例如，化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)、高密度電漿CVD(HDPCVD)或其他適當的方法及/或其等之組合，形成閘極介電層90。於某些實施例中，閘極介電層90之厚度介於約1nm至約10nm之間，且於其他實施例中，可介於約2nm至約7nm之間。於某些實施例中，閘極介電層90可包括由二氧化矽組成之界面層。
於閘極介電層90上形成閘極電極100，如圖12所示。閘極電極100包括由任何適當材料組成之一或更多層，所述材料例如多晶矽、鋁、銅、鈦、鉭、鎢、鈷、鉬、鉭氮化物、鎳矽化物、鈷矽化物、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN、金屬合金、其他適當的材料及/或其等之組合。
於本揭露某些實施例中，可將一或多層功函數調整層(圖中未繪示)夾設於閘極介電層90與閘極電極100之間。功函數調整層係由導電性材料製成，例如為單層的TiN、TaN、TaAlC、TiC、TaC、Co、Al、TiAl、HfTi、TiSi、TaSi或TiAlC，或含二或更多種上述材料之多層結構。對p-型finFET而言，可使用TiAlC、Al、TiAl、TaN、TaAlC、TiN、TiC與Co中之一或多種作為功函數調整層。
應理解，可對finFET裝置進行進一步的CMOS製程，以形成各種構件，例如接點/通孔、互連金屬層、介電層、鈍化層 等。
圖13-16根據本揭露之另一實施例顯示製造finFET裝置之例示性製程。
在移除虛設閘極電極45之後(如圖6所示)，於虛設閘極介電質30上方形成硬罩層110，如圖13所示。圖13係根據一實施例的製程各階段之一的沿著Y方向之例示剖面圖。
於本揭露一實施例中，硬罩層110包括一或更多層之金屬氮化物、金屬氮氧化物或金屬碳氮氧化物，例如鈦氮化物(TiN)、氮化矽(SiN)、SiGN、SiOGN、SiON或鉭氮化物(TaN)。於此一實施例中，使用TiN。於某些實施例中，硬罩層110之厚度介於約1nm至約5nm之間，且於其他實施例中，介於約1nm至約3nm之間。可利用例如，CVD、PVD(包括濺鍍)、ALD、HDPCVD或其他適當的方法及/或其等之組合，形成硬罩層110。
圖14係根據一實施例的製程各階段之一的沿著Y方向之例示剖面圖。如圖14所示，藉由利用例如乾蝕刻，而移除覆蓋上部層20A之上表面的虛設閘極電極30與硬罩層110之上部。由於鰭頂部之蝕刻速率大於在鰭側部之蝕刻速率，故可實質上僅移除鰭頂部。
圖15係根據一實施例的製程各階段之一的沿著Y方向之例示剖面圖。與圖8類似，利用含氟氣體(如，NF3)、H2與惰性氣體(如，Ar)，將鰭結構20之上部層20A的部分向下移除(內凹)至低於隔離絕緣層50之上表面處，如圖15所示。
圖16係根據一實施例的製程各階段之一的沿著Y方向之例示剖面圖。如圖16所示，移除硬罩層110。於本揭露一實施例中，使用濕蝕刻移除TiN硬罩層110。
在移除硬罩層110之後，施行參照圖8-12所述之操作。
圖17與18根據本揭露另一實施例顯示製造finFET裝置之例示性製程。lily
圖17係根據一實施例的製程各階段之一的沿著Y方向之例示剖面圖。在形成通道層70(如圖10所示)後，修整通道層70，以縮減通道層70之寬度。當通道層70為SiGe時，可施行濕蝕刻以修整通道層70，該濕蝕刻係利用例如NH4OH、H2O2與H2O之混合物。於某些實施例中，藉由此一濕蝕刻製程，可將SiGe通道層70之寬度縮減約0.5nm至約5nm。於其他實施例中，可縮減約1nm至約3nm。
當通道層70之寬度縮減後，與圖11相似地，形成罩蓋層80，如圖17所示。於此一實施例中，罩蓋層80為Si。
圖18係根據一實施例的製程各階段之一的沿著Y方向之例示剖面圖。與圖12類似，形成金屬閘極結構100。
於此一實施例中，可調整SiGe通道層70寬度縮減的量及Si罩蓋層80之厚度，以使SiGe通道層70之總寬度成為所需之寬度。
此處揭示之各種實施例或範例相較於現有技術具備多種優點。例如，於本揭露中，由於在形成源極/汲極後形成SiGe通道層，故SiGe層不需經過多道加熱操作(如，源極/汲極之磊晶生長等)。若於先形成SiGe通道層後才形成源極/汲極，則SiGe通道層中的鍺可能擴散至虛設閘極電極(如，多晶矽虛設閘極電極)中。若鍺擴散至多晶矽虛設電極內，則多晶矽殘留物往往在移除虛設閘極電極後殘留於鰭結構之間，此一現象將使FET效能降低。此外，SiGe通道層的表面粗糙度可能因多道的加熱操作而增加。SiGe通道層之表面粗糙度(RMS)可能高於0.2nm。
然而，在本揭露中，能夠避免鍺通過虛設閘極介電層而擴散進入虛設多晶矽閘極電極中。此外，由於SiGe通道層所經歷之加熱操作次數較少，故可使SiGe通道層保持平滑的表面。於某些實施 例中，本揭露中SiGe通道層之表面粗糙度(surface roughness,RMS)小於0.2nm，且於其他實施例中，可小於0.15nm。此外，能夠更精準地控制SiGe通道層之寬度。
應可理解，並非此處所述之所有優點皆為必須，並未要求所有實施例或範例皆可實現特定優點，且其他實施例或範例可能提供不同優點。
根據本揭露之一態樣，一種製造包括finFET之半導體裝置的方法，包含於基板上形成鰭結構。該鰭結構於第一方向中延伸且包括上部層。部分上部層從隔離絕緣層暴露。於鰭結構之部分的上方形成虛設閘極結構。虛設閘極結構包括虛設閘極電極層及虛設閘極介電層。虛設閘極結構於與第一方向垂直之第二方向中延伸。形成源極與汲極。於虛設閘極結構、鰭結構及隔離絕緣層上方形成層間絕緣層。移除虛設閘極電極，以暴露出虛設閘極介電層所覆蓋之上部層。內凹該上部層以藉由該虛設閘極介電層形成一凹槽。部分上部層仍留存於凹槽之底部。於凹槽中形成通道層。移除虛設閘極介電層。於通道層上方形成閘極結構。
根據本揭露另一態樣，一種製造包括finFET之半導體裝置的方法，包含於基板上方形成鰭結構。該鰭結構於第一方向中延伸且包括上部層。部分上部層從隔離絕緣層暴露。於鰭結構之部分的上方形成虛設閘極結構。虛設閘極結構包括虛設閘極電極層及虛設閘極介電層。虛設閘極結構於與第一方向垂直之第二方向中延伸。形成源極與汲極。於虛設閘極結構、鰭結構及隔離絕緣層上方形成層間絕緣層。移除虛設閘極電極，以暴露出虛設閘極介電層所覆蓋之上部層。於暴露之虛設閘極介電層上方形成硬罩層。圖案化硬罩及虛設閘極介電層，以暴露出上部層之上表面。內凹上部層以藉由虛設閘極介電層形成一凹槽。部分上部層仍留存於凹槽之底部。於凹槽中形成通 道層。移除硬罩層及虛設閘極介電層。於通道層上方形成閘極結構。
根據本揭露另一態樣，一種包括finFET之半導體裝置，包含設置於基板上之鰭結構、閘極結構、以及源極與汲極。鰭結構於第一方向中延伸，且包括應力源層及設置於應力源層上方之通道層。閘極結構包括閘極電極層及閘極介電層，閘極結構覆蓋鰭結構之一部分且於與第一方向垂直之第二方向中延伸。源極及汲極分別包括應力源材料。在鰭結構的位於應力源層與及通道層間之介面處的側表面上並未形成階差。
以上內容概述若干實施例的特徵，因而所屬技術領域中通常知識者可更為理解本揭露之各方面。所屬技術領域中具有通常知識者應理解可輕易使用本揭露作為基礎，用於設計或修改其他製程與結構而與本文所述之實施例具有相同目的及/或達到相同優點。所屬技術領域中具有通常知識者亦應理解此均等架構並未悖離本揭露之精神與範圍，且在不悖離本揭露之精神與範圍的情況下，所屬技術領域中具有通常知識者可進行各種變化、取代與替換。
S101-S108‧‧‧步驟

Claims (10)

  1. 一種製造包括一finFET(Fin Field Effect Transistor，鰭式場效電晶體)之一半導體裝置的方法，包含：於一基板上方形成一鰭結構，該鰭結構於一第一方向中延伸且包括一上部層，部分該上部層從一隔離絕緣層暴露；於該鰭結構之部分的上方形成一虛設閘極結構，該虛設閘極結構包括一虛設閘極電極層及一虛設閘極介電層，該虛設閘極結構於與該第一方向垂直之一第二方向中延伸；形成一源極與一汲極；於該虛設閘極結構、該鰭結構及該隔離絕緣層上方形成一層間絕緣層；移除該虛設閘極電極，以暴露出該虛設閘極介電層所覆蓋之該上部層；內凹該上部層以藉由該虛設閘極介電層形成一凹槽，部分該上部層仍留存於該凹槽之一底部；於該凹槽中形成一通道層；移除該虛設閘極介電層；以及於該通道層上方形成一閘極結構。
  2. 如請求項1所述之方法，其中該通道層包括化合物半導體。
  3. 如請求項1所述之方法，其中該通道層包括Si1-xGex，其中x為0.1至0.9。
  4. 如請求項2所述之方法，其中：該鰭結構之該上部層包括矽；且該通道層係設置於該留存之上部層上。
  5. 如請求項2所述之方法，更包含形成一罩蓋層以覆蓋該通道層， 其中該閘極結構形成於覆蓋該通道層之該罩蓋層的上方。
  6. 如請求項3所述之方法，其中該鰭結構更包括：一中間層，設置於該上部層下方；以及一基底層，設置於該中間層下方。
  7. 如請求項6所述之方法，其中該中間層包括：Si1-xGex，其中x為0.1至0.9；或一化合物，其包括Si與Ge。
  8. 如請求項1所述之方法，更包含：修整該通道層以縮減該通道層之一寬度；以及形成一罩蓋層以覆蓋該經修整通道層；其中該閘極結構形成於覆蓋該經修整通道層之該罩蓋層的上方。
  9. 一種製造包括一finFET(Fin Field Effect Transistor，鰭式場效電晶體)之一半導體裝置的方法，包含：於一基板上方形成一鰭結構，該鰭結構於一第一方向中延伸且包括一上部層，部分該上部層從一隔離絕緣層暴露；於該鰭結構之部分的上方形成一虛設閘極結構，該虛設閘極結構包括一虛設閘極電極層及一虛設閘極介電層，該虛設閘極結構於與該第一方向垂直之一第二方向中延伸；形成一源極與一汲極；於該虛設閘極結構、該鰭結構及該隔離絕緣層上方形成一層間絕緣層；移除該虛設閘極電極，以暴露出該虛設閘極介電層所覆蓋之該上部層；於該暴露之虛設閘極介電層上方形成一硬罩層；圖案化該硬罩及該虛設閘極介電層，以暴露出該上部層之一上表面； 內凹該上部層以藉由該虛設閘極介電層形成一凹槽，部分該上部層仍留存於該凹槽之一底部；於該凹槽中形成一通道層；移除該硬罩層與該虛設閘極介電層；以及於該通道層上方形成一閘極結構。
  10. 一種包括一finFET(Fin Field Effect Transistor，鰭式場效電晶體)之半導體裝置，包含：一鰭結構，設置於一基板上方，該鰭結構於一第一方向中延伸且包括一應力源層及設置於該應力源層上方之一通道層；一閘極結構，包括一閘極電極層及一閘極介電層，其覆蓋該鰭結構之一部分，且於與該第一方向垂直之一第二方向中延伸；一源極及一汲極，分別包括一應力源材料，其中在該鰭結構的位於該應力源層與及該通道層間之一介面處的一側表面上並未形成階差。
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