KR20130131698A - 선택적으로 질화처리된 게이트 절연막을 갖는 반도체 장치의 제조 방법 - Google Patents
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Abstract
선택적으로 질화처리된 게이트 절연막을 갖는 반도체 장치의 제조 방법이 제공된다. 상기 반도체 장치는 제1 영역과 제2 영역을 갖는 기판 상에 제1 게이트 절연막을 형성하고, 상기 제1 게이트 절연막을 질화처리하고, 상기 제1 영역의 적어도 일부분의 상기 제1 게이트 절연막을 제거하여, 상기 적어도 일부분의 상기 기판을 노출하고, 상기 제1 영역의 상기 적어도 일부분의 상기 기판 상에 제2 게이트 절연막을 형성하고, 상기 제1 및 제2 게이트 절연막들을 산소 분위기에서 열처리하고, 상기 제1 및 제2 게이트 절연막들 상에 고유전막을 형성하고, 그리고 상기 고유전막 상에 금속 게이트 전극을 형성하여 제조된다.
Description
본 발명은 선택적으로 질화처리된 게이트 절연막을 갖는 반도체 장치의 제조 방법에 관한 것이다.
반도체 장치는 NMOS 영역 및 PMOS 영역을 갖는 기판 상에 형성된 게이트 절연막 및 게이트 전극을 포함한다. NMOS 영역 및 PMOS 영역에서의 트랜지스터들은 각각 다른 특성을 가질 수 있다.
본 발명이 해결하고자 하는 과제는, NMOS 및 PMOS 트랜지스터의 게이트 절연막의 품질을 향상시키기 위한 것이다.
본 발명은 NMOS 트랜지스터의 게이트 절연막의 TDDB(Time Dependent Dielectric Breakdown) 특성과 PMOS 트랜지스터의 게이트 절연막의 NBTI(Negative Bias Temperature Instability) 특성을 개선하는 방법을 제공하여 반도체 장치의 신뢰성을 개선하기 위한 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 실시예들에 따른 반도체 장치의 제조 방법은, 제1 영역과 제2 영역을 갖는 기판 상에 제1 게이트 절연막을 형성하고; 상기 제1 게이트 절연막을 질화처리하고; 상기 제1 영역의 적어도 일부분의 상기 제1 게이트 절연막을 제거하여, 상기 적어도 일부분의 상기 기판을 노출하고; 상기 제1 영역의 상기 적어도 일부분의 상기 기판 상에 제2 게이트 절연막을 형성하고; 상기 제1 및 제2 게이트 절연막들을 산소 분위기에서 열처리하고; 상기 제1 및 제2 게이트 절연막들 상에 고유전막을 형성하고; 그리고 상기 고유전막 상에 금속 게이트 전극을 형성하는 것을 포함한다.
일 실시예에서, 상기 방법은 상기 제1 게이트 절연막을 질화처리 한 후, 상기 제1 영역의 상기 제1 게이트 절연막을 제거하기 전에, 상기 제1 게이트 절연막을 산소 분위기에서 열처리하는 것을 더 포함할 수 있다.
일 실시예에서, 상기 방법은 상기 고유전막을 형성하기 전에, 상기 제1 및 제2 게이트 절연막들 상에 수산기를 생성하는 공정을 수행하는 것을 더 포함할 수 있다.
상기 과제를 해결하기 위한 본 발명의 실시예들에 따른 반도체 장치는 제1 영역과 제2 영역을 갖는 기판 상에 형성되고, 상기 제1 영역에서 상기 기판을 노출하는 제1 트렌치 및 상기 제2 영역에서 상기 기판을 노출하는 제2 트렌치를 갖는 층간 절연막; 상기 제1 트렌치 내의 상기 기판 상에 형성된 제1 게이트 절연막; 상기 제2 트렌치 내의 상기 기판 상에 형성되고, 상기 제1 게이트 절연막 보다 질소원자를 더 많이 함유한 제2 게이트 절연막; 상기 제1 및 제2 게이트 절연막들 상에 형성된 고유전막; 그리고 상기 고유전막 상에 상기 제1 및 제2 트렌치를 매립하도록 형성된 금속 게이트 전극을 포함하고, 상기 제1 게이트 절연막은 상기 고유전막과의 계면에서 보다 기판과의 계면에서의 질소원자 함유량이 더 작다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
NMOS 트랜지스터의 TDDB(Time Dependent Dielectric Breakdown) 특성을 개선할 수 있다. PMOS 트랜지스터의 NBTI(Negative Bias Temperature Instability) 특성을 개선할 수 있다. 이에 따라, CMOS 트랜지스터를 갖는 반도체 장치의 신뢰성을 확보할 수 있다.
도 1 내지 도 13은 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 14는 본 발명의 일 실시예에 따른 산소 분위기에서의 열처리 진행시 제1 게이트 절연막 내의 질소원자의 이동을 설명하기 위한 단면도이다.
도 14는 본 발명의 일 실시예에 따른 산소 분위기에서의 열처리 진행시 제1 게이트 절연막 내의 질소원자의 이동을 설명하기 위한 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 또한, 본 발명은 청구항의 범주에 의해 정의될 뿐이며, 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 또한, 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
도 1 내지 도 13을 참조하여, 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명한다. 도 1 내지 도 13은 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다. 상기 도면들에서는 편의를 위해서, 기판 내에 형성되는 소오스/드레인 영역 및 트랜지스터 형성 이후의 금속 배선층등의 도시는 생략한다.
도 1을 참조하여, 기판(100)이 제공된다. 기판(100)은 실리콘 기판, 예를 들어 벌크 실리콘(Bulk Silicon) 또는 SOI(silicon-on-insulator)일 수 있다. 기판(100)은 실리콘 기판과는 다른 물질, 예를 들어, 게르마늄, 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있다. 기판(100)은 제1 영역(Ⅰ)과 제2 영역(Ⅱ)으로 구분될 수 있다. 제1 영역(Ⅰ)은 PMOS 트랜지스터 영역이고, 제2 영역(Ⅱ)은 NMOS 트랜지스터 영역일 수 있다.
소자분리막(110)이 상기 기판의 제1 영역(Ⅰ)과 제2 영역(Ⅱ)의 경계, 그리고 제1 영역(Ⅰ) 및 제2 영역(Ⅱ)내에 형성된다. 예를 들어, 소자분리막(110)은 STI(Shallow Trench Isolation) 방법으로 형성될 수 있다. 소자분리막(110)은 실리콘 산화물로 형성될 수 있으며, 구체적으로, USG(undoped silicate glass), BSG(boron doped silicate glass), PSG(phosphorous silicate glass), BPSG(boro-phosphorous silicate glass), SOG(spin on glass) 산화물 또는 고밀도 플라즈마(high density plasma; HDP) 산화물로 형성될 수 있다.
도 2를 참조하여, 희생 절연막(120)이 기판(100) 상에 형성된다. 희생 절연막(120)은 실리콘 산화막 또는 실리콘 산화 질화막으로 형성될 수 있다. 희생 절연막(120)은 열 산화(Thermal Oxidation) 방법 또는 화학기상증착(Chemical Vapor Deposition) 방법으로 형성될 수 있다.
도 3을 참조하여, 제1 및 제2 더미(Dummy) 게이트 패턴들(131, 132)이 제1 및 제2 영역들의 희생 절연막(120) 상에 각각 형성된다. 제1 및 제2 더미 게이트 패턴들(131, 132)은 반도체 물질, 예를 들어, 폴리 실리콘일 수 있지만, 이에 제한되지 않는다.
스페이서(133)가 제1 및 제2 더미 게이트 패턴들(131, 132)의 측벽들에 각각 형성될 수 있다. 스페이서(133)는 실리콘 질화막 또는 실리콘 산화 질화막일 수 있으나, 이에 제한되지 않을 수 있다. 스페이서(133)는 공정의 편의에 따라 형성하지 않을 수도 있다.
도 4를 참조하여, 층간 절연막(140)이 제1 및 제2 더미 게이트 패턴들(131, 132)을 덮도록 형성된다. 층간 절연막(140)은 HDP(High Density Plasma) 또는 FCVD(Flowable Chemical Vapor Deposition) 방법으로 형성된 실리콘 산화막일 수 있다.
도 5를 참조하여, 층간 절연막(140)의 평탄화를 통해, 제1 및 제2 더미 게이트 패턴들(131, 132)의 상부가 노출된다. 층간 절연막(140)의 평탄화는 에치백(Etch Back) 또는 CMP(Chemical Mechanical Polishing) 공정을 이용하여 진행될 수 있다.
도 6을 참조하여, 제1 및 제2 트렌치들(151, 152)이 제1 및 제2 영역들(Ⅰ, Ⅱ)의 층간절연막(140) 내에 각각 형성된다. 구체적으로, 제1 및 제2 트렌치들(151, 152)은 상기 제1 및 제2 더미 게이트 패턴들(131, 132)과 희생 절연막(120)을 제거하여, 기판(100)을 노출 하도록 형성될 수 있다. 제1 및 제2 트렌치들(151, 152)의 측벽은 상기 스페이서(133)의 측벽일 수 있다.
도 7을 참조하여, 제1 게이트 절연막(160)이 층간 절연막(140)의 상면, 제1 트렌치(151)의 측면 및 바닥면, 제2 트렌치(152)의 측면 및 바닥면에 형성될 수 있다. 제1 게이트 절연막(160)은 실리콘 산화막으로 형성될 수 있다. 형성 방법에 따라, 제1 게이트 절연막(160)은 제1 및 제2 트렌치들(151, 152)의 바닥면에 만 형성될 수 있다.
제1 게이트 절연막(160)은 열산화, 래디컬 산화, RTO(Rapid Thermal Oxidation), UV 산화, 과산화수소수와 수산화암모늄을 포함한 용액을 이용한 산화, 또는 오존 산화 중 적어도 하나의 방법으로 형성될 수 있다.
제1 게이트 절연막(160) 형성 후, 제1 게이트 절연막(160)에 질화처리 공정이 수행된다. 질화처리 공정은 플라즈마 질화처리(Plasma Nitridation) 또는 RTN(Rapid Thermal Nitridation) 중 적어도 하나의 방법으로 진행될 수 있다. 질화처리를 통해, 제1 게이트 절연막(160)의 실리콘 산화막은 실리콘 산화 질화막으로 변화될 수 있다. 제1 게이트 절연막(160)의 실리콘 산화 질화막으로의 변화는 전부 또는 부분적으로 수행될 수 있다.
제1 게이트 절연막(160)의 질화처리 후, 추가적으로 제1 게이트 절연막(160)은 산소 분위기에서 열처리될 수 있다. 산소 분위기에서의 열처리는 400 내지 1200℃의 범위에서 진행될 수 있다.
도 8을 참조하여, 마스크 패턴(170)이 제2 영역(Ⅱ)의 제2 트렌치(152)를 덮도록 형성된다. 마스크 패턴(170)은 포토 리지스트(Photo Resist) 물질로 형성될 수 있으나 이에 제한되지 않을 수 있다. 마스크 패턴(170)의 일부는 제1 영역(Ⅰ)으로 연장될 수 있다. 또한, 마스크 패턴(170)은 제2 영역(Ⅱ)의 제2 트렌치(152)만을 덮도록 그 폭이 한정 될 수도 있다. 즉, 제1 영역(Ⅰ)의 제1 트렌치(151) 바닥면의 제1 게이트 절연막(160)을 제거하는데 문제가 안 되는 범위 내에서 마스크 패턴(170)의 크기를 변경할 수 있다.
도 9를 참조하여, 제1 트렌치(151) 바닥면의 제1 게이트 절연막(160)이 제거된다. 제1 게이트 절연막(160)을 제거하는 방법으로는 불화수소(HF)를 포함한 식각 용액 또는 식각 가스를 이용할 수 있다. 제1 트렌치(151) 바닥면의 제1 게이트 절연막(160)을 제거함으로써 제1 트렌치(151) 바닥면에 기판(100)이 노출된다.
도 10을 참조하여, 상기 마스크 패턴(170)이 제거된다. 상기 마스크 패턴(170)의 제거는, 황산(H2SO4) 스트리퍼, 고온 SPM[Sulfuric acid(H2SO4) + Hydrogen peroxide(H2O2) mixture] 또는 유기스트리퍼등을 사용하여 진행될 수 있다.
도 11을 참조하여, 제2 게이트 절연막(180)이 제1 트렌치(151)의 바닥면에 형성된다. 이때, 제2 게이트 절연막(180)은 상기 제1 트렌치(151)의 측벽 및 층간 절연막(140) 상부에도 형성 될 수 있다.
제2 게이트 절연막(180)을 형성하는 방법은 RTO(Rapid Thermal Oxidation), UV산화, 과산화수소수와 수산화암모늄을 포함한 용액을 이용한 산화, 그리고 오존 산화 중 적어도 하나의 방법으로 진행 될 수 있다. 제2 게이트 절연막(180)은 상기 제1 게이트 절연막(160) 대비 상대적으로 얇게 형성될 수 있다.
상기 제2 게이트 절연막(180) 형성 후, 상기 제1 게이트 절연막(160) 및 제2 게이트 절연막(180)은 산소 분위기에서 열처리될 수 있다. 산소 분위기에서의 열처리는 RTA(Rapid Thermal Annealing), sRTA(Spike Rapid Thermal Annealing), fRTA(Flash Rapid Thermal Annealing), 또는 LPA(Low Pressure Annealing) 중 적어도 하나의 방법을 사용할 수 있다. 열처리 온도는 400 내지 1200℃ 범위일 수 있다.
산소 분위기에서의 열처리에 의하여, PMOS 트랜지스터 영역(I)의 제2 게이트 절연막(180) 내의 트랩(Trap) 밀도가 감소할 수 있다. NMOS 트랜지스터 영역(II)의 제1 게이트 절연막(160)에 주입된 질소 원자를 기판(110)과 제1 게이트 절연막(160) 사이의 계면으로부터 멀리 떨어뜨려 전자 이동도의 열화 현상을 개선할 수 있다. 도 14를 참조하여 보다 상세히 설명하면, 산소 분위기에서의 열처리가 수행되면, 산소가 기판(110) 표면의 실리콘 원자와 반응하여 제1 게이트 절연막(160)과 기판(100) 사이의 계면에 실리콘 산화막이 형성될 수 있다. 이에 따라, 기판(110)과 제1 게이트 절연막(160) 사이의 계면에서의 질소원자의 함유량이 감소할 수 있다. 이와 같이, 기판(110)과 제1 게이트 절연막(160) 사이의 계면에서의 질소원자의 함유량의 감소로 인해 전자 이동도의 열화 현상이 개선될 수 있다.
산소 분위기에서의 열처리 수행 후, 표면처리가 상기 제1 및 제2 게이트 절연막들(160, 180)에 대해 진행될 수 있다. 표면처리는 과산화 수소수 및 수산화 암모늄을 포함하는 혼합액에 의하여 수행될 수 있다. 표면처리를 통해, 상기 열처리로 손실된 제1 및 제2 게이트 절연막들(160, 180)의 표면에 수산기(OH-)를 재형성할 수 있다.
도 12를 참조하여, 고유전막(190)이 상기 제1 및 제2 게이트 절연막들(160, 180) 상에 형성된다. 고유전막은 하프늄 산화물, 하프늄 실리콘 산화물, 란탄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 리튬 산화물, 알루미늄 산화물, 납 스칸듐 탄탈 산화물 또는 납 아연 니오브산염 중 적어도 하나를 포함할 수 있다.
앞서 언급한, 표면처리를 통해 재형성된 수산기(OH-)는 고유전막(190)을 형성할 때, 핵 형성층(Nucleation Layer)으로 작용하여 전기적으로 우수한 고유전막(190)을 형성하는데 도움을 준다.
도 13을 참조하여, 금속 게이트 전극(200)이 고유전막(190) 상에 형성된다. 상기 금속 게이트 전극(200)은 고유전막(190) 상에 금속 게이트 전극층(미도시)을 형성 한 후, 상기 층간 절연막(140)의 상부가 노출 될 때까지 평탄화 공정을 진행하여 형성될 수 있다.
금속 게이트 전극(200)은 티타늄(Ti), 티타늄 나이트라이드(TiN), 탄탈늄(Ta), 탄탈늄 나이트라이드(TaN), 텅스텐(W), 구리(Cu), 알루미늄(Al), 또는 그 혼합물 중 적어도 한가지로 구성될 수 있다. 금속 게이트 전극층에 대한 평탄화는 에치백(Etch Back) 또는 CMP(Chemical Mechanical Polishing) 공정에 의하여 수행될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
Claims (10)
- 제1 영역과 제2 영역을 갖는 기판 상에 제1 게이트 절연막을 형성하고;
상기 제1 게이트 절연막을 질화처리하고;
상기 제1 영역의 적어도 일부분의 상기 제1 게이트 절연막을 제거하여, 상기 적어도 일부분의 상기 기판을 노출하고;
상기 제1 영역의 상기 적어도 일부분의 상기 기판 상에 제2 게이트 절연막을 형성하고;
상기 제1 및 제2 게이트 절연막들을 산소 분위기에서 열처리하고;
상기 제1 및 제2 게이트 절연막들 상에 고유전막을 형성하고; 그리고
상기 고유전막 상에 금속 게이트 전극을 형성하는 것을 포함하는 반도체 장치의 제조 방법. - 제1 항에 있어서,
상기 제1 게이트 절연막을 형성하기 전에, 상기 기판 상에 제1 트렌치 및 제2 트렌치를 갖는 층간 절연막을 형성하는 것을 더 포함하고,
상기 층간 절연막을 형성하는 것은:
상기 제1 영역의 기판 상에 제1 더미 게이트 패턴을 형성하고;
상기 제2 영역의 기판 상에 제2 더미 게이트 패턴을 형성하고;
상기 제1 더미 게이트 패턴 및 상기 제2 더미 게이트 패턴의 상부를 노출하는 층간 절연막을 형성하고; 그리고
상기 제1 더미 게이트 패턴 및 상기 제2 더미 게이트 패턴을 제거하여, 상기 기판을 노출하는 것을 포함하는 반도체 장치의 제조 방법. - 제2 항에 있어서,
상기 제1 더미 게이트 패턴 및 상기 제2 더미 게이트 패턴의 측벽에 스페이서를 형성하는 것을 더 포함하는 반도체 장치의 제조 방법. - 제2 항에 있어서,
상기 제1 게이트 절연막 및 상기 제2 게이트 절연막은 상기 제1 트렌치 및 제2 트렌치의 바닥면들에 각각 형성되는 반도체 장치의 제조 방법. - 제1 항에 있어서,
상기 제1 영역은 PMOS 영역이고, 상기 제2 영역은 NMOS 영역인 반도체 장치의 제조 방법. - 제5 항에 있어서,
상기 제1 게이트 절연막의 두께는 상기 제2 게이트 절연막의 두께보다 두꺼운 반도체 장치의 제조 방법. - 제1 항에 있어서,
상기 제1 게이트 절연막을 질화처리하는 것은:
플라즈마 질화(Plasma Nitridation) 또는 RTN(Rapid Thermal Nitridation) 중 적어도 하나의 방법으로 수행되는 반도체 장치의 제조 방법. - 제1 항에 있어서,
상기 제1 게이트 절연막을 질화처리 한 후,
상기 제1 영역의 상기 제1 게이트 절연막을 제거하기 전에, 상기 제1 게이트 절연막을 산소분위기에서 열처리하는 것을 더 포함하는 반도체 장치의 제조 방법. - 제1 항에 있어서,
상기 고유전막을 형성하기 전에, 상기 제1 및 제2 게이트 절연막들 상에 수산기를 생성하는 공정을 수행하는 것을 더 포함하는 반도체 장치의 제조 방법. - 제1 영역과 제2 영역을 갖는 기판 상에 형성되고, 상기 제1 영역에서 상기 기판을 노출하는 제1 트렌치 및 상기 제2 영역에서 상기 기판을 노출하는 제2 트렌치를 갖는 층간 절연막;
상기 제1 트렌치 내의 상기 기판 상에 형성된 제1 게이트 절연막;
상기 제2 트렌치 내의 상기 기판 상에 형성되고, 상기 제1 게이트 절연막 보다 질소원자를 더 많이 함유한 제2 게이트 절연막;
상기 제1 및 제2 게이트 절연막들 상에 형성된 고유전막; 그리고
상기 고유전막 상에 상기 제1 및 제2 트렌치들을 매립하도록 형성된 금속 게이트 전극을 포함하고, 상기 제2 게이트 절연막은 상기 고유전막과의 계면에서 보다 기판과의 계면에서의 질소원자 함유량이 더 작은 반도체 장치.
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