JP2009252842A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【課題】EOTが小さく、界面準位密度の増加が抑制されたゲート絶縁膜を備え、微細化されてもリーク電流が抑制され、信頼性の高い半導体装置及びその製造方法を提供する。
【解決手段】半導体装置の製造方法は、第1の領域102上に、第1の酸化膜203を形成する工程(a)と、半導体基板101にプラズマ窒化処理を行って、第1の酸化膜202に窒素を導入して第1のゲート絶縁膜203を形成する工程(b)と、半導体基板101に酸化性雰囲気下で熱処理を行って、第1のゲート絶縁膜203を酸化する工程(c)と、半導体基板101にプラズマ窒化処理を行って、第1のゲート絶縁膜203にさらに窒素を導入する工程(d)と、半導体基板101に酸素雰囲気下で熱処理を行って、第1のゲート絶縁膜203を酸化する工程(e)とを備えている。工程(b)で、半導体基板101は直接窒化されない。
【選択図】図1
【解決手段】半導体装置の製造方法は、第1の領域102上に、第1の酸化膜203を形成する工程(a)と、半導体基板101にプラズマ窒化処理を行って、第1の酸化膜202に窒素を導入して第1のゲート絶縁膜203を形成する工程(b)と、半導体基板101に酸化性雰囲気下で熱処理を行って、第1のゲート絶縁膜203を酸化する工程(c)と、半導体基板101にプラズマ窒化処理を行って、第1のゲート絶縁膜203にさらに窒素を導入する工程(d)と、半導体基板101に酸素雰囲気下で熱処理を行って、第1のゲート絶縁膜203を酸化する工程(e)とを備えている。工程(b)で、半導体基板101は直接窒化されない。
【選択図】図1
Description
本発明は、窒素を含むゲート絶縁膜を備えた半導体装置及びその製造方法に関する。
近年、半導体集積回路装置の高集積化、高機能化、及び高速化に伴って、ゲート絶縁膜の薄膜化及びリーク電流のさらなる抑制が要求されており、ゲート酸化膜に窒素を導入する技術が提案されている。
この技術では、ゲート酸化膜に窒素を導入することで、ゲート絶縁膜の誘電率が増加するため、ゲート絶縁膜のEOT(Equivalent Oxide Thickness:酸化膜換算膜厚)の薄膜化及びリーク電流の抑制が可能となる。ゲート絶縁膜に窒素を導入する方法の1つとして、シリコン基板を直接窒化する技術が提案されている(例えば特許文献1参照)。この方法について図10(a)、(b)を用いて説明する。図10(a)、(b)は、従来のゲート絶縁膜の形成方法を示す断面図である。
図10(a)に示すように、まず、シリコンからなる半導体基板に対してHF処理を実施し、半導体基板10の表面を水素により終端化する。次に、図10(b)に示すように、NH3雰囲気下で、半導体基板10を熱処理した後、半導体基板10を直接窒化する。続いて、N2O雰囲気下で半導体基板10を熱処理した後、窒素雰囲気下でプラズマ窒化処理を行う。次に、窒素雰囲気下で半導体基板10を熱処理する。以上の方法により、窒素が導入され、EOTが比較的小さいゲート絶縁膜13を形成することできる。
特開2005−93865号公報
田中聖康、「第12回ゲートスタック研究会−材料・プロセス・評価の物理−」
N. Novkovski, E. Atanassova、Appl. Surf. Sci. 252(2006)、p.3833
しかしながら、上記の半導体基板を直接窒化する技術では、シリコンからなる半導体基板10とゲート絶縁膜13との界面に存在する界面窒素による界面準位密度の増加が懸念される。この界面準位密度が増加すると、半導体装置の高速動作が妨げられ、信頼性の劣化につながる恐れがある。
また、上記の技術では、N型MOS(Metal Oxide Semiconductor)トランジスタ及びP型MOSトランジスタで、互いに同じゲート絶縁膜が用いられているため、特に、P型MOSトランジスタにおいて、界面準位密度の増加によりNBTI(Negative Bias Temperature Instability)が劣化してしまう場合もある(例えば、非特許文献1及び非特許文献2参照)。
上記の不具合に鑑み、本発明は、EOTが小さく、且つ、界面準位密度の増加が抑制されたゲート絶縁膜を備え、微細化されてもリーク電流が抑制され、信頼性の高い半導体装置及びその製造方法を提供することを目的とする。
上記目的を達成するため、本発明の半導体装置の第1の製造方法は、半導体基板内に設けられた素子分離領域と、前記素子分離領域に取り囲まれた第1の領域とを備えた半導体装置の製造方法であって、前記第1の領域上に、第1の酸化膜を形成する工程(a)と、前記工程(a)の後、前記半導体基板にプラズマ窒化処理を行うことで、前記第1の酸化膜に窒素を導入して前記第1の領域上に第1のゲート絶縁膜を形成する工程(b)と、前記工程(b)の後、前記半導体基板に酸化性雰囲気下で熱処理を行うことで、前記第1のゲート絶縁膜を酸化する工程(c)と、前記工程(c)の後、前記半導体基板にプラズマ窒化処理を行うことで、前記第1のゲート絶縁膜にさらに窒素を導入する工程(d)と、前記工程(d)の後、前記半導体基板に酸素雰囲気下で熱処理を行うことで、前記第1のゲート絶縁膜を酸化する工程(e)とを備えている。
この第1の方法によれば、工程(a)で第1の酸化膜を形成することで、工程(b)でプラズマ窒化処理を行う際に、半導体基板が直接窒化されるのを防ぐことができる。そのため、半導体基板を直接窒化する従来の方法に比べて、界面準位密度の増加を抑制しつつ、窒素が含有された第1のゲート絶縁膜を形成することができる。さらに、工程(b)及び工程(d)においてプラズマ窒化処理を行うことで、比較的高濃度で窒素を含有する第1のゲート絶縁膜が形成される。従って、本発明の半導体装置の第1の製造方法を用いれば、誘電率が高く、EOTが小さく、さらには、界面準位密度が小さいゲート絶縁膜を形成することができるため、微細化されてもリーク電流が抑制され、且つ、十分な駆動能力を有する半導体装置を実現することができる。
また、本発明の半導体装置の第2の製造方法は、半導体基板内に設けられた素子分離領域と、前記素子分離領域にそれぞれ取り囲まれた第1の領域及び第2の領域と、前記素子分離領域に取り囲まれた第1の入出力回路領域とを備えた半導体装置の製造方法であって、前記第1の領域、前記第2の領域、及び前記第1の入出力回路領域の上に、回路用ゲート絶縁膜を形成する工程(a)と、前記回路用ゲート絶縁膜のうち前記第1の領域上に設けられた部分を除去した後、前記第1の領域上に第1の酸化膜を形成する工程(b)と、前記工程(b)の後、前記半導体基板にプラズマ窒化処理を行うことで、前記第1の酸化膜に窒素が導入されてなる第1のゲート絶縁膜を形成するとともに、前記回路用ゲート絶縁膜上に酸窒化膜を形成する工程(c)と、前記回路用ゲート絶縁膜及び前記酸窒化膜のうち、前記第2の領域上に形成された部分をそれぞれ除去した後、前記第2の領域上に第2の酸化膜を形成する工程(d)と、前記工程(d)の後、前記半導体基板にプラズマ窒化処理を行うことで、さらに窒素が導入されてなる前記第1のゲート絶縁膜と、前記第2の酸化膜に窒素が導入されてなり、前記第1のゲート絶縁膜と窒素の含有濃度が異なる第2のゲート絶縁膜とをそれぞれ形成するとともに、前記第1の入出力回路領域上に、前記回路用ゲート絶縁膜、及びさらに窒素が導入されてなる前記酸窒化膜から構成される第3のゲート絶縁膜を形成する工程(e)とを備えている。
この第2の方法によれば、工程(b)及び工程(d)で第1の酸化膜及び第2の酸化膜をそれぞれ形成することで、プラズマ窒化処理を行う際に、半導体基板が直接窒化されるのを防ぐことができる。そのため、半導体基板との界面部分に生じる界面準位密度の増加を抑制しつつ、窒素を含み、高い誘電率を有する第1のゲート絶縁膜及び第2のゲート絶縁膜を形成することができる。また、工程(d)で第2の領域上に形成された酸窒化膜を一旦除去することで、第1のゲート絶縁膜の窒素濃度を第2のゲート絶縁膜よりも大きくすることができる。さらに、同一半導体基板上に設けられた第1の入出力回路領域においても、第3のゲート絶縁膜を第1のゲート絶縁膜及び第2のゲート絶縁膜と同時に形成することができる。従って、本発明の第2の方法を用いれば、各領域で所望の特性を有するゲート絶縁膜を作り分けることができ、EOTが小さく、界面準位密度の増加が抑制された第1のゲート絶縁膜及び第2のゲート絶縁膜を形成することができるため、微細化されてもリーク電流が抑制され、且つ、十分な駆動能力を有する信頼性の高い半導体装置を実現することができる。
また、本発明の半導体装置の第3の製造方法は、半導体基板内に設けられた素子分離領域と、前記素子分離領域にそれぞれ取り囲まれた第1の領域及び第2の領域と、前記素子分離領域に取り囲まれた第1の入出力回路領域及び第2の入出力回路領域とを備えた半導体装置の製造方法であって、前記第1の領域、前記第2の領域、前記第1の入出力回路領域、及び前記第2の入出力回路領域の上に、第1の回路用ゲート絶縁膜を形成する工程(a)と、前記第1の回路用ゲート絶縁膜のうち、前記第1の入出力回路領域上に設けられた部分を除去した後、前記第1の入出力回路領域上に、第1の回路用ゲート絶縁膜と膜厚が異なる第2の回路用ゲート絶縁膜を形成する工程(b)と、前記工程(b)の後、前記第1の回路用ゲート絶縁膜のうち前記第1の領域上に設けられた部分を除去した後、前記第1の領域上に第1の酸化膜を形成する工程(c)と、前記工程(c)の後、前記半導体基板にプラズマ窒化処理を行うことで、前記第1の酸化膜に窒素が導入されてなる第1のゲート絶縁膜を形成するとともに、前記第1の回路用ゲート絶縁膜及び前記第2の回路用ゲート絶縁膜上に酸窒化膜を形成する工程(d)と、前記工程(d)の後、前記第1の回路用ゲート絶縁膜及び前記酸窒化膜のうち、前記第2の領域上に形成された部分を除去した後、前記第2の領域上に第2の酸化膜を形成する工程(e)と、前記工程(e)の後、前記半導体基板にプラズマ窒化処理を行うことで、さらに窒素が導入されてなる前記第1のゲート絶縁膜と、前記第2の酸化膜に窒素が導入されてなり、前記第1のゲート絶縁膜と窒素の含有濃度が異なる第2のゲート絶縁膜とをそれぞれ形成するとともに、前記第1の入出力回路領域上に設けられ、前記第2の回路用ゲート絶縁膜、及びさらに窒素が導入されてなる前記酸窒化膜から構成される第3のゲート絶縁膜と、第2の入出力回路領域上に設けられ、前記第1の回路用ゲート絶縁膜及び前記酸窒化膜から構成され、前記第3のゲート絶縁膜と膜厚の異なる第4のゲート絶縁膜とをそれぞれ形成する工程(f)とを備えている。
この第3の方法によれば、工程(c)及び工程(e)で第1の酸化膜及び第2の酸化膜をそれぞれ形成することで、プラズマ窒化処理を行う際に、半導体基板が直接窒化されるのを防ぐことができる。そのため、半導体基板との界面部分に生じる界面準位密度の増加を抑制しつつ、窒素を含み高い誘電率を有する第1のゲート絶縁膜及び第2のゲート絶縁膜を形成することができる。また、工程(e)で第2の領域上に形成された酸窒化膜を一旦除去することで、第1のゲート絶縁膜の窒素濃度を第2のゲート絶縁膜よりも大きくすることができる。さらに、同一半導体基板上に設けられた第1の入出力回路領域及び第2の入出力回路領域においても、互いに膜厚の異なる第3のゲート絶縁膜及び第4のゲート絶縁膜を、第1のゲート絶縁膜及び第2のゲート絶縁膜と同時に形成することができる。従って、本発明の第3の方法を用いれば、各領域で所望の特性を有するゲート絶縁膜を作り分けることができ、EOTが小さく、界面準位密度の増加が抑制された第1のゲート絶縁膜及び第2のゲート絶縁膜を形成することができるため、微細化されてもリーク電流が抑制され、且つ、十分な駆動能力を有する信頼性の高い半導体装置を実現することができる。
また、本発明の半導体装置は、半導体基板内に設けられた素子分離領域と、前記素子分離領域に取り囲まれた第1の領域及び第2の領域とを備えた半導体装置であって、前記第1の領域上に設けられ、窒素を含む第1のゲート絶縁膜と、前記第2の領域上に設けられ、前記第1のゲート絶縁膜と窒素の含有濃度及び等価酸化膜厚がそれぞれ異なる第2のゲート絶縁膜とを備えている。
この構成によれば、同一半導体基板上に、窒素の含有濃度及び等価酸化膜厚がそれぞれ互いに異なる第1のゲート絶縁膜及び第2のゲート絶縁膜が形成されている。ここで、例えば、第1の領域及び第2の領域がそれぞれN型MOSトランジスタ領域及びP型MOSトランジスタ領域である場合、第2のゲート絶縁膜よりも窒素の含有濃度が高い第1のゲート絶縁膜を備えていることで、リーク電流の発生が抑制され、十分な駆動能力を有するN型MOSトランジスタを実現することができる。従って、本発明の半導体装置は、各素子において窒素の含有濃度及び等価酸化膜厚がそれぞれ最適なゲート絶縁膜を備えることができ、微細化されてもリーク電流が抑制され、十分な駆動能力を有する信頼性の高い半導体装置を実現することができる。
本発明の半導体装置及びその製造方法では、EOTが小さく、界面準位密度が抑制されたゲート絶縁膜を備え、微細化されてもリーク電流の発生が抑制され、高速で動作可能な信頼性の高い半導体装置を実現することができる。
(第1の実施形態)
以下、本発明の第1の実施形態に係る半導体装置の製造方法について、図面を参照しながら説明する。図1(a)〜(d)は、本実施形態の半導体装置の製造方法を示す断面図である。
以下、本発明の第1の実施形態に係る半導体装置の製造方法について、図面を参照しながら説明する。図1(a)〜(d)は、本実施形態の半導体装置の製造方法を示す断面図である。
まず、図1(a)に示すように、シリコンからなる半導体基板101に対して、H2O2を例えば0.1〜15wt%含む洗浄液で洗浄することで、例えばSiO2などからなる第1の酸化膜202を0.4〜0.9nmの膜厚で形成する。次に、図1(b)に示すように、半導体基板101に、50〜300mTorrの低圧化で、電子エネルギー1eV以下の高密度プラズマ窒化処理を行うことで、第1の酸化膜202に窒素を導入して、膜厚が0.3〜0.9nmでSiONからなる第1のゲート絶縁膜203を半導体基板101上に形成する。
次に、図1(c)に示すように、N2Oを含む酸化性雰囲気下で、且つ、1〜10Torrの低圧化で、半導体基板101に熱処理を行うことで、第1のゲート絶縁膜203を酸化する。これにより、図1(b)に示す工程で、第1のゲート絶縁膜203と半導体基板101との界面で発生した界面準位を低減させることができる。なお、ここでは、プラズマ酸化やISSG(In Situ Steam Generation)などの酸化方法を用いてもよい。
次に、図1(d)に示すように、半導体基板101に50〜300mTorrの低圧化で、電子エネルギー1eV以下の高密度プラズマ窒化処理を再び行うことで、さらに窒素が導入されてなり、膜厚が0.3〜2,0nmでSiONから構成される第1のゲート絶縁膜203を形成する。その後、微量の酸素を含む酸素雰囲気下で半導体基板101を熱処理する。この熱処理を行うことで、例えば、図1(d)に示すプラズマ窒化処理後に第1のゲート絶縁膜203に未結合のまま残存するNを安定化させたり、外部へ放出させることができる。以上の方法により、窒素が含有された第1のゲート絶縁膜203が形成される。
ここで、図2は、本実施形態及び従来の製造方法で形成されたゲート絶縁膜において、ゲート絶縁膜と半導体基板との界面部分の窒素濃度を示す図である。なお、従来の製造方法では、半導体基板を直接窒化することで、窒素が含有されたゲート絶縁膜を形成している。
図2に示すように、本実施形態の製造方法と従来の製造方法でそれぞれ形成されたゲート絶縁膜において、ゲート絶縁膜と半導体基板との界面における窒素濃度を比較すると、本実施形態の製造方法で形成されたゲート絶縁膜の界面での窒素濃度A1は、従来の製造方法で形成されたゲート絶縁膜の界面での窒素濃度A2よりも小さくなっている。一方、本実施形態の製造方法で形成されたゲート絶縁膜は、界面での窒素濃度が従来よりも小さくなっても、窒素濃度のピーク値は、従来の製造方法で形成されたゲート絶縁膜の窒素濃度のピーク値と同程度の値を示している。以上の結果より、本実施形態の製造方法を用いれば、従来の製造方法に比べて、半導体基板との界面における窒素濃度は低く、且つ、膜全体に含まれる窒素濃度は十分に高いゲート絶縁膜を形成できることが確認できた。
本実施形態の半導体装置の製造方法の特徴は、図1(b)に示すプラズマ窒化処理の前に、図1(a)に示す工程で、半導体基板101上に第1の酸化膜202を形成することにある。この方法によれば、半導体基板を直接窒化する従来の方法に比べて、界面準位密度の増加を抑制しつつ、比較的高濃度で窒素を含有するゲート絶縁膜を形成することができる。その結果、本実施形態の半導体装置の製造方法を用いれば、誘電率が高く、EOTが小さく、さらには、界面準位密度が小さいゲート絶縁膜を形成することができるため、微細化されてもリーク電流が抑制され、且つ、十分な駆動能力を有する半導体装置を実現することができる。
ここで、図3は、本実施形態の製造方法に係るゲート絶縁膜の酸化膜換算膜厚(EOT)に対するリーク電流値を示す図である。図3に示すように、本実施形態の製造方法で形成されたゲート絶縁膜では、半導体基板を直接窒化する従来の製造方法により形成されたゲート絶縁膜、及び酸化シリコン膜に比べて、リーク電流が1.5〜2桁程度小さい。
また、図4は、本実施形態の製造方法に係る半導体装置の電圧(V)と静電容量(C)関係(CV特性)を示す図である。図4に示すように、基板を直接窒化する従来の製造方法を用いた場合、しきい値電圧(Vt)が大幅にマイナス側にシフトするのに対して、本実施形態の半導体装置では、酸化シリコン膜を用いた場合と同等のCV特性が確認された。従って、本実施形態の半導体装置の製造方法を用いれば、リーク電流の発生及びしきい値電圧の低下をそれぞれ抑えることができ、信頼性の高い半導体装置を実現することができる。
(第2の実施形態)
以下、本発明の第2の実施形態に係る半導体装置及びその製造方法について、図面を参照しながら説明する。図5(a)〜(g)は、本実施形態の半導体装置の製造方法を示す断面図である。ここで、本実施形態の半導体装置の製造方法として、CMOS(Complementary Metal Oxide Semiconductor)トランジスタの製造方法を一例として挙げる。
以下、本発明の第2の実施形態に係る半導体装置及びその製造方法について、図面を参照しながら説明する。図5(a)〜(g)は、本実施形態の半導体装置の製造方法を示す断面図である。ここで、本実施形態の半導体装置の製造方法として、CMOS(Complementary Metal Oxide Semiconductor)トランジスタの製造方法を一例として挙げる。
図5(a)に示すように、まず、シリコンからなる半導体基板101内にSTI(Shallow Trench Isolation)法などにより素子分離領域301を形成した後、該素子分離領域に取り囲まれたN型MOSトランジスタ領域102及びP型MOSトランジスタ領域103をそれぞれ形成する。次に、半導体基板101に対して、H2O2を例えば0.1〜15wt%含む洗浄液で洗浄することで、半導体基板101上のうち、N型MOSトランジスタ領域102及びP型MOSトランジスタ領域103の上に例えばSiO2などからなる第1の酸化膜202を0.4〜0.9nmの膜厚で形成する。
次に、図5(b)に示すように、半導体基板101に、50〜300mTorrの低圧化で、電子エネルギー1eV以下の高密度プラズマ窒化処理を行うことで、第1の酸化膜202に窒素を導入して膜厚が0.3〜0.9nmでSiONからなる第1のゲート絶縁膜203をN型MOSトランジスタ領域102及びP型MOSトランジスタ領域103上に形成する。
次に、図5(c)に示すように、半導体基板101にN2Oを含む酸化性雰囲気下で、且つ、1〜10Torrの低圧化で熱処理を行うことで、第1のゲート絶縁膜203を酸化する。なお、ここでは、プラズマ酸化やISSG(In Situ Steam Generation)などの酸化方法を用いてもよい。
次に、図5(d)に示すように、半導体基板101に50〜300mTorrの低圧化で、電子エネルギー1eV以下の高密度プラズマ窒化処理を再び行うことで、さらに窒素が導入されてなり、膜厚が0.3〜2nmでSiONから構成される第1のゲート絶縁膜203をN型MOSトランジスタ領域102及びP型MOSトランジスタ領域103上に形成する。
続いて、図5(e)に示すように、感光性有機膜からなるマスク(図示せず)を用いて第1のゲート絶縁膜203のうち、P型MOSトランジスタ領域103上に形成された部分を選択的に除去する。次に、図5(f)に示すように、N型MOSトランジスタ領域102上に例えば膜厚が0.3〜3nmでSiO2からなる第2の酸化膜303を形成する。
次に、図5(g)に示すように、半導体基板101に50〜300mTorrの低圧化で、電子エネルギー1eV以下の高密度プラズマ窒化処理を再び行うことで、第1のゲート絶縁膜203にさらに窒素を導入するとともに、第2の酸化膜303に窒素を導入してSiONからなる第2のゲート絶縁膜305を形成する。その後、微量の酸素を含む酸素雰囲気下で半導体基板101を熱処理する。なお、第1のゲート絶縁膜203及び第2のゲート絶縁膜305の物理膜厚は、例えば0.3〜2nmである。
ここで、第1のゲート絶縁膜203に含まれる窒素濃度のピーク値は例えば15〜40atom%であり、第2のゲート絶縁膜305の窒素濃度のピーク値は例えば5〜10atom%である。そして、第1のゲート絶縁膜203のEOTは1〜2nmであり、第2のゲート絶縁膜305のEOTは、1.5〜3nmである。
本実施形態の半導体装置の製造方法の特徴は、図5(a)及び図5(f)に示す工程で、それぞれ第1の酸化膜202及び第2の酸化膜303を形成することにある。この方法によれば、図5(b)及び図5(g)に示すプラズマ窒化処理を行う際に、第1の酸化膜202及び第2の酸化膜303がそれぞれ形成されているため、半導体基板を直接窒化することなく、窒素を含み、高い誘電率を有する第1のゲート絶縁膜203及び第2のゲート絶縁膜305を形成することができる。その結果、半導体基板を直接窒化する従来の製造方法よりも、半導体基板と各ゲート絶縁膜との界面部分に生じる界面準位密度の増加を抑制することができる。従って、本実施形態の半導体装置の製造方法を用いれば、微細化されても、リーク電流が抑制され、且つ、十分な駆動能力を有する半導体装置を実現することができる。
さらに、図5(e)に示す工程で、P型MOSトランジスタ領域103上に形成された第1のゲート絶縁膜203を除去することで、図5(g)に示す工程で窒素濃度が互いに異なる第1のゲート絶縁膜203及び第2のゲート絶縁膜305をそれぞれ形成することができる。本実施形態の製造方法では、N型MOSトランジスタ領域102に対してプラズマ窒化処理を2回行うことで、第2のゲート絶縁膜305よりも窒素濃度が高く、誘電率の高い第1のゲート絶縁膜203を形成することができる。その結果、リーク電流が抑制され、十分な駆動能力を有するN型MOSトランジスタと、NBTI特性の劣化が抑制されたP型MOSトランジスタとを備えたCMOSを実現することができる。従って、本実施形態の半導体装置の製造方法を用いれば、各MOSトランジスタにおいてゲート絶縁膜を作り分けることができるため、各MOSトランジスタの所望の特性を満足し、微細化されてもリーク電流が抑制され、高速に動作可能な信頼性の高い半導体装置を製造することが可能となる。
(第3の実施形態)
以下、本発明の第3の実施形態に係る半導体装置の製造方法について、図面を参照しながら説明する。図6(a)〜(d)及び、図7(a)〜(e)は、本実施形態の半導体装置の製造方法を示す断面図である。なお、本実施形態の半導体装置の製造方法では、CMOSトランジスタと入出力回路とが同一半導体基板に形成された半導体装置の製造方法を一例として挙げる。
以下、本発明の第3の実施形態に係る半導体装置の製造方法について、図面を参照しながら説明する。図6(a)〜(d)及び、図7(a)〜(e)は、本実施形態の半導体装置の製造方法を示す断面図である。なお、本実施形態の半導体装置の製造方法では、CMOSトランジスタと入出力回路とが同一半導体基板に形成された半導体装置の製造方法を一例として挙げる。
図6(a)に示すように、まず、シリコンからなる半導体基板101内にSTI(Shallow Trench Isolation)法などにより素子分離領域301を形成した後、該素子分離領域301に取り囲まれたN型MOSトランジスタ領域102、P型MOSトランジスタ領域103、及び第1の入出力(I/O)回路領域104をそれぞれ形成する。次に、N型MOSトランジスタ領域102、P型MOSトランジスタ領域103、及び第1の入出力回路領域104上に、例えば膜厚が2〜10nmでSiO2からなるI/O用絶縁膜401を形成する。
次に、図6(b)に示すように、感光性有機膜からなるマスク(図示せず)を用いて、I/O用絶縁膜401のうち、N型MOSトランジスタ領域102上に形成された部分を選択的に除去する。
続いて、図6(c)に示すように、半導体基板101に対して、H2O2を例えば0.1〜15wt%含む洗浄液で洗浄することで、N型MOSトランジスタ領域102上に例えばSiO2などからなる第1の酸化膜202を0.4〜0.9nmの膜厚で形成する。
次に、図6(d)に示すように、半導体基板101に、50〜300mTorrの低圧化で、電子エネルギー1eV以下の高密度プラズマ窒化処理を行うことで、第1の酸化膜202に窒素が導入されてなり、膜厚が0.3〜0.9nmでSiONからなる第1のゲート絶縁膜203をN型MOSトランジスタ領域102上に形成するとともに、P型MOSトランジスタ領域103及び第1の入出力回路領域104上に設けられたI/O用絶縁膜401上にSiONからなる酸窒化膜203aをそれぞれ形成する。
次に、図7(a)に示すように、半導体基板101にN2Oを含む酸化性雰囲気下で、且つ、1〜10Torrの低圧化で熱処理を行うことで、第1のゲート絶縁膜203及び酸窒化膜203aを酸化する。なお、ここでは、プラズマ酸化やISSGなどの酸化方法を用いてもよい。
次に、図7(b)に示すように、半導体基板101に50〜300mTorrの低圧化で、電子エネルギー1eV以下の高密度プラズマ窒化処理を再び行うことで、さらに窒素が導入されてなり、膜厚が0.3〜2nmでSiONから構成される第1のゲート絶縁膜203をN型MOSトランジスタ領域102上に形成する。この時、P型MOSトランジスタ領域103及び第1の入出力回路領域104上に形成された酸窒化膜203aにもさらに窒素が導入されてもよい。
続いて、図7(c)に示すように、感光性有機膜からなるマスク(図示せず)を用いて酸窒化膜203a及びI/O用絶縁膜401のうち、P型MOSトランジスタ領域103上に形成された部分を除去する。その後、図7(d)に示すように、P型MOSトランジスタ領域103上に例えば膜厚が0.3〜3nmでSiO2からなる第2の酸化膜303を形成する。
次に、図7(e)に示すように、半導体基板101に50〜300mTorrの低圧化で、電子エネルギー1eV以下の高密度プラズマ窒化処理を再び行うことで、さらに窒素が導入されてなる第1のゲート絶縁膜203と、第2の酸化膜303に窒素が導入されてなる第2のゲート絶縁膜305とをそれぞれ形成するとともに、第1の入出力回路領域104上に、I/O用絶縁膜401及び酸窒化膜203aから構成される第3のゲート絶縁膜306を形成する。
ここで、第1のゲート絶縁膜203のEOTは1〜2nmであり、第2のゲート絶縁膜305のEOTは1.5〜3nmである。そして、第3のゲート絶縁膜306のEOTは2〜10nmである。
本実施形態の半導体装置の製造方法によれば、図6(c)及び図7(d)に示す工程で第1の酸化膜202及び第2の酸化膜303をそれぞれ形成することで、プラズマ窒化処理を行う際に、半導体基板101が直接窒化されるのを防ぐことができる。そのため、半導体基板101と各ゲート絶縁膜との界面部分に生じる界面準位密度の増加を抑制しつつ、窒素を含み、高い誘電率を有する第1のゲート絶縁膜203及び第2のゲート絶縁膜305を形成することができる。また、第1のゲート絶縁膜203の窒素濃度は第2のゲート絶縁膜305の窒素濃度よりも大きいため、N型MOSトランジスタにおいてリーク電流を抑制できるとともに、p型MOSトランジスタにおいてNBTI特性の劣化を抑えることができる。さらに、第1の入出力回路領域104上に設けられた第3のゲート絶縁膜306の膜厚は、第1のゲート絶縁膜203及び第2のゲート絶縁膜305よりも大きい。これにより、例えば入出力回路領域で高い耐圧を必要とする素子が形成されても、第3のゲート絶縁膜306が破壊されるのを抑制することができる。
従って、本実施形態の半導体装置の製造方法を用いれば、CMOSトランジスタのゲート絶縁膜だけでなく、入出力回路領域のゲート絶縁膜も作り分けることができる。その結果、各MOSトランジスタの所望の特性を満足し、微細化されてもリーク電流が抑制され、高速に動作可能な信頼性の高い半導体装置を製造することが可能となる。
(第4の実施形態)
以下、本発明の第4の実施形態に係る半導体装置の製造方法について、図面を参照しながら説明する。図8(a)〜(e)及び図9(a)〜(f)は、本実施形態の半導体装置の製造方法を示す断面図である。なお、本実施形態の半導体装置の製造方法として、CMOSトランジスタと2つの入出力回路が同一半導体基板に形成された半導体装置の製造方法を一例として挙げる。
以下、本発明の第4の実施形態に係る半導体装置の製造方法について、図面を参照しながら説明する。図8(a)〜(e)及び図9(a)〜(f)は、本実施形態の半導体装置の製造方法を示す断面図である。なお、本実施形態の半導体装置の製造方法として、CMOSトランジスタと2つの入出力回路が同一半導体基板に形成された半導体装置の製造方法を一例として挙げる。
図8(a)に示すように、まず、シリコンからなる半導体基板101内にSTI(Shallow Trench Isolation)法などにより素子分離領域301を形成した後、該素子分離領域301に取り囲まれたN型MOSトランジスタ領域102、P型MOSトランジスタ領域103、第1の入出力(I/O1)回路領域104、及び第2の入出力(I/O2)回路領域105をそれぞれ形成する。次に、N型MOSトランジスタ領域102、P型MOSトランジスタ領域103、第1の入出力回路領域104及び第2の入出力回路領域105上に、例えば膜厚が2〜10nmでSiO2からなる第1のI/O用絶縁膜501を形成する。
次に、図8(b)に示すように、感光性有機膜からなるマスク(図示せず)を用いて、第1のI/O用絶縁膜501のうち、第1の入出力回路領域104上に形成された部分を除去する。その後、図8(c)に示すように、第1の入出力回路領域104上に、第1のI/O用絶縁膜501と膜厚の異なる第2のI/O用絶縁膜502を形成する。
次に、図8(d)に示すように、感光性有機膜からなるマスク(図示せず)を用いて、第1のI/O用絶縁膜501のうちN型MOSトランジスタ領域102上に形成された部分を除去する。次に、図8(e)に示すように、半導体基板101に対して、H2O2を例えば0.1〜15wt%含む洗浄液で洗浄することで、N型MOSトランジスタ領域102上に例えばSiO2などからなる第1の酸化膜202を0.4〜0.9nmの膜厚で形成する。
次に、図9(a)に示すように、半導体基板101に、50〜300mTorrの低圧化で、電子エネルギー2eV以下の高密度プラズマ窒化処理を行うことで、第1の酸化膜202に窒素が導入されてなり、膜厚が0.3〜0.9nmでSiONからなる第1のゲート絶縁膜203をN型MOSトランジスタ領域102上に形成するとともに、第1のI/O用絶縁膜501及び第2のI/O用絶縁膜502の上に、SiONからなる酸窒化膜203aをそれぞれ形成する。
次に、図9(b)に示すように、半導体基板101にN2Oを含む酸化性雰囲気下で、且つ、1〜10Torrの低圧化で熱処理を行うことで、第1のゲート絶縁膜203及び酸窒化膜203aを酸化する。なお、ここでは、プラズマ酸化やISSGなどの酸化方法を用いてもよい。
次に、図9(c)に示すように、半導体基板101に50〜300mTorrの低圧化で、電子エネルギー1eV以下の高密度プラズマ窒化処理を再び行うことで、第1のゲート絶縁膜203にさらに窒素を導入する。この時、P型MOSトランジスタ領域103、第1の入出力回路領域104、及び第2の入出力回路領域105上に形成された酸窒化膜203a中にもさらに窒素が導入されてもよい。
続いて、図9(d)に示すように、感光性有機膜からなるマスク(図示せず)を用いて、酸窒化膜203a及び第1のI/O用絶縁膜501のうち、P型MOSトランジスタ領域103上に形成された部分を除去する。その後、図9(e)に示すように、P型MOSトランジスタ領域103上に例えば膜厚が0.3〜3nmで、SiO2からなる第2の酸化膜303を形成する。
次に、図9(f)に示すように、半導体基板101に50〜300mTorrの低圧化で、電子エネルギー1eV以下の高密度プラズマ窒化処理を再び行うことで、さらに窒素が導入されてなる第1のゲート絶縁膜203と、第2の酸化膜303に窒素が導入されてなる第2のゲート絶縁膜305とをそれぞれ形成するとともに、第1の入出力回路領域104上に設けられ、第2のI/O用絶縁膜502及び、さらに窒素が導入されてなる酸窒化膜203aから構成される第3のゲート絶縁膜306と、第2の入出力回路領域105上に設けられ、第1のI/O用絶縁膜501及び、さらに窒素が導入されてなる酸窒化膜203aから構成される第4のゲート絶縁膜307とをそれぞれ形成する。
ここで、第1のゲート絶縁膜203のEOTは1〜2nmであり、第2のゲート絶縁膜305のEOTは1.5〜3nmである。そして、第3のゲート絶縁膜306及び第4のゲート絶縁膜307のEOTは、2〜10nmである。なお、第3のゲート絶縁膜306のEOT及び物理膜厚は、第4のゲート絶縁膜307よりも小さい。
本実施形態の半導体装置の製造方法によれば、上述の各実施形態の製造方法と同様にして、プラズマ窒化処理を行う際に、第1の酸化膜202及び第2の酸化膜303がそれぞれ形成されているため、半導体基板101を直接窒化する従来の製造方法に比べて、半導体基板101との界面順位密度の増加を抑制しつつ、十分な窒素濃度を有し、EOTが比較的小さい第1のゲート絶縁膜203及び第2のゲート絶縁膜305を形成することができる。その結果、微細化されてもリーク電流が抑制され、高速で動作可能な半導体装置を実現することができる。
さらに、第1の入出力回路領域104及び第2の入出力回路領域105の上に、第1のゲート絶縁膜203及び第2のゲート絶縁膜305よりも膜厚の大きく、且つ、互いに膜厚の異なる第3のゲート絶縁膜306及び第4のゲート絶縁膜307を形成できる。その結果、本実施形態の製造方法を用いると、入出力回路領域において、高電圧が印加される高電圧系回路の素子とそれ以外の低電圧系回路の素子を作製する場合でも、各素子に互いに膜厚が異なるゲート絶縁膜を形成することができる。従って、本実施形態の半導体装置の製造方法を用いると、CMOSトランジスタのゲート絶縁膜だけでなく、入出力回路領域においても、ゲート絶縁膜を作り分けすることができるので、各MOSトランジスタの所望の特性を満足し、微細化されてもリーク電流が抑制され、高速に動作可能な信頼性の高い半導体装置を実現することができる。
なお、本実施形態の半導体装置の製造方法では、第3のゲート絶縁膜が第4のゲート絶縁膜よりも小さい場合を説明したが、これに限定されるものではない。
本発明の半導体装置及びその製造方法は、CMOS等の半導体装置の微細化に有用である。
101 半導体基板
102 N型MOSトランジスタ領域
103 P型MOSトランジスタ領域
104 第1の入出力回路領域
105 第2の入出力回路領域
202 第1の酸化膜
203 第1のゲート絶縁膜
203a 酸窒化膜
301 素子分離領域
303 第2の酸化膜
305 第2のゲート絶縁膜
306 第3のゲート絶縁膜
307 第4のゲート絶縁膜
401 I/O用絶縁膜
501 第1のI/O用絶縁膜
502 第2のI/O用絶縁膜
102 N型MOSトランジスタ領域
103 P型MOSトランジスタ領域
104 第1の入出力回路領域
105 第2の入出力回路領域
202 第1の酸化膜
203 第1のゲート絶縁膜
203a 酸窒化膜
301 素子分離領域
303 第2の酸化膜
305 第2のゲート絶縁膜
306 第3のゲート絶縁膜
307 第4のゲート絶縁膜
401 I/O用絶縁膜
501 第1のI/O用絶縁膜
502 第2のI/O用絶縁膜
Claims (16)
- 半導体基板内に設けられた素子分離領域と、前記素子分離領域に取り囲まれた第1の領域とを備えた半導体装置の製造方法であって、
前記第1の領域上に、第1の酸化膜を形成する工程(a)と、
前記工程(a)の後、前記半導体基板にプラズマ窒化処理を行うことで、前記第1の酸化膜に窒素を導入して前記第1の領域上に第1のゲート絶縁膜を形成する工程(b)と、
前記工程(b)の後、前記半導体基板に酸化性雰囲気下で熱処理を行うことで、前記第1のゲート絶縁膜を酸化する工程(c)と、
前記工程(c)の後、前記半導体基板にプラズマ窒化処理を行うことで、前記第1のゲート絶縁膜にさらに窒素を導入する工程(d)と、
前記工程(d)の後、前記半導体基板に酸素雰囲気下で熱処理を行うことで、前記第1のゲート絶縁膜を酸化する工程(e)とを備えている半導体装置の製造方法。 - 前記半導体基板内には、前記素子分離領域に取り囲まれた第2の領域がさらに設けられており、
前記工程(a)では、前記第1の領域及び前記第2の領域の上に、前記第1の酸化膜を形成し、
前記工程(d)の後、前記工程(e)の前に、前記第1のゲート絶縁膜のうち前記第2の領域上に形成された部分を除去してから、前記第2の領域上に第2の酸化膜を形成する工程(f)と、
前記工程(f)の後、前記工程(e)の前に、前記半導体基板にプラズマ窒化処理を行うことで、前記第1のゲート絶縁膜にさらに窒素を導入するとともに、前記第2の酸化膜に窒素を導入して、前記第2の領域上に前記第1のゲート絶縁膜と窒素の含有濃度が異なる第2のゲート絶縁膜を形成する工程(g)とをさらに備え、
前記工程(e)では、前記第1のゲート絶縁膜及び前記第2のゲート絶縁膜を酸化することを特徴とする請求項1に記載の半導体装置の製造方法。 - 前記第1の領域及び前記第2の領域は、それぞれN型MOSトランジスタ領域及びP型MOSトランジスタ領域であり、
前記第1のゲート絶縁膜に含まれる窒素濃度は、前記第2のゲート絶縁膜に含まれる窒素濃度よりも大きいことを特徴とする請求項2に記載の半導体装置の製造方法。 - 前記第1のゲート絶縁膜の等価酸化膜厚は、前記第2のゲート絶縁膜の等価酸化膜厚よりも小さいことを特徴とする請求項3に記載の半導体装置の製造方法。
- 前記工程(c)では、一酸化二窒素を含む減圧雰囲気下で、且つ、1000℃以上の温度で熱処理を行うことを特徴とする請求項1〜4のうちいずれか1つに記載の半導体装置の製造方法。
- 前記工程(c)では、酸素ラジカルを含む減圧雰囲気下で、且つ、800℃以上の温度で熱処理を行うことを特徴とする請求項1〜4のうちいずれか1つに記載の半導体装置の製造方法。
- 前記工程(e)では、酸素を含む減圧雰囲気下で、且つ、1000℃以上の温度で前記半導体基板を熱処理することを特徴とする請求項1〜5のうちいずれか1つに記載の半導体装置の製造方法。
- 半導体基板内に設けられた素子分離領域と、前記素子分離領域にそれぞれ取り囲まれた第1の領域及び第2の領域と、前記素子分離領域に取り囲まれた第1の入出力回路領域とを備えた半導体装置の製造方法であって、
前記第1の領域、前記第2の領域、及び前記第1の入出力回路領域の上に、回路用ゲート絶縁膜を形成する工程(a)と、
前記回路用ゲート絶縁膜のうち前記第1の領域上に設けられた部分を除去した後、前記第1の領域上に第1の酸化膜を形成する工程(b)と、
前記工程(b)の後、前記半導体基板にプラズマ窒化処理を行うことで、前記第1の酸化膜に窒素が導入されてなる第1のゲート絶縁膜を形成するとともに、前記回路用ゲート絶縁膜上に酸窒化膜を形成する工程(c)と、
前記回路用ゲート絶縁膜及び前記酸窒化膜のうち、前記第2の領域上に形成された部分をそれぞれ除去した後、前記第2の領域上に第2の酸化膜を形成する工程(d)と、
前記工程(d)の後、前記半導体基板にプラズマ窒化処理を行うことで、さらに窒素が導入されてなる前記第1のゲート絶縁膜と、前記第2の酸化膜に窒素が導入されてなり、前記第1のゲート絶縁膜と窒素の含有濃度が異なる第2のゲート絶縁膜とをそれぞれ形成するとともに、前記第1の入出力回路領域上に、前記回路用ゲート絶縁膜、及びさらに窒素が導入されてなる前記酸窒化膜から構成される第3のゲート絶縁膜を形成する工程(e)とを備えている半導体装置の製造方法。 - 前記第1の領域及び前記第2の領域は、それぞれN型MOSトランジスタ領域及びP型MOSトランジスタ領域であり、
前記第1のゲート絶縁膜に含まれる窒素濃度は、前記第2のゲート絶縁膜に含まれる窒素濃度よりも大きいことを特徴とする請求項8に記載の半導体装置の製造方法。 - 前記第1のゲート絶縁膜及び前記第2のゲート絶縁膜の等価酸化膜厚は、それぞれ前記第3のゲート絶縁膜よりも小さく、且つ、前記第1のゲート絶縁膜の等価酸化膜厚は、前記第2のゲート絶縁膜よりも小さいことを特徴とする請求項9に記載の半導体装置の製造方法。
- 半導体基板内に設けられた素子分離領域と、前記素子分離領域にそれぞれ取り囲まれた第1の領域及び第2の領域と、前記素子分離領域に取り囲まれた第1の入出力回路領域及び第2の入出力回路領域とを備えた半導体装置の製造方法であって、
前記第1の領域、前記第2の領域、前記第1の入出力回路領域、及び前記第2の入出力回路領域の上に、第1の回路用ゲート絶縁膜を形成する工程(a)と、
前記第1の回路用ゲート絶縁膜のうち、前記第1の入出力回路領域上に設けられた部分を除去した後、前記第1の入出力回路領域上に、第1の回路用ゲート絶縁膜と膜厚が異なる第2の回路用ゲート絶縁膜を形成する工程(b)と、
前記工程(b)の後、前記第1の回路用ゲート絶縁膜のうち前記第1の領域上に設けられた部分を除去した後、前記第1の領域上に第1の酸化膜を形成する工程(c)と、
前記工程(c)の後、前記半導体基板にプラズマ窒化処理を行うことで、前記第1の酸化膜に窒素が導入されてなる第1のゲート絶縁膜を形成するとともに、前記第1の回路用ゲート絶縁膜及び前記第2の回路用ゲート絶縁膜上に酸窒化膜を形成する工程(d)と、
前記工程(d)の後、前記第1の回路用ゲート絶縁膜及び前記酸窒化膜のうち、前記第2の領域上に形成された部分を除去した後、前記第2の領域上に第2の酸化膜を形成する工程(e)と、
前記工程(e)の後、前記半導体基板にプラズマ窒化処理を行うことで、さらに窒素が導入されてなる前記第1のゲート絶縁膜と、前記第2の酸化膜に窒素が導入されてなり、前記第1のゲート絶縁膜と窒素の含有濃度が異なる第2のゲート絶縁膜とをそれぞれ形成するとともに、前記第1の入出力回路領域上に設けられ、前記第2の回路用ゲート絶縁膜、及びさらに窒素が導入されてなる前記酸窒化膜から構成される第3のゲート絶縁膜と、第2の入出力回路領域上に設けられ、前記第1の回路用ゲート絶縁膜及び前記酸窒化膜から構成され、前記第3のゲート絶縁膜と膜厚の異なる第4のゲート絶縁膜とをそれぞれ形成する工程(f)とを備えている半導体装置の製造方法。 - 前記第1の領域及び前記第2の領域は、それぞれN型MOSトランジスタ領域及びP型MOSトランジスタ領域であり、
前記第1のゲート絶縁膜に含まれる窒素濃度は、前記第2のゲート絶縁膜に含まれる窒素濃度よりも大きいことを特徴とする請求項11に記載の半導体装置の製造方法。 - 前記第1のゲート絶縁膜の等価酸化膜厚は、前記第2のゲート絶縁膜の等価酸化膜厚よりも小さいことを特徴とする請求項12に記載の半導体装置の製造方法。
- 半導体基板内に設けられた素子分離領域と、前記素子分離領域に取り囲まれた第1の領域及び第2の領域とを備えた半導体装置であって、
前記第1の領域上に設けられ、窒素を含む第1のゲート絶縁膜と、
前記第2の領域上に設けられ、前記第1のゲート絶縁膜と窒素の含有濃度及び等価酸化膜厚がそれぞれ異なる第2のゲート絶縁膜とを備えている半導体装置。 - 前記第1の領域及び前記第2の領域は、それぞれN型MOSトランジスタ領域及びP型MOSトランジスタ領域であり、
前記第1のゲート絶縁膜の等価酸化膜厚は、前記第2の絶縁膜の等価酸化膜厚よりも小さいことを特徴とする請求項14に記載の半導体装置。 - 前記第1のゲート絶縁膜に含まれる窒素濃度は、前記第2のゲート絶縁膜に含まれる窒素濃度よりも大きいことを特徴とする請求項15に記載の半導体装置。
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---|---|---|---|---|
KR20130131698A (ko) * | 2012-05-24 | 2013-12-04 | 삼성전자주식회사 | 선택적으로 질화처리된 게이트 절연막을 갖는 반도체 장치의 제조 방법 |
US8778753B2 (en) | 2011-03-22 | 2014-07-15 | Samsung Electronics Co., Ltd. | Methods of fabricating semiconductor devices |
US8835275B2 (en) | 2011-12-28 | 2014-09-16 | Samsung Electronics Co., Ltd. | Semiconductor devices having nitrided gate insulating layer and methods of fabricating the same |
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2008
- 2008-04-02 JP JP2008096457A patent/JP2009252842A/ja active Pending
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8778753B2 (en) | 2011-03-22 | 2014-07-15 | Samsung Electronics Co., Ltd. | Methods of fabricating semiconductor devices |
US9142461B2 (en) | 2011-03-22 | 2015-09-22 | Samsung Electronics Co., Ltd. | Methods of fabricating semiconductor devices |
US8835275B2 (en) | 2011-12-28 | 2014-09-16 | Samsung Electronics Co., Ltd. | Semiconductor devices having nitrided gate insulating layer and methods of fabricating the same |
KR20130131698A (ko) * | 2012-05-24 | 2013-12-04 | 삼성전자주식회사 | 선택적으로 질화처리된 게이트 절연막을 갖는 반도체 장치의 제조 방법 |
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