CN109427773A - 半导体结构及其制造方法 - Google Patents

半导体结构及其制造方法 Download PDF

Info

Publication number
CN109427773A
CN109427773A CN201710761591.8A CN201710761591A CN109427773A CN 109427773 A CN109427773 A CN 109427773A CN 201710761591 A CN201710761591 A CN 201710761591A CN 109427773 A CN109427773 A CN 109427773A
Authority
CN
China
Prior art keywords
substrate
area
mask layer
grid structure
distance
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201710761591.8A
Other languages
English (en)
Other versions
CN109427773B (zh
Inventor
周玲君
李坤宪
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Blue gun Semiconductor Co.,Ltd.
Original Assignee
United Microelectronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by United Microelectronics Corp filed Critical United Microelectronics Corp
Priority to CN201710761591.8A priority Critical patent/CN109427773B/zh
Priority to US15/721,177 priority patent/US10439066B2/en
Publication of CN109427773A publication Critical patent/CN109427773A/zh
Priority to US16/529,523 priority patent/US10978589B2/en
Application granted granted Critical
Publication of CN109427773B publication Critical patent/CN109427773B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823412—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823418—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/823456—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different shapes, lengths or dimensions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0605—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits made of compound material, e.g. AIIIBV
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6653—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using the removal of at least part of spacer, e.g. disposable spacer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66636—Lateral single gate silicon transistors with source or drain recessed by etching or first recessed by etching and then refilled
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823481—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions

Abstract

本发明公开一种半导体结构及其制造方法。半导体结构包括：基底、多个第一栅极结构、多个第二栅极结构、第一应变区域及第二应变区域。基底具有第一区域与第二区域。第一栅极结构设置在该基底上的该第一区域内。第二栅极结构，设置在该基底上的该第二区域内。第一应变区域形成在该基底中，距离该多个第一栅极结构的相邻一个有第一距离。第二应变区域形成在该基底中，距离该多个第二栅极结构的相邻一个有第二距离，其中该第二距离大于该第一距离。

Description

半导体结构及其制造方法
技术领域
本发明涉及一种半导体结构制造技术，且特别是涉及在核心电路与输入/输出(IO)电路的晶体管结构。
背景技术
电子电路一般会包含核心(core)电路与IO电路。核心电路与IO电路分别都包含所需的金属氧化物半导体(MOS)晶体管。核心电路的晶体管配合核心电路的操作速度，在设计上会要求较快的操作速度。IO电路的晶体管是要与外部电路连接，其需要与外部电路匹配，因此在设计上，其晶体管的预定操作速度会比核心电路的操作速度慢。
在核心电路与IO电路的晶体管，在制造上会包含有相同或类似的制作工艺或是结构，因此两种晶体管会同时制造。这些类似结构，其例如对于同导电型的晶体管，其栅极结构以及在基底中当作源极/漏极区域的应变区域会在相同步骤下同时制造。
实际上，基于在核心电路与IO电路分别的晶体管的处尺寸与目标(target)反应速度，在设计上基于性能匹配的考虑，会有不同的设计目标。而在制造上，核心电路与IO电路不会分别制造，因此在相同的制作工艺下，较难于得到核心电路与IO电路分别所要达到的目标值。
其中，源极/漏极区域与栅极的距离会影响晶体管的反应速度。如果以核心电路的晶体管的制造条件为主，则IO电路的晶体管的性能会偏离设计的目标值，例如晶体管的反应速度过快，使得整体集成电路的操作会有匹配的缺陷。
如何在同时制造核心电路与IO电路的晶体管的情况下，特别是能维持IO电路的晶体管的要求，是设计与制造所需要的考虑。
发明内容
本发明是针对一种半导体结构及其制造方法，可以针对在核心电路与IO电路的晶体管的不同要求，而调整S/D区域到栅极的距离，使得在核心电路与IO电路的晶体管的制造可以达到设计的需求。
根据本发明的实施例，一种半导体结构包括：基底、多个第一栅极结构、多个第二栅极结构、第一应变区域及第二应变区域。基底具有第一区域与第二区域。第一栅极结构设置在该基底上的该第一区域内。第二栅极结构，设置在该基底上的该第二区域内。第一应变区域形成在该基底中，距离该多个第一栅极结构的相邻一个有第一距离。第二应变区域形成在该基底中，距离该多个第二栅极结构的相邻一个有第二距离，其中该第二距离大于该第一距离。
在根据本发明的实施例的半导体结构中，该第一应变区域与该第二应变区域都包含在该基底的凹陷以及外延层在该凹陷中。
在根据本发明的实施例的半导体结构中，该外延层的材料是SiGe。
在根据本发明的实施例的半导体结构中，该第二距离是该第一距离的至少1.5倍。
在根据本发明的实施例的半导体结构中，该多个第一栅极结构的第一侧壁的间隙壁的厚度与该多个第二栅极结构的第二侧壁的间隙壁的厚度是相同。
在根据本发明的实施例的半导体结构中，该第一应变区域与该第二应变区域相对于该多个第一栅极结构与该多个第二栅极结构，是用来构成源极/漏极区域。
在根据本发明的实施例的半导体结构中，该第一区域是核心元件区域，该第二区域是输入/输出元件区域。
根据本发明的实施例，其提供一种半导体元件制造方法，其中基底有第一区域与第二区域。半导体元件制造方法包括：形成多个第一栅极结构在该基底上的该第一区域内，以及多个第二栅极结构在该基底上的该第二区域内。形成掩模层于该多个第一栅极结构与该多个第二栅极结构上，其中该掩模层是全部高于该多个第一栅极结构与该多个第二栅极结构。平坦化该掩模层，得到平坦面。形成蚀刻掩模层于该掩模层的该平坦面上，其中该蚀刻掩模层具有多个第一掩模区域覆盖过该多个第一栅极结构且延伸出第一距离，以及多个第二掩模区域覆盖过该多个第二栅极结构且延伸出第二距离，其中该第二距离实质大于该第一距离。根据蚀刻掩模层，进行蚀刻制作工艺以暴露该基底的多个表面区域。在该多个表面区域形成多个应变区域于该基底中。移除该掩模层。
在根据本发明的实施例的半导体元件制造方法中，形成该多个应变区域的步骤包括在该多个表面区域蚀刻该基底，以形成多个凹陷在该基底中,移除该蚀刻掩模层,以及在该多个凹陷内形成外延层。
在根据本发明的实施例的半导体元件制造方法中，该外延层的材料是SiGe。
在根据本发明的实施例的半导体元件制造方法中，该第二距离是该第一距离的至少1.5倍。
在根据本发明的实施例的半导体元件制造方法中，该第一应变区域与该第二应变区域相对于该多个第一栅极结构与该多个第二栅极结构，是用来构成源极/漏极区域。
在根据本发明的实施例的半导体元件制造方法中，该第一区域是核心元件区域，该第二区域是输入/输出元件区域。
在根据本发明的实施例的半导体元件制造方法中，该掩模层的厚度足构填满该多个第一栅极结构与该多个第二栅极结构中相邻一对之间的空间。
根据本发明的实施例，其提供一种半导体元件制造方法，其中基底有第一区域与第二区域。半导体元件制造方法包括形成多个第一栅极结构在该基底上的该第一区域内，以及多个第二栅极结构在该基底上的该第二区域内。形成掩模层于该多个第一栅极结构与该多个第二栅极结构上，其中该掩模层是维持共形与该多个第一栅极结构及该多个第二栅极结构。形成蚀刻掩模层在该掩模层上，覆盖该多个第二栅极结构且延伸出一距离，其中该蚀刻掩模层没有被覆盖该多个第一栅极结构。使用该蚀刻掩模层进行蚀刻制作工艺，以暴露该基底的多个表面区域。在该多个表面区域形成多个应变区域于该基底中。移除该掩模层。
在根据本发明的实施例的半导体元件制造方法中，形成该多个应变区域的步骤包括在该多个表面区域蚀刻该基底，以形成多个凹陷在该基底中,移除该蚀刻掩模层,以及在该多个凹陷内形成外延层。
在根据本发明的实施例的半导体元件制造方法中，该外延层的材料是SiGe。
在根据本发明的实施例的半导体元件制造方法中，由该应变区域到该多个第二栅极结构的相邻一个的第二距离是由该应变区域到该多个第一栅极结构的相邻一个的第一距离的至少1.5倍。
在根据本发明的实施例的半导体元件制造方法中，该多个应变区域相对于该多个第一栅极结构与该多个第二栅极结构，是用来构成源极/漏极区域。
在根据本发明的实施例的半导体元件制造方法中，该第一区域是核心元件区域，该第二区域是输入/输出元件区域。
在根据本发明的实施例的半导体元件制造方法中，该掩模层的厚度是在一个范围，共形于该多个第一栅极结构与该多个第二栅极结构。
附图说明
包含附图以便进一步理解本发明，且附图并入本说明书中并构成本说明书的一部分。附图说明本发明的实施例，并与描述一起用于解释本发明的原理。
图1为本发明所考虑的半导体结构示意图；
图2为本发明一实施例的半导体结构示意图；
图3A～图3E为本发明一实施例，半导体结构的制造流程示意图；
图4A～图4D为本发明一实施例，半导体结构的制造流程示意图。
附图标号说明
10:第一区域；
20；第二区域
100、200:基底；
102、202:隔离结构；
103、203:栅极绝缘层；
104、112:栅极结构；
105、113:间隙壁；
106:应变区域；
108、116:距离；
110:第一距离；
118、122:第二距离；
150、250:密封层；
152、252:掩模层；
154、254:硬掩模层；
156、256:栅极层；
158、258:介电层；
160、260:硬介电层；
162、262:蚀刻掩模层；
166a、166b、266a、266b:凹陷；
168a、168b、268a、268b:应变区域；
170、270:注入步骤。；
230、230’:开口。
具体实施方式
现将详细地参考本发明的示范性实施例，示范性实施例的实例说明于附图中。只要有可能，相同元件符号在附图和描述中用来表示相同或相似部分。
一个完整的集成电路通常会包含核心电路以及IO电路分布在相同的晶片(wafer)上而同时制造。核心电路的晶体管配合核心电路的操作速度，在设计上会要求较快的操作速度。IO电路的晶体管是要与外部电路连接，其需要与外部电路匹配，因此在设计上，其晶体管的预定操作速度会比核心电路的操作速度慢。
可以调整晶体管操作速度的因素中的其一是源极/漏极区域与栅极的距离。换句话说，对于核心电路的晶体管，其源极/漏极区域到栅极的距离在设计上可以设计成短于IO电路的晶体管的源极/漏极区域到栅极的距离。如此，IO电路的晶体管可以达到设计的要求。
然而在半导体制造上，核心电路与IO电路的晶体管已在相同的方式制造，则源极/漏极区域到栅极的距离会是相同。导致IO电路的晶体管的操作速度会明显比设计的速度快，造成不正常的操作。
传统方式尚没有提出有效的方式，针对源极/漏极区域到栅极的距离达到调整效果。
图1为依据本发明所考虑的半导体结构示意图。参阅图1，本发明针对可能的问题进行调查(look into)。以下描述半导体结构在核心电路与IO电路的晶体管。
在基底100上会规划第一区域10与第二区域20，例如由隔离结构102来区隔。第一区域10与第二区域20例如是对应核心电路与IO电路的制造。在第一区域10会有多个栅极结构104。在第二区域20会有多个栅极结构112。于此，图1所绘示的栅极结构的数量仅是示意。
在栅极结构104、112与基底之间会有栅极绝缘层103，例如是栅极氧化层。而栅极结构104、112的侧壁也会有间隙壁(spacer)105、113。栅极结构104、112如一般可知，也可以是堆叠结构，后续会有较相似的实施例。
IO电路的晶体管例如配合电路匹配的要求，其尺寸较大而反应速度较低，因此一对栅极结构112之间的距离116较大。而在栅极结构112之间的基底100中也形成有应变区域106，其例如是SiGe的外延层，当作源极/漏极区域。类似地、在第一区域10的核心电路的晶体管尺寸较小，因此栅极结构104宽度较小，且栅极结构104之间的距离108较小。
然而，由于栅极结构的间隙壁113是相同制作工艺完成，因此，在第一区域10的核心电路的应变区域106与栅极结构104的第一距离110会与在第二区域20的IO电路的应变区域106与栅极结构112的第二距离118大致上相同。
如图1的结构，第一距离110与第二距离118大致上相同，导致第二区域20的IO电路的晶体管的反应速度比预定的目标快很多，造成与设计的目标有偏差。
图2为依据本发明一实施例的半导体结构示意图。参阅图2，在第二区域20的IO电路较符合设计目标的结构是在第二区域20的应变区域106能缩小，其配合在栅极结构112的间隙壁113在底部的延伸较大。如此在第二区域20的IO电路的应变区域106与栅极结构112的第二距离122会比在第一区域10的核心电路的应变区域106与栅极结构104的第一距离110大。
在一实施例，第二距离122是第一距离110的至少1.5倍。
就尺寸上的相对大小，例如距离116是而距离108是有效的第一距离110是有效的第二距离122是但是，本发明不限于所举的尺寸。
以下举一些实施例来说明如何简易制造如图2所需要的半导体结构，其中在第二区域20的IO电路的晶体管，其第二距离122可以较符合设计的目标。另外一般知，晶体管的导电型有P型与N型。本发明所举的实施例的晶体管不限于P型或N型，但是两个区域的P型晶体管会一并制造，而N型的晶体管也是一并制造。
图3A～图3E为依据本发明一实施例，半导体结构的制造流程示意图。参阅图3A～图3E。参阅图3A，如前述，基底100上规划有第一区域10与第二区域20，其由隔离结构102来分隔。栅极结构的数量不限，其一般例如是大数量的多个。在基底100上有栅极绝缘层103，例如是由基底100的氧化而得到。于此，由于栅极绝缘层103在与隔离结构102上的部分会合并在一起，因此没有特别标示。
在栅极绝缘层103上，在第一区域10与第二区域20会分别形成栅极层156。在第一区域10的栅极层156的宽度相对于在第二区域20的栅极层156的宽度是较小。基于实际需要，栅极层156还会叠置一些介电材料的绝缘层，包括介电层158以及硬介电层160，其整合为如图1、图2的栅极结构104、112。
另外，基于整体设计的需要还会形成与栅极结构共形的密封层150以及硬掩模层152，其材料例如是SiOCN，而厚度例如与但是不限于此。
本发明提出利用栅极结构的间隙壁的厚度的控制来加大如图2所示的效果，最后在第二区域20得到的第二距离122。在本实施例会继续形成硬掩模层154，维持与栅极结构共形的厚度，覆盖过第一区域10与第二区域20的栅极结构。掩模层154的厚度相对地较大，但是不需要填满栅极结构之间的空间，例如可以小于但是比密封层150以及硬掩模层152厚。掩模层154的材质例如是SiN，不同于SiOCN，但是不限于此。
参阅图3B，蚀刻掩模层162形成于覆盖该多个第二栅极层156的栅极结构且延伸出一距离，此距离是于后续制作工艺中用以加大间隙壁厚度。于此实施例，蚀刻掩模层162没有覆盖该第一区域10的掩模层154。
参阅图3C，以蚀刻掩模层162为掩模，进行蚀刻，例如是各向异性蚀刻的干蚀刻。于此由于掩模层154的材质例如是SiN，不同于掩模层152的SiOCN，再选择有适当的蚀刻选择比的蚀刻剂(etchant)，可以使得掩模层154被蚀刻成较小的厚度，而大致上停止于SiOCN。然而，本发明也不限于前述的方式。
参图3D，通过蚀刻掩模层162，以及配合是适当的蚀刻剂，最后由蚀刻掩模层162的宽度来决定第二区域20的栅极结构的间隙壁的较大厚度，而在第一区域10的栅极结构的间隙壁的厚度相对地较小。当蚀刻步骤继续，基底100上于栅极层156之间的表面会被暴露。此时改变蚀刻剂将可以对基底100形成凹陷166a,166b。另外，依照需要，也可以对凹陷的基底100进行注入步骤170。此注入步骤170是依实际需要进行，非必要步骤。在形成后续的应变区域前，蚀刻掩模层162例如是光致抗蚀剂层，会被移除。
参阅图3E，在凹陷166a,166b中形成外延层168a,168b，当作应变区域。外延层168a,168b例如是SiGe。外延层168a,168b用来当作源极/漏极区域。最后，掩模层154也会被移除。在本实施例，密封层150以及硬掩模层152会被保留，当作栅极结构的间隙壁，但是本发明不限于此。也就是，密封层150以及硬掩模层152也可以部分或是全部被移除。
在如上的制造流程中，通过蚀刻掩模层162宽度控制，可以使得在第一区域10的栅极结构的间隙壁维持小厚度，使得外延层168a与栅极层156的距离维持小的程度，符合核心电路的要求。另外，在第二区域20的栅极结构的间隙壁维持大厚度，使得外延层168b与栅极层156的距离维持大的程度，符合IO电路的要求。
在相同的技术概念下，本发明再提供另一个制造流程。图4A～图4D为依据本发明一实施例，半导体结构的制造流程示意图。
参阅图4A，基底200上规划有第一区域10与第二区域20，其由隔离结构202来分隔。栅极结构的数量不限，其一般例如是大数量的多个。在基底200上有栅极绝缘层203，例如是由基底200的氧化而得到。于此，由于栅极绝缘层203在与隔离结构202上的部分会合并在一起，因此没有特别标示。
在栅极绝缘层203上，在第一区域10与第二区域20会分别形成栅极层256。在第一区域10的栅极层256的宽度相对于在第二区域20的栅极层256的宽度是较小。基于实际需要，栅极层256还会叠置一些介电材料的绝缘层，包括介电层258以及硬介电层260，其整合为如图1、图2的栅极结构104、112。
另外，基于整体设计的需要还会形成与栅极结构共形的密封层250以及硬掩模层252，其材料例如是SiOCN，而厚度例如与但是不限于此。
本发明提出本实施例，也是利用栅极结构的间隙壁的厚度的控制来加大如图2所示的效果，最后在第二区域20得到的第二距离122。在本实施例，再形成硬掩模层254，覆盖过第一区域10与第二区域20的栅极结构。本实施例与图3A的差异包括此掩模层254的厚度较大，例如大于足够填满栅极结构之间的空间。掩模层254的材质例如是SiN，不同于SiOCN，但是不限于此。
接着参阅图4B，先对掩模层254进行平坦化，例如进行研磨得到平坦面。平坦面是有利于蚀刻掩模层262的形成。蚀刻掩模层262例如是光致抗蚀剂层，其经过光刻制作工艺分别在第一区域10与第二区域20得到不同大小的图案。在第一区域10的元件属于核心电路，其栅极层256的宽度较小，而如图2所提到的第一距离110也设计成较短。在第二区域20的元件属于IO电路，其栅极层256的宽度较大，而如图2所提到的第二距离122也设计成较长。
本实施例要达到上述第一距离110与第二距离122的差异，提出蚀刻利用掩模层262来控制。在第一区域10的蚀刻掩模层262被图案成多个掩模区域分别覆盖包含栅极层256的栅极结构，且延伸出一距离。相邻二个掩模区之间的开口230’是预计在后续在基底200中，如图4D所示要形成应变层268a的位置。
同样地，在第二区域20的蚀刻掩模层262被图案成多个掩模区域覆盖过包含栅极层256的栅极结构，且延伸出较大的距离。相邻二个掩模区之间的开口230是预计在后续在基底200中，如图4D所示要形成应变层268b的位置。
参阅图4C，利用蚀刻掩模层262的两种图案，蚀刻制作工艺被持续进行，其中基于多种材质需要被蚀刻，因此如果需样时，可以变换蚀刻剂。蚀刻制作工艺继续进行，直到基底200对应第二区域20的开口230而形成凹陷268b以及对应第一区域10开口230’而形成凹陷268a。另外依照需要，也可以对凹陷的基底100进行注入步骤270。此注入步骤270是依实际需要进行，非必要步骤。在形成后续的应变区域前，蚀刻掩模层262例如是光致抗蚀剂层，会被移除。
由于蚀刻掩模层262在第一区域10的开口230’与在第二区域20的开口230的调整。可准确设定凹陷268a与凹陷268b与相邻的栅极层256的距离。
参阅图4D，在凹陷266a,266b中形成外延层268a,268b，当作应变区域。外延层268a,268b例如是SiGe。外延层268a,268b用来当作源极/漏极区域。最后，掩模层254也会被移除。在本实施例，密封层250以及硬掩模层252会被保留，当作栅极结构的间隙壁，但是本发明不限于此。也就是，密封层250以及硬掩模层252也可以部分或是全部被移除。
本发明提出如图2的技术，控制第二距离122比第一距离110大，如此达到核心电路与IO电路分别的要求。其制造的方法，可以采用如实施例的方式来达成。
最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (21)

1.一种半导体结构，其特征在于，包括：
基底，具有第一区域与第二区域；
多个第一栅极结构，设置在该基底上的该第一区域内；
多个第二栅极结构，设置在该基底上的该第二区域内；
第一应变区域，形成在该基底中，距离该多个第一栅极结构的相邻一个有第一距离；以及
第二应变区域，形成在该基底中，距离该多个第二栅极结构的相邻一个有第二距离，其中该第二距离大于该第一距离。
2.根据权利要求1所述的半导体结构，其特征在于，该第一应变区域与该第二应变区域都包含在该基底的凹陷以及外延层在该凹陷中。
3.根据权利要求2所述的半导体结构，其特征在于，该外延层的材料是SiGe。
4.根据权利要求1所述的半导体结构，其特征在于，该第二距离是该第一距离的至少1.5倍。
5.根据权利要求1所述的半导体结构，其特征在于，该多个第一栅极结构的第一侧壁的间隙壁的厚度与该多个第二栅极结构的第二侧壁的间隙壁的厚度是相同。
6.根据权利要求1所述的半导体结构，其特征在于，该第一应变区域与该第二应变区域相对于该多个第一栅极结构与该多个第二栅极结构，是用来构成源极/漏极区域。
7.根据权利要求1所述的半导体结构，其特征在于，该第一区域是核心元件区域，该第二区域是输入/输出元件区域。
8.一种半导体元件制造方法，其中基底有第一区域与第二区域，其特征在于，包括：
形成多个第一栅极结构在该基底上的该第一区域内，以及多个第二栅极结构在该基底上的该第二区域内；
形成掩模层于该多个第一栅极结构与该多个第二栅极结构上，其中该掩模层是全部高于该多个第一栅极结构与该多个第二栅极结构；
平坦化该掩模层，得到平坦面；
形成蚀刻掩模层于该掩模层的该平坦面上，其中该蚀刻掩模层具有多个第一掩模区域覆盖过该多个第一栅极结构且延伸出第一距离，以及多个第二掩模区域覆盖过该多个第二栅极结构且延伸出第二距离，其中该第二距离实质大于该第一距离；
根据该蚀刻掩模层，进行蚀刻制作工艺以暴露该基底的多个表面区域；
在该多个表面区域形成多个应变区域于该基底中；以及
移除该掩模层。
9.根据权利要求8所述的半导体元件制造方法，其特征在于，形成该多个应变区域的步骤包括:
在该多个表面区域蚀刻该基底，以形成多个凹陷在该基底中；
移除该蚀刻掩模层；以及
在该多个凹陷内形成外延层。
10.根据权利要求9所述的半导体元件制造方法，其特征在于，该外延层的材料是SiGe。
11.根据权利要求8所述的半导体元件制造方法，其特征在于，该第二距离是该第一距离的至少1.5倍。
12.根据权利要求8所述的半导体元件制造方法，其特征在于，该第一应变区域与该第二应变区域相对于该多个第一栅极结构与该多个第二栅极结构，是用来构成源极/漏极区域。
13.根据权利要求8所述的半导体元件制造方法，其特征在于，该第一区域是核心元件区域，该第二区域是输入/输出元件区域。
14.根据权利要求8所述的半导体元件制造方法，其特征在于，该掩模层的厚度足构填满该多个第一栅极结构与该多个第二栅极结构中相邻一对之间的空间。
15.一种半导体元件制造方法，其中基底有第一区域与第二区域，其特征在于，包括：
形成多个第一栅极结构在该基底上的该第一区域内，以及多个第二栅极结构在该基底上的该第二区域内；
形成掩模层于该多个第一栅极结构与该多个第二栅极结构上，其中该掩模层是维持共形与该多个第一栅极结构及该多个第二栅极结构；
形成蚀刻掩模层在该掩模层上，覆盖该多个第二栅极结构且延伸出一距离，其中该蚀刻掩模层没有被覆盖该多个第一栅极结构；
使用该蚀刻掩模层进行蚀刻制作工艺，以暴露该基底的多个表面区域；
在该多个表面区域形成多个应变区域于该基底中；以及
移除该掩模层。
16.根据权利要求15所述的半导体元件制造方法，其特征在于，形成该多个应变区域的步骤包括:
在该多个表面区域蚀刻该基底，以形成多个凹陷在该基底中；
移除该蚀刻掩模层；以及
在该多个凹陷内形成外延层。
17.根据权利要求16所述的半导体元件制造方法，其特征在于，该外延层的材料是SiGe。
18.根据权利要求15所述的半导体元件制造方法，其特征在于，由该应变区域到该多个第二栅极结构的相邻一个的第二距离是由该应变区域到该多个第一栅极结构的相邻一个的第一距离的至少1.5倍。
19.根据权利要求15所述的半导体元件制造方法，其特征在于，该多个应变区域相对于该多个第一栅极结构与该多个第二栅极结构，是用来构成源极/漏极区域。
20.根据权利要求15所述的半导体元件制造方法，其特征在于，该第一区域是核心元件区域，该第二区域是输入/输出元件区域。
21.根据权利要求15所述的半导体元件制造方法，其特征在于，该掩模层的厚度是在一个范围，共形于该多个第一栅极结构与该多个第二栅极结构。
CN201710761591.8A 2017-08-30 2017-08-30 半导体结构及其制造方法 Active CN109427773B (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
CN201710761591.8A CN109427773B (zh) 2017-08-30 2017-08-30 半导体结构及其制造方法
US15/721,177 US10439066B2 (en) 2017-08-30 2017-09-29 Semiconductor structure and manufacturing method thereof
US16/529,523 US10978589B2 (en) 2017-08-30 2019-08-01 Semiconductor structure and manufacturing method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201710761591.8A CN109427773B (zh) 2017-08-30 2017-08-30 半导体结构及其制造方法

Publications (2)

Publication Number Publication Date
CN109427773A true CN109427773A (zh) 2019-03-05
CN109427773B CN109427773B (zh) 2022-02-11

Family

ID=65437585

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201710761591.8A Active CN109427773B (zh) 2017-08-30 2017-08-30 半导体结构及其制造方法

Country Status (2)

Country Link
US (2) US10439066B2 (zh)
CN (1) CN109427773B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113451268A (zh) * 2020-03-25 2021-09-28 南亚科技股份有限公司 半导体元件及其制备方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070059931A1 (en) * 2005-09-13 2007-03-15 Samsung Electronics Co., Ltd. Contact structure having silicide layers, semiconductor device employing the same, and methods of fabricating the contact structure and semiconductor device
US20120132996A1 (en) * 2010-11-30 2012-05-31 Guang-Yaw Hwang Strained silicon structure
US20150179654A1 (en) * 2013-12-19 2015-06-25 Texas Instruments Incorporated Epitaxial source/drain differential spacers
CN105742282A (zh) * 2014-12-30 2016-07-06 台湾积体电路制造股份有限公司 半导体器件及其制造方法
CN105810585A (zh) * 2014-12-31 2016-07-27 联华电子股份有限公司 半导体结构的制作方法
US20170221766A1 (en) * 2016-02-03 2017-08-03 United Microelectronics Corp. Semiconductor device and method of manufacturing the same

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101561059B1 (ko) 2008-11-20 2015-10-16 삼성전자주식회사 반도체 소자 및 그 제조 방법
DE102010038737B4 (de) * 2010-07-30 2017-05-11 Globalfoundries Dresden Module One Llc & Co. Kg Verfahren zur Herstellung von Transistoren mit Metallgateelektrodenstrukturen und eingebetteten verformungsinduzierenden Halbleiterlegierungen
US9153690B2 (en) * 2012-03-01 2015-10-06 Taiwan Semiconductor Manufacturing Company, Ltd. MOS devices with modulated performance and methods for forming the same

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070059931A1 (en) * 2005-09-13 2007-03-15 Samsung Electronics Co., Ltd. Contact structure having silicide layers, semiconductor device employing the same, and methods of fabricating the contact structure and semiconductor device
US20120132996A1 (en) * 2010-11-30 2012-05-31 Guang-Yaw Hwang Strained silicon structure
US20130292775A1 (en) * 2010-11-30 2013-11-07 United Microelectronics Corp. Strained silicon structure
US20150179654A1 (en) * 2013-12-19 2015-06-25 Texas Instruments Incorporated Epitaxial source/drain differential spacers
CN105742282A (zh) * 2014-12-30 2016-07-06 台湾积体电路制造股份有限公司 半导体器件及其制造方法
CN105810585A (zh) * 2014-12-31 2016-07-27 联华电子股份有限公司 半导体结构的制作方法
US20170221766A1 (en) * 2016-02-03 2017-08-03 United Microelectronics Corp. Semiconductor device and method of manufacturing the same

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113451268A (zh) * 2020-03-25 2021-09-28 南亚科技股份有限公司 半导体元件及其制备方法

Also Published As

Publication number Publication date
CN109427773B (zh) 2022-02-11
US10439066B2 (en) 2019-10-08
US20190067480A1 (en) 2019-02-28
US20190355849A1 (en) 2019-11-21
US10978589B2 (en) 2021-04-13

Similar Documents

Publication Publication Date Title
TWI552232B (zh) The Method and Structure of Fin - type Field Effect Transistor
CN102969353B (zh) 多鳍片器件及其制造方法
US9660022B2 (en) Semiconductive device with a single diffusion break and method of fabricating the same
TWI660402B (zh) 半導體結構及其製造方法
TW201818453A (zh) 形成垂直電晶體裝置之方法
DE102012215365A1 (de) Grabenisolationsstruktur
CN105097649A (zh) 半导体结构的形成方法
TW201735131A (zh) 一種形成半導體鰭狀結構的方法
CN104733299B (zh) 交错地形成镍硅和镍锗结构
TWI546937B (zh) 互補式金屬氧化物半導體應用中移除閘極蓋罩層之方法
JP2009164267A (ja) 半導体装置、半導体装置の製造方法及び半導体装置の設計方法
CN109427773A (zh) 半导体结构及其制造方法
US7498232B2 (en) Semiconductor devices and methods of manufacture thereof
CN108682678A (zh) 图像传感器及其形成方法
US20110049678A1 (en) Lateral bipolar transistor with compensated well regions
US7932178B2 (en) Integrated circuit having a plurality of MOSFET devices
US10879378B2 (en) Semiconductor structure
CN110783175B (zh) 嵌入式锗硅的制造方法、cmos器件及锗硅生长区域版图
CN106206548B (zh) 半导体元件及其制造方法
JP2007180559A (ja) バイポーラトランジスタ及びその製造方法
TWI735675B (zh) 半導體元件及其製作方法
CN108091639B (zh) 半导体电阻及其制造方法
CN101939842A (zh) 半导体器件的制造方法
CN101572234B (zh) 利用多晶硅基脚特性实现低漏电流的pmos器件的加工方法
CN105206633A (zh) 一种图像传感器芯片及制造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
TA01 Transfer of patent application right

Effective date of registration: 20211015

Address after: Ai Erlandubailin

Applicant after: Blue gun Semiconductor Co.,Ltd.

Address before: Hsinchu City, Taiwan, China

Applicant before: UNITED MICROELECTRONICS Corp.

TA01 Transfer of patent application right
GR01 Patent grant
GR01 Patent grant