CN101572234B - 利用多晶硅基脚特性实现低漏电流的pmos器件的加工方法 - Google Patents

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Abstract

本发明涉及制造MOS器件的方法，更具体涉及利用多晶硅基脚特性实现低漏电流的PMOS器件的加工方法。该方法包括提供半导体衬底。形成覆盖半导体衬底的栅极介电层和覆盖所述栅极介电层的多晶硅栅极。多晶硅栅极的特征在于厚度、宽度和多晶硅基脚外形。在一个具体的实施方案中，所述方法进行TCAD模拟并由所述模型确定由于多晶硅基脚外形的器件性能的响应。所述方法使用模型提供制造多晶硅栅极的工艺控制窗。

Description

利用多晶硅基脚特性实现低漏电流的PMOS器件的加工方法
背景技术
本发明涉及集成电路以及制造半导体器件的方法。更具体地，本发明提供制造用于制备PMOS器件的多晶硅栅极结构的方法和结构。但是，应认识到本发明具有宽得多的应用范围。
集成电路已经从制造在单个硅芯片上的少量互连器件发展到数百万个器件。常规集成电路具有远超过原来设想的性能和复杂性。为了实现复杂性和电路密度(即，能封装到给定芯片面积上的器件数目)的改进，亦称为器件“几何尺寸”的最小器件特征的尺寸也随着每代集成电路变得越来越小。
增加电路密度不仅改善集成电路的复杂性和性能，而且为消费者提供较低成本的部件。集成电路或芯片的制造设备可花费数亿或甚至数十亿美元。各个制造设备将具有一定的晶片生产能力，并且各个晶片会在其上具有若干集成电路。因此，通过使得集成电路的单个器件更小，可以在每个晶片上制造更多的器件，因此增加制造设备的产出。使器件更小非常具有挑战性，这是因为集成电路构造中使用的每个工艺具有限制。即，给定工艺通常仅能加工小至一定的特征尺寸，然后需要改变工艺或器件布局。
这种限制的一个实例是在多晶硅栅极加工中。随着器件线宽降低，多晶硅栅极几何尺寸在器件性能中具有重要作用。在本发明的整个说明书中特别是下文中会更详细地说明这些及其他限制。
从上可知，需要用于处理半导体器件的改良技术。
发明内容
根据本发明的实施方案，提供用于形成MOS器件的方法和结构。更具体地，根据本发明的实施方案提供用于制造具有多晶硅基脚外形(footing profile)的多晶硅栅极结构的方法和结构。仅仅作为举例，本发明已经应用于制造具有65nm和更小线宽的MOS结构。但是应认识到本发明具有更宽的应用范围。
在一个具体的实施方案中，所述方法包括提供具有表面区域的半导体衬底。半导体衬底可以为单晶硅晶片、硅锗晶片、或绝缘体上硅(SOI)等。所述方法包括形成覆盖半导体衬底的栅极介电层和形成覆盖栅极介电层的一部分的多晶硅栅极。多晶硅栅极的特征在于厚度、宽度和多晶硅基脚外形。在一个具体的实施方案中，所述方法提供多晶硅基脚外形的模拟模型并由模型确定由于多晶硅基脚外形的器件性能响应。然后所述方法由多晶硅基脚外形的模型提供工艺控制窗用于制造多晶硅栅极。
通过本发明实现了相对于常规方法的许多优点。例如，本发明的技术易于使用基于常规技术的工艺。在一个具体的实施方案中，本发明的方法允许用于制造MOS器件的多晶硅栅极的工艺窗。在一些实施方式中，所述方法提供以芯片(die)/晶片计的更高的器件产率。在一些实施方式中，所述方法提供具有改进的阈值漏电流、Idsat和Ioff等的MOS器件。另外，所述方法提供与常规处理技术相容而基本上不改变常规设备和工艺的方法。根据所述实施方案，可以实现这些优点中的一种或多种。在本发明的整个说明书中会更详细地说明这些及其他优点，特别是下文中。
参考下文的详细说明可以更完全地理解本发明的各种其他目的、特征和优点。
附图说明
图1是说明根据本发明的一个实施方案用于MOS加工的方法的简化流程图。
图2-3是说明根据本发明的一个实施方案用于制造MOS器件的方法的简图。
图4-8是说明根据本发明的一个实施方案的各种多晶硅基脚外形结构的简图。
图9～15是说明根据本发明的一个实施方案的实验结果的简图。
具体实施方式
根据本发明的实施方案，提供用于半导体器件加工的方法和系统。具体地，根据本发明的实施方案提供用于制造多晶硅栅极结构的工艺控制方法。本发明已经应用于具有65nm设计规则等的MOS结构。但是应认识到根据本发明的实施方案具有更宽的应用范围。
图1是说明根据本发明的一个实施方案用于MOS处理的方法。如图所示，所述方法由开始步骤开始。该方法包括提供含有表面区域的半导体衬底。所述半导体衬底可以为硅晶片、绝缘体上硅(SOI)等。所述方法形成覆盖表面区域的栅极介电层。所述方法还包括形成覆盖栅极介电层的一部分的多晶硅栅极结构。在一个具体的实施方案中，所述方法包括为作为多晶硅基脚外形的函数的器件性能数据例如Vth、Idsat、Ioff等提供模拟模型。在一个具体的实施方案中，所述方法使用模拟模型提供制造多晶硅栅极的工艺控制窗。
根据本发明一个实施方案，上述序列步骤提供MOS器件的多晶硅栅极结构的形成方法。如上所示，所述方法利用包括用于形成MOS集成电路的集成电路器件的方法的组合步骤。如上所示，根据本发明的一个实施方案，所述方法包括使用建模步骤以确定用于形成MOS器件的多晶硅栅极的工艺控制窗。也可以提供其它的替代方案，其中加入步骤，省去一个或多个步骤，或以不同的顺序提供一个或多个步骤，而不离开本发明权利要求的范围。本发明的更多细节可以在整个本发明的说明书中找到，更特别是以下的内容。
图2-3是说明根据本发明的一个实施方案形成多晶硅栅极结构的简图。如图2所示，提供包括表面区域204的半导体衬底202。所述半导体衬底可以为硅晶片、硅锗晶片、绝缘体上硅(SOI)等。
如图3所示，所述方法包括形成覆盖栅极介电层304的多晶硅栅极结构302。栅极介电层覆盖栅极介电层的表面区域。可以使用沉积、图案化和蚀刻工艺步骤的组合来形成多晶硅栅极结构。当然可以有其它的改变、变化和替代方案。
参考图4，在一个具体的实施方案中，多晶硅栅极结构的特征在于多晶硅基脚外形402。多晶硅基脚外形具有高度H和长度L。如图所示，长度L与栅极介电层接触。多晶硅基脚外形可以为某些蚀刻参数等的结果。如图5-7所示，1型基脚外形的特征在于L≈H，2型基脚外形的特征在于L＜H，3型基脚外形的特征在于L＞H。如图8所示，在其它的实施方案中，多晶硅栅极的特征还在于临界尺寸802，多晶硅栅极可具有临界尺寸(CD)位移(shift)。如图所示，多晶硅栅极可具有负CD位移804或正CD位移806。当然可有其它的改变、变化和替代方案。
在一个具体的实施方案中，进行TCAD建模以确定作为多晶硅基脚外形函数的器件性能。如图9-11中所示，提供了作为45nm器件线宽的多晶硅基脚外形函数的TCAD模拟器件参数的制表结果。如图所示，器件参数例如阈值电压(Vth)、饱和电流(Idsat)、沟道截止漏电流(Ioff)、栅极对漏极的电容(Cgd 0)等对多晶硅基脚外形敏感。如图9所示，对于1型基脚外形(L≈H)，随着多晶硅基脚外形的基脚高度和基脚长度分别从零增加到7nm，阈值电压Vth从0.529伏增加到0.562伏，向上位移33mV，饱和电流(Idsat)从287uA/um降低到260uA/um，降低9.41％，电流截止饱和电流(Ioff)由997pA/um降低到480pA/um，降低约51.9％，Cgd0从0.250fF/um降低到0.208fF/um。
图10是显示根据本发明的一个实施方案的作为2型(L＜H)多晶硅基脚外形函数的TCAD模拟器件参数的表。如图所示，随着基脚高度从零增加到7nm并且基脚长度保持在2nm，阈值电压Vth从0.529伏位移0.548伏，向上位移19mV，饱和电流(Idsat)从287uA/um降低到270uA/um，降低5.92％，电流截止饱和电流(Idsat)从997pA/um降低到701pA/um，降低约29.69％，Cgd 0从0.250fF/um降低到0.225fF/um。
图11是显示根据本发明的一个实施方案的作为3型(L＞H)多晶硅基脚外形函数的TCAD模拟器件参数的表。如图所示，随着基脚长度从零增加到7nm并且基脚高度保持在2nm，阈值电压Vth从0.529伏位移到0.557伏，向上位移28mV，饱和电流(Idsat)从287uA/um降低到265uA/um，降低7.67％，并且电流截止饱和电流(Ioff)从997pA/um降低到602pA/um，降低约39.62％，并且Cgd 0从0.250fF/um降低到0.211fF/um。
图12是显示根据本发明的一个实施方案的作为4型(临界尺寸CD位移)多晶硅基脚外形有关的TCAD模拟的器件参数的表。如图所示，随着临界尺寸位移从零增加到7nm，阈值电压Vth从0.529伏位移到0.58伏，向上位移51mV，饱和电流(Idsat)从287uA/um降低到238uA/um，降低17.07％，并且电流截止饱和电流(Ioff)从997pA/um降低到187pA/um，降低约81.24％。
图13～15是概述根据本发明的一个实施方案的TCAD模拟的器件参数作为多晶硅基脚外形函数的简化图。如图13所示，图示说明基于多晶硅基脚外形的Idsat的图。根据本发明的一个实施方案，曲线A是饱和电流(Idsat)作为1型(L≈H)多晶硅基脚外形尺寸函数的简化图，曲线B是作为2型多晶硅基脚外形的尺寸函数的Idsat的简化图，曲线C是Idsat作为3型多晶硅基脚外形尺寸函数的简化图，曲线D是Idsat作为多晶硅CD位移函数的简化图。如图所示，Idsat通常随着多晶硅基脚尺寸的增加而降低。
图14是基于多晶硅基脚外形的阈值电压(Vth)的简化图。根据本发明的一个实施方案，曲线E是Vth作为1型(L≈H)多晶硅基脚外形的尺寸函数的简化图，曲线F是Vth作为2型多晶硅基脚外形的尺寸函数的简化图，曲线G是Vth作为3型多晶硅基脚外形的尺寸函数的简化图，曲线H是Vth作为多晶硅CD位移函数的简化图。如图所示，Vth通常随着多晶硅基脚尺寸的增加而增加。
图15是基于多晶硅基脚外形的漏电流(Ioff)的简化图。根据本发明的一个实施方案，曲线I是Ioff作为1型(L≈H)多晶硅基脚外形的尺寸函数的简化图，曲线J是Ioff作为2型多晶硅基脚外形的尺寸函数的简化图，曲线K是Ioff作为3型多晶硅基脚外形的尺寸函数的简化图，曲线L是Ioff作为多晶硅CD位移函数的简化图。如图所示，Ioff通常随着多晶硅基脚外形尺寸的增加而降低。
在一个具体的实施方案中，TCAD模拟的器件参数用于工艺控制窗和在线工艺控制以及用于多晶硅栅极制造。
尽管以上已经根据具体的实施方案进行了说明，但是可以有其它的改变、替代方案和变化。还应该理解，本发明中所述实例和实施方案仅仅用于说明性目的，本领域技术人员在本发明的启迪下将会知道各种改变或变化，这些改变或变化也包括在本申请的精神和范围以及所附的权利要求的范围内。

Claims (11)

1.一种制造pMOS器件的方法，所述方法包括：
提供包括表面区域的半导体衬底；
形成覆盖所述半导体衬底的所示表面区域的栅极介电层；
形成覆盖所述栅极介电层的多晶硅栅极，所述多晶硅栅极的特征在于厚度、宽度、临界尺寸位移和多晶硅基脚外形；
提供所述多晶硅基脚外形与所述多晶硅栅极临界尺寸位移的模拟模型；
由所述模型确定由于所述多晶硅基脚外形与所述多晶硅栅极临界尺寸位移的器件性能的响应；和
由所述多晶硅基脚外形与所述多晶硅栅极临界尺寸位移的所示模型提供工艺控制窗，用于制造所述多晶硅栅极。
2.权利要求1的方法，其中所述半导体衬底可以是单晶硅晶片、绝缘体上硅(SOI)晶片、硅锗等。
3.权利要求1的方法，其中使用TCAD来提供所述多晶硅基脚外形与所述多晶硅栅极临界尺寸位移的模型。
4.权利要求1的方法，其中所述多晶硅基脚外形的特征在于高度(H)和长度(L)，所述长度和所述栅极介电层接触，所述高度为邻近所述栅极介电层的所述多晶硅栅极的厚度的一部分。
5.权利要求1的方法，其中利用沉积、图案化和蚀刻工艺来制造所述多晶硅栅极结构。
6.权利要求1的方法，其中所述器件性能包括阈值电压(Vth)、饱和电流(Idast)、沟道截止漏电流(Ioff)、栅极对漏极的电容(Cgd 0)等。
7.权利要求1的方法，其中所述pMOS器件的特征在于65nm和更小的线宽。
8.权利要求1的方法，其中所述多晶硅基脚外形的特征在于高度(H)和长度(L)，所述长度与所述介电层接触。
9.权利要求8的方法，其中所述多晶硅基脚外形的特征在于H≈L。
10.权利要求8的方法，其中所述多晶硅基脚外形的特征在于H＞L。
11.权利求8的方法，其中所述多晶硅基脚外形的特征在于H＜L。
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