DE102012215365A1 - Grabenisolationsstruktur - Google Patents

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    • H01L29/66628—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation recessing the gate by forming single crystalline semiconductor material at the source or drain location

Abstract

Es werden eine Grabenisolationsstruktur und ein Verfahren zum Bilden der Grabenisolationsstruktur offengelegt. Das Verfahren beinhaltet das Bilden einer flachen Grabenisolationsstruktur (STI-Struktur) mit einem Überhang und das Bilden eines Gate-Elektrodenstapels. Das Verfahren beinhaltet ferner das Bilden von Source- und Drain-Aussparungen nahe der STI-Struktur und dem Gate-Elektrodenstapel. Die Source- und Drain-Aussparungen werden durch Substratmaterial von der STI-Struktur getrennt. Das Verfahren beinhaltet ferner das Bilden epitaxialer Source- und Drain-Bereiche, die dem Gate-Elektrodenstapel zugehörig sind, durch Ausfüllen der Source- und Drain-Aussparungen mit Stressormaterial.

Description

  • GEBIET DER ERFINDUNG
  • Die Erfindung betrifft Halbleiterstrukturen und insbesondere Grabenisolationsstrukturen und Verfahren zu deren Herstellung.
  • HINTERGRUND
  • MOSFETs verwenden eingebettetes Silicium-Germanium (eSiGe) oder eingebetteten Silicium-Kohlenstoff (eSiC) als Source-/Drain-Stressor für PMOS bzw. NMOS. Diese eingebetteten Stressoren werden epitaxial aufgewachsen, nachdem eine Aussparung in den Source-/Drain-Bereich geätzt wurde. Für einen Source-/Drain-Bereich, der durch eine flache Grabenisolationsstruktur (STI-Struktur) begrenzt wird, enthält der äußere Rand des Source-/Drain-Bereichs nicht das Substratmaterial, sondern das STI-Material (z. B. Oxid). Das führt zu einem facettierten Wachstum des eingebetteten Stressormaterials.
  • Das facettierte Wachstum kann so ausgeprägt sein, dass die endgültige aufgewachsene Source-/Drain-Dicke geringer als in den nicht begrenzten Bereichen ist (d. h., die entlang des Source-/Drain-Randes nur durch das Substratmaterial begrenzt sind). Das führt zu einer größeren Nähe zwischen dem Source-/Drain-Übergang und dem Kontaktmaterial, was wiederum zu stärkeren Kriechströmen am Übergang führt. Ferner führt das durch das facettierte Wachstum verringerte Volumen zu geringerer mechanischer Spannung, wodurch die Leistungsfähigkeit der Halbleitereinheit verringert wird.
  • Um diese Nachteile zu umgehen, kann ein STI-Rand unter einer benachbarten Gate-Elektrodenatrappe verborgen werden. Diese Gate-Elektrodenatrappe dient als Abstandhalter, um während des Hinterätzens des Source-/Drain-Bereichs einen Teil des dem STI-Rand benachbarten Substratmaterials zu maskieren, damit das anschließende epitaxiale Wachstum an allen Seiten durch Substratmaterial begrenzt wird (was zu dem gewünschten epitaxialen Wachstum führt). Bei diesem Ansatz führt die Gate-Elektrodenatrappe eine zusätzliche parasitäre Kapazität in die Source-/Drain-Bereiche ein, wodurch die Schaltkreisverzögerung und der dynamische Stromverbrauch zunehmen. Darüber hinaus wird auch mehr Schaltungsfläche in Anspruch genommen, da die Abstände der aktiven Bereiche mit dem Gate-Elektrodenabstand einhergehen. Ferner handelt es sich bei diesem Ansatz insofern um eine eindimensionale Lösung, als sie das Problem der Facettierung nur in der Längsrichtung (d. h. in der zu der Gate-Elektrode senkrechten Richtung) und nicht in seitlicher Richtung löst.
  • Demgemäß besteht in der Technik ein Bedarf, die oben beschriebenen Nachteile und Einschränkungen zu beheben.
  • KURZDARSTELLUNG
  • Gemäß einem Aspekt der Erfindung umfasst ein Verfahren das Bilden einer flachen Grabenisolationsstruktur (STI-Struktur) mit einem Überhang und das Bilden eines Gate-Elektrodenstapels. Ferner umfasst das Verfahren das Bilden von Source- und Drain-Aussparungen, die der STI-Struktur und dem Gate-Elektrodenstapel benachbart sind. Die Source- und Drain-Aussparungen sind durch das Substratmaterial von der STI-Struktur getrennt. Ferner umfasst das Verfahren das Bilden epitaxialer Source- und Drain-Bereiche, die durch Auffüllen der Source- und Drain-Aussparungen mit Stressormaterial dem Gate-Elektrodenstapel zugeordnet werden.
  • Gemäß einem Aspekt der Erfindung umfasst das Verfahren das Bilden einer Öffnung in einer oder mehreren auf einem Substrat gebildeten Schichten und das Bilden einer Aussparung innerhalb des Substrats, die auf die Öffnung ausgerichtet ist. Ferner umfasst das Verfahren das Bilden von Seitenwandabstandsschichten auf freiliegenden Teilen der Aussparung und der Öffnung und das Bilden eines Grabens innerhalb des Substrats, der auf die Aussparung ausgerichtet ist. Ferner umfasst das Verfahren das Auffüllen des Grabens und nicht aufgefüllter Teile der Aussparung mit Isolatormaterial, um eine flache Grabenisolationsstruktur (STI-Struktur) zu bilden. Ferner umfasst das Verfahren das Entfernen der einen oder mehreren Schichten und eines oberen Teils der Seitenwandabstandsschichten, um einen Überhang der STI-Struktur zu bilden. Ferner umfasst das Verfahren das Bilden der STI-Struktur benachbarter Source- und Drain-Aussparungen unterhalb des Überhangs, die durch Teile des Substrats unterhalb des Überhangs begrenzt werden. Ferner umfasst das Verfahren das Auffüllen der Source- und Drain-Aussparungen mit Stressormaterial, um epitaxiale Source- und Drain-Bereiche zu bilden.
  • Gemäß einem Aspekt der Erfindung umfasst eine Struktur eine flache Grabenisolationsstruktur (STI-Struktur) mit einem Überhang in einem Substrat und der STI-Struktur benachbarten Source- und Drain-Aussparungen, die durch das Substratmaterial begrenzt werden. Die Struktur umfasst ferner epitaxiale Source- und Drain-Bereiche, die die Source- und Drain-Aussparungen mit Stressormaterial auffüllen und durch das Substratmaterial begrenzt werden.
  • Gemäß einem weiteren Aspekt der Erfindung wird eine Entwurfsstruktur zum Entwerfen, Herstellen oder Prüfen eines integrierten Schaltkreises bereitgestellt, die materiell auf einem maschinenlesbaren Speichermedium verkörpert ist. Die Entwurfsstruktur umfasst die Strukturen der vorliegenden Erfindung. Gemäß weiteren Ausführungsformen umfasst eine auf einem maschinenlesbaren Datenspeichermedium in einer Hardwarebeschreibungssprache (hardware description language, HDL) codierte Entwurfsstruktur Elemente, die beim Ausführen in einem computergestützten Konstruktionssystem eine durch eine Maschine ausführbare Darstellung der Grabenisolationsstrukturen erzeugen, welche die Strukturen der vorliegenden Erfindung umfassen. Gemäß weiteren Ausführungsformen wird ein Verfahren in einem computergestützten Konstruktionssystem zum Erzeugen eines Funktionsmodells der Grabenisolationsstrukturen bereitgestellt. Das Verfahren umfasst das Erzeugen einer Funktionsdarstellung der Strukturelemente der Grabenisolationsstrukturen.
  • Gemäß einem weiteren Aspekt betrifft die Erfindung ein Verfahren unter Bezugnahme auf die beiliegenden Zeichnungen, das oben im Wesentlichen beschrieben wurde.
  • Gemäß einem weiteren Aspekt betrifft die Erfindung eine Struktur unter Bezugnahme auf die beiliegenden Zeichnungen, die oben im Wesentlichen beschrieben wurde.
  • KURZBESCHREIBUNG DER VERSCHIEDENEN ZEICHNUNGSANSICHTEN
  • Die vorliegende Erfindung wird in der detaillierten Beschreibung unter Bezugnahme auf die erwähnten mehreren Zeichnungen anhand nicht als Einschränkung anzusehender Beispiele beispielhafter Ausführungsformen der vorliegenden Erfindung beschrieben.
  • 1 bis 8 zeigen Strukturen und entsprechende Bearbeitungsschritte gemäß Aspekten der vorliegenden Erfindung;
  • 9 zeigt eine alternative Struktur und entsprechende Bearbeitungsschritte gemäß Aspekten der vorliegenden Erfindung; und
  • 10 ist ein Ablaufschaubild eines Entwicklungsprozesses, der zur Konstruktion, zur Herstellung und/oder zum Prüfen von Halbleiterbauelementen verwendet wird.
  • DETAILLIERTE BESCHREIBUNG
  • Die Erfindung betrifft Halbleiterstrukturen und insbesondere Grabenisolationsstrukturen und Verfahren zu deren Herstellung. Ganz besonders betrifft die vorliegende Erfindung Grabenisolationsstrukturen (STI-Strukturen), die einen Überhang beinhalten, um während der Source- und Drain-Ätzprozesse Substratmaterial nahe der STI-Struktur zu schützen. Das Verwenden eines Überhangs bietet den Vorteil, dass während der Source- und Drain-Ätzprozesse nahe der STI-Struktur nicht das gesamte Substratmaterial entfernt wird. Das Substratmaterial wiederum dient als Keimbildungsschicht für Stressormaterial, das die epitaxialen Source- und Drain-Bereiche bildet. Bei den epitaxialen Source- und Drain-Bereichen kann es sich um erhabene Source- und Drain-Bereiche handeln. Demgemäß bietet die Erfindung ein Mittel zur Verringerung des facettenförmigen epitaxialen Wachstums in allen Richtungen an, während die parasitäre Kapazität unterdrückt und der mit der Lösung durch aktives Verbergen unterhalb einer Gate-Elektrodenatrappe verbundene hohe Verbrauch an Schaltungsfläche verringert oder vermieden wird.
  • Insbesondere wird bei der vorliegenden Erfindung eine flache STI-Aussparung innerhalb des Substrats gebildet. Die Seitenwände der STI-Aussparung sind innen mit dem Material einer Seitenwandabstandsschicht beschichtet, z. B. mit Nitrid-Abstandsschichten, die so gestaltet werden können, dass sie ein Fenster (z. B. einen Einschnitt) für nachfolgende STI-Ätzprozesse verengen können. Innerhalb des Substrats (durch das Fenster) wird anschließend ein Ätzprozess durchgeführt, um den verbleibenden STI-Graben zu bilden. Dann wird der STI-Graben mit Isolatormaterial ausgefüllt, was zu einer T-förmigen STI-Struktur führt (z. B. einer Kombination von Isolatormaterial innerhalb des STI-Grabens und dem Material der Seitenwandabstandsschicht). Somit werden bei diesem Ansatz die Länge und die Dicke eines Überhangbereichs (der die T-Form bildet) durch die STI-Abstandsschichten bzw. den flachen STI-Ätzprozess definiert. Das Ergebnis besteht in einem STI-Rand, der durch den oberen STI-Überhangbereich zurücksteht. Dadurch wird eine Struktur erzeugt, bei der das Substratmaterial entlang des größten Teils der STI-Seitenwand verbleibt, ohne dass der STI-Bereich unter der Gate-Elektrodenatrappe verborgen werden muss.
  • Mit anderen Worten, die vorliegende Erfindung macht das Verbergen des STI-Bereichs unter einer Gate-Elektrodenatrappe überflüssig und vermeidet dadurch einen höheren Verbrauch an Schaltungsfläche. Stattdessen wird der STI-Bereich erfolgreich unter sich selbst verborgen. Außerdem verringert die vorliegende Erfindung Kriechströme am Übergang und verstärkt die Spannungskomponente in den Source- und Drain-Gebieten gegenüber herkömmlichen Strukturen, wodurch wiederum die Leistungsfähigkeit der Einheit gesteigert wird.
  • 1 zeigt eine Struktur und entsprechende Bearbeitungsschritte gemäß Aspekten der vorliegenden Erfindung. Insbesondere beinhaltet die Struktur 10 ein Substrat 12. Bei Ausführungsformen kann es sich bei dem Substrat zum Beispiel um MASSIVES Silicium handeln. Auf dem Substrat 12 wird eine Isolatorschicht 14 gebildet. Bei Ausführungsformen kann es sich bei der Isolatorschicht 14 um ein Oxid handeln, das thermisch auf das Substrat 12 aufgewachsen wird. Die Isolatorschicht wird bis zu einer Dicke von ungefähr 1 nm bis ungefähr 5 nm aufgewachsen; durch die vorliegende Erfindung sind jedoch auch andere Abmessungen denkbar (um eine erhabene STI-Struktur zu bilden, die unter Bezugnahme auf 9 erörtert wird). Auf der Isolatorschicht 14 wird eine Hartmaske 16 gebildet. Bei der Hartmaske 16 kann es sich zum Beispiel um ein Nitrid handeln; durch die vorliegende Erfindung sind jedoch auch andere Materialien denkbar. Bei Ausführungsformen können auf der Hartmaske 16 auch zusätzliche Materialien gebildet werden, um während der Bildung einer STI-Struktur als Ätzmaske zu dienen.
  • Ebenso unter Bezugnahme auf 1 wird eine Öffnung 18 durch die Hartmaske 16 und die Isolatorschicht 14 gebildet. Die Öffnung 18 kann unter Verwendung herkömmlicher lithografischer und Ätzprozesse gebildet werden, um einen STI-Bereich zu definieren. Zum Beispiel kann auf der Hartmaske ein Fotolack gebildet und mit Licht belichtet werden, um ein Muster (d. h. eine Öffnung) zu bilden. Zum Bilden der Öffnung 18 kann ein reaktiver Ionenätzprozess (RIE) durchgeführt werden. Der Fotolack kann unter Verwendung eines herkömmlichen Veraschungsprozesses entfernt werden. Bei Ausführungsformen kann der Durchmesser der Öffnung 18 von ungefähr 40 nm bis ungefähr 100 nm betragen; durch die Erfindung sind jedoch in Abhängigkeit von den technologischen Anforderungen und anderen konstruktiven Variablen wie beispielsweise eines erforderlichen Bearbeitungsfensters für nachfolgende STI-Ätzprozesse auch andere Abmessungen denkbar.
  • 2 zeigt eine Struktur und weitere Bearbeitungsschritte gemäß Aspekten der vorliegenden Erfindung. Insbesondere zeigt 2 einen Ätzprozess zum Bilden einer flachen Aussparung 20 in dem Substrat 12. Bei Ausführungsformen kann die Tiefe der flachen Aussparung 20 ungefähr 10 nm betragen. Bei Ausführungsformen kann die Aussparung 20 durch einen zeitlich gesteuerten Ätzprozess gebildet werden. Bei Ausführungsformen kann in das freiliegende Substrat 12 zum Beispiel ein n-leitender Dotand wie beispielsweise Phosphor, Arsen oder Antimon implantiert werden. Dann kann die Struktur für eine festgelegte Zeitdauer, (je nach Tempereinrichtung) z. B. eine Millisekunde bis ungefähr 1 oder mehrere Sekunden lang, einem Temperprozess bei einer Temperatur von ungefähr 900°C bis ungefähr 1.100°C ausgesetzt werden. Nach dem Tempern kann die Aussparung zum Beispiel unter Verwendung chlorhaltiger Chemikalien selektiv geätzt werden.
  • Gemäß Ausführungsformen definiert der erste Ätzprozess eine Facette eines epitaxialen Source- und Drain-Wachstums. Zum Beispiel erstreckt sich ein eingebetteter PMOS-Stressorbereich (z. B. SiGe oder SiC) (je nach gewünschter Form des Stressormaterials) ungefähr 30 nm bis ungefähr 50 nm in das Substrat 12. Bei einem herkömmlichen STI-Prozessverlauf wird entlang der STI-Seitenwand (wo kein Si vorhanden ist, das als Keimbildungsschicht dienen kann) nur sehr wenig Stressormaterial aufgewachsen. Somit beginnt die Stressorfacette, die sich von dem STI-Rand aus erstreckt, am Boden des Stressorbereichs. Deshalb beträgt die Dicke des Stressormaterials entlang der STI-Seitenwand nicht 30 nm bis 50 nm; vielmehr wird sie durch die Wachstumsrate des Stressormaterials entlang der Facette definiert. Bei dem hierin gezeigten anschaulichen Beispiel führt das Ätzen einer 10 nm tiefen Aussparung dazu, dass die Facettierung des Stressors nicht in der durch das Ätzen der Stressoraussparung definierten Tiefe von 30 nm bis 50 nm, sondern 10 nm unterhalb der Oberfläche beginnt, sodass die Dicke des Stressormaterials entlang des STI-Randes um ungefähr 20 nm bis 40 nm vergrößert wird.
  • 3 zeigt eine Struktur und zusätzliche Bearbeitungsschritte gemäß Aspekten der vorliegenden Erfindung. Insbesondere zeigt 3 die Bildung von STI-Seitenwandabstandsschichten 24, die sich in die Aussparung 20 erstrecken. 3 zeigt auch eine wahlweise innerhalb der Aussparung 20 gebildete Isolatorfüllschicht 22, die innerhalb der Aussparung 20 gebildet ist. Gemäß Ausführungsformen handelt es sich bei der wahlweise gebildeten Isolatorfüllschicht 22 um ein Oxid, das auf freiliegende Oberflächen des Substrats 12 innerhalb der Aussparung 20 aufgewachsen werden kann. Die Isolatorfüllschicht 22 verbessert die Grenzfläche eines P-N-Übergangs, z. B. verringert sie Diodenkriechströme aufgrund offener Bindungen an der STI-Grenzfläche. Gemäß Ausführungsformen beträgt die Dicke der Isolatorfüllschicht 22 ungefähr 2 nm bis ungefähr 5 nm; durch die vorliegende Erfindung sind jedoch auch andere Abmessungen denkbar. Gemäß weiteren Ausführungsformen kann auf der Hartmaske eine Füllschicht 25 gebildet werden. Bei der Füllschicht 25 kann es sich um ein oxidiertes Nitrid handeln, das durch das Wachstum des Füllschichtoxids gebildet wird.
  • Die STI-Seitenwandabstandsschichten 24 können durch herkömmliche Abscheidungsverfahren wie beispielsweise chemische Gasphasenabscheidungsprozesse (chemical vapor deposition, CVD) gebildet werden. Bei den STI-Seitenwandabstandsschichten 24 kann es sich um Nitride, Oxide oder andere Isolatormaterialien handeln, z. B. amorpher Kohlenstoff, der eine sehr hohe Ätzselektivität gegenüber Silicium, Nitriden und Oxiden aufweist und so während des STI-Ätzprozesses in seitlicher Richtung weniger geätzt würde, sodass das Bearbeitungsfenster vergrößert wird.
  • Die Dicke der STI-Seitenwandabstandsschichten 24 definiert die Abmessungen des Überhangs 34 einer T-förmigen STI-Struktur 35. Gemäß einigen Ausführungsformen kann die Dicke der STI-Seitenwandabstandsschichten 24 von ungefähr 10 nm bis ungefähr 20 nm betragen; durch die vorliegende Erfindung sind jedoch auch andere Abmessungen denkbar, wie im Folgenden beschrieben. Die STI-Seitenwandabstandsschichten 24 können so gestaltet werden, dass sie ein Fenster (z. B. eine Aussparung) für nachfolgende STI-Ätzprozesse einengen, und auch dazu verwendet werden, eine Länge eines Überhangs der STI-Struktur einzustellen.
  • Dem Fachmann sollte klar sein, dass die STI-Seitenwandabstandsschichten 24 die verbleibende STI-Länge verringern. Somit muss die anfängliche STI-Länge möglicherweise vergrößert werden, um diese Wirkung zu berücksichtigen. Gemäß einem anschaulichen, nicht als Einschränkung anzusehenden Beispiel beträgt eine Mindestlänge der STI ungefähr 70 nm (senkrecht zur Gate-Elektrode). Durch Hinzufügen der STI-Seitenwandabstandsschichten 24 wird diese Länge auf jeder Seite um ungefähr 14 nm verringert, d. h. auf ungefähr 42 nm. In der anderen Richtung (d. h. parallel zur Gate-Elektrode) beträgt die Mindestlänge der STI ungefähr 50 nm, sodass die STI-Länge auf ungefähr 20 nm verringert wird. Gemäß einem weiteren anschaulichen, nicht als Einschränkung anzusehenden Beispiel beträgt die Mindestlänge der STI in einer SRAM-Zelle ungefähr 40 nm, sodass die STI-Länge von ungefähr 40 nm auf ungefähr 12 nm verringert wird.
  • In 4 wird durch das Bearbeitungsfenster, das durch die STI-Seitenwandabstandsschichten 24 gebildet wird, ein tiefer Graben 26 geätzt. Gemäß einigen Ausführungsformen kann der tiefe Graben 26 durch herkömmliche Ätzprozesse (RIE) gebildet werden, die auch die Füllschicht auf der Hartmaske 16 entfernen. Der tiefe Graben 26 kann ungefähr 200 nm tief sein und einen Durchmesser von ungefähr 20 nm bis ungefähr 60 nm aufweisen, um eine gewünschte Tiefe und einen gewünschten Durchmesser der endgültigen STI zu erreichen. Dem Fachmann sollte klar sein, dass je nach den technologischen Anforderungen, dem Substratmaterial und anderen konstruktiven Faktoren durch die vorliegende Erfindung auch andere Abmessungen denkbar sind.
  • In 5 wird wahlweise eine Isolatorfüllschicht 28 auf die Seitenwände des tiefen Grabens 26 aufgewachsen. Gemäß einigen Ausführungsformen handelt es sich bei der Isolatorfüllschicht 28 um ein Oxid, das in einer Schichtdicke von ungefähr 2 nm bis ungefähr 5 nm aufgewachsen wird; durch die vorliegende Erfindung sind jedoch auch andere Abmessungen denkbar. Gemäß den obigen Ausführungen verbessert die Isolatorfüllschicht 28 die Grenzfläche eines P-N-Übergangs, z. B. verringert sie Diodenkriechströme aufgrund offener Bindungen an der STI-Grenzfläche.
  • Der Graben 26 wird mit einem Isolatormaterial 30 wie beispielsweise einem Oxid ausgefüllt, um eine STI-Struktur 35 zu bilden. Das Isolatormaterial 30 kann unter Verwendung eines CVD-Prozesses innerhalb des Grabens 26 abgeschieden werden. Die Struktur beinhaltet auch eine oxidierte Nitridschicht 32, die während der Abscheidung des Isolatormaterials 30 gebildet wird. Als weitere Alternative ist bei der vorliegenden Erfindung denkbar, dass die Nitridoberfläche während des Wachstums der Füllschicht 28 oxidiert und dann eine flächendeckende oberflächenkonforme Schicht 32 abgeschieden wird. Gemäß einigen Ausführungsformen werden das Isolatormaterial 30 und die Schicht 32 unter Verwendung eines chemisch-mechanischen Polierprozesses (CMP) planarisiert. Gemäß einigen Ausführungsformen kann durch den CMP-Prozess die Schicht 32 vollständig entfernt und eine Oberfläche der Hartmaske 16 freigelegt werden.
  • In 6 wird das verbleibende oxidierte Nitrid entfernt, sodass die Hartmaskenschicht 16 entfernt werden kann. Die Hartmaskenschicht 16 kann unter Verwendung eines CMP-Prozesses entfernt werden. Gemäß einigen Ausführungsformen werden durch den CMP-Prozess auch die Isolatorschicht 14 und Teile der STI-Seitenwandabstandsschichten entfernt, sodass ein Überhang 34 der STI-Struktur 35 zurückbleibt. Die verbleibenden Abstandsschichten (d. h. der Überhang 34) sind nunmehr mit dem Substrat 12 (oder der Isolatorschicht 14, falls diese zuvor nicht entfernt wurde) planar. Demgemäß wird nach den Planarisierungsprozessen eine STI-Struktur 35 mit einer „T”-Form gebildet (d. h. mit einem Überhang 34, der einen horizontalen Ausläufer der T-Form bildet). Unterhalb des Überhangs 34 befindet sich Substratmaterial.
  • 7 zeigt eine weitere Struktur mit entsprechenden Bearbeitungsschritten gemäß Aspekten der vorliegenden Erfindung. Insbesondere wird auf der Isolatorschicht 14 ein herkömmlicher Gate-Elektrodenstapel 38 gebildet. Gemäß einigen Ausführungsformen kann der Gate-Elektrodenstapel 38 unter Verwendung eines Gate-First-Prozesses oder eines Gate-Last-Prozesses gebildet werden, die dem Fachmann bekannt sind. Zum Beispiel wird bei dem Gate-First-Prozess das Material des Gate-Elektrodenstapels auf der Isolatorschicht 14 abgeschieden. Dann wird das Material des Gate-Elektrodenstapels unter Verwendung herkömmlicher Strukturierungsprozesse strukturiert, um den Gate-Elektrodenstapel 38 zu bilden. Dann können auf den Seitenwänden des Gate-Elektrodenstapels 38 Seitenwandabstandsschichten 38a unter Verwendung herkömmlicher Materialien wie beispielsweise Nitride und herkömmlicher Prozesse wie beispielsweise CVD abgeschieden werden. Bei einem Gate-Last-Prozess kann zuerst eine Gate-Elektrodenatrappe aus Polysilicium gebildet und dann (im späteren Prozessverlauf) unter Verwendung herkömmlicher Ätzverfahren (RIE) entfernt werden. Dann kann der Gate-Elektrodenstapel 38 gebildet werden. Ebenfalls unter Bezugnahme auf 7 werden unter Verwendung von Ätzprozessen Source- und Drain-Aussparungen 40 gebildet. Insbesondere werden die Source- und Drain-Aussparungen 40 gemäß einigen Ausführungsformen unter Verwendung einer Sigma-Ätzung gebildet, um facettierte Aussparungen 40a und 40b zu definieren. Gemäß einigen Ausführungsformen kann es sich bei dem Ätzmittel um ein Nassätzmittel wie beispielsweise Ammoniumhydroxid handeln, das den Ätzprozess an der 111-Kristallebene beendet, um die (facettierte) Sigmaform bereitzustellen. Die facettierte Form beinhaltet einen Teil 40a unterhalb des Gate-Elektrodenstapels 38 und einen Teil 40b unterhalb des Überhangs 34 der STI-Struktur 35. Es zeigt sich jedoch, dass an der Seite der STI-Struktur 35 und unterhalb des Überhangs 34 Substratmaterial 12a zurückbleibt. Gemäß alternativen Ausführungsformen werden die Source- und Drain-Aussparungen 40 unter Verwendung herkömmlicher Ätzprozesse gebildet. Gemäß einigen Ausführungsformen kann der Ätzprozess anisotrop erfolgen. Bei jedem Ätzszenario bleibt unter dem Überhang 34 Substratmaterial 12a zurück, das für das nachfolgende Wachstum von Stressormaterial als Keimbildungsschicht dient.
  • Es sollte klar sein, dass die STI-Abstandsschicht dick genug sein sollte, um den seitlichen Sigma-Ätzprozess (falls ein solcher durchgeführt wird) zum Bilden eingebetteter Source- und Drain-Stressoren zuzüglich seitlicher Ätzprozesse zu ermöglichen, die während des abschließenden STI-Ätzprozesses erfolgen, um unterhalb der T-Form, d. h. des Überhangs 34, einen gewissen der STI-Struktur 35 benachbarten Teil des Substrats 12a zu schützen. Der Ätzprozess für die anfängliche STI-Aussparung definiert wirksam den Punkt, an dem die epitaxiale Facettierung eintritt. Je flacher die Ätzung erfolgt, desto höher erfolgt somit die Facettierung und desto ähnlicher wird der epitaxiale Source- und Drain-Bereich einem epitaxialen Source- und Drain-Bereich, der zwischen zwei Gate-Elektroden angeordnet ist (d. h. der idealen Source- und Drain-Form).
  • Wenn das eingebettete SiGe (oder ein anderes Stressormaterial) eines PMOS gemäß einigen Ausführungsformen eine (z. B. facettierte) „Sigmaform” aufweist, folgt nach dem Ätzen der SiGe-Aussparung ein weiterer Ätzprozess zum Bilden der Sigmaform. Dieser zusätzliche Ätzprozess hinterätzt die Seitenwand abstandsschicht der Gate-Elektrode und ordnet die Sigmaspitze optimal an einer bestimmten Stelle an. Demzufolge hinterätzt dieser Ätzprozess auch das Substrat 12 unterhalb einer Oberseite der T-förmigen STI. Wenn die STI-Seitenwandabstandsschichten 24 nicht dick genug sind, legt der Sigma-Ätzprozess demgemäß die STI-Seitenwand frei und eliminiert die Keimbildungsschicht, die entlang der (durch das „geschützte” Substratmaterial 12 gebildeten) Seitenwand vorhanden sein kann. Somit sollte die Dicke der STI-Seitenwandabstandsschichten 24 gleich der Dicke der Seitenwandabstandsschichten der Gate-Elektroden zuzüglich einer zusätzlichen Dicke sein, um das seitliche Ätzen während des Ätzprozesses der verbleibenden STI zu ermöglichen. Gemäß einem Beispiel kann die Dicke der Seitenwandabstandsschicht der Gate-Elektroden ungefähr 10 nm betragen, wenn die SiGe-Bereiche definiert sind, und die Sigmaspitze weist einen Zielwert der Gate-Elektrodenüberlappung von ungefähr 1 nm auf; insgesamt werden seitlich also ungefähr 11 nm weggeätzt. Ferner beträgt der Zielwert der seitlichen Nitridätzung während des STI-Ätzprozesses ungefähr 3 nm. Somit kann der Zielwert der Dicke der STI-Seitenwandabstandsschichten 24 bei dem gezeigten Beispiel ungefähr 14 nm betragen.
  • In 8 werden die facettierten Aussparungen 40 mit Stressormaterial 42 ausgefüllt. Das Stressormaterial 42 kann zum Erzeugen epitaxialer Source- und Drain-Stressoren verwendet werden. Gemäß einigen Ausführungsformen kann es sich bei dem Stressormaterial 42 um aufgewachsenes SiGe oder SiC handeln. Ein Vorteil besteht darin, dass das Substratmaterial 12a zwischen den facettierten Aussparungen 40 und der STI-Struktur 36 als Keimbildungsschicht für das Stressormaterial 42 dient. Dadurch werden Kriechströme am Übergang verringert, die auf die Source- und Drain-Bereiche einwirkende Spannung verbessert und der Verbrauch an Schaltungsfläche verringert.
  • 9 zeigt eine andere Struktur gemäß Aspekten der vorliegenden Erfindung. Insbesondere zeigt 9 eine erhabene STI-Struktur 35'. Die erhabene STI-Struktur 35' kann hergestellt werden, indem die Isolatorschicht 14 dicker gemacht und dann mit den übrigen in 1 bis 8 gezeigten Bearbeitungsschritten fortgefahren wird. Alternativ kann die Aussparung 20 tiefer angelegt werden, um größere STI-Seitenwandabstandsschichten 24 in 3 (die den Überhang 34 bilden) zu bilden, und es kann mit den übrigen in 4 bis 8 gezeigten Prozessen fortgefahren werden. Bei einem weiteren alternativen Ansatz in 6 kann ein selektives Ätzmittel verwendet werden, um das Si (z. B. das Substratmaterial 12) zu entfernen, das die STI-Seitenwandabstandsschichten 24 oder andere Materialien im Wesentlichen nicht beeinflusst. Auf diese Weise werden die STI-Seitenwandabstandsschichten 24 nicht oder nicht wesentlich weggeätzt und bieten nach dem Ätzen des Substrats eine erhabene STI-Struktur 35'. Dann kann der Prozess mit den in 7 und 8 gezeigten Bearbeitungsschritten fortgesetzt werden.
  • 10 ist ein Ablaufschaubild eines Entwicklungsprozesses, der in der Halbleiterentwicklung, -herstellung und/oder -prüfung verwendet wird. 10 zeigt ein Blockschaubild eines beispielhaften Entwicklungsprozesses 900, der zum Beispiel beim Entwickeln, Simulieren, Prüfen, Planen und Herstellen von Halbleiter-IC-Logikschaltungen verwendet wird. Der Entwicklungsprozess 900 beinhaltet Prozesse, Maschinen und/oder Mechanismen zum Bearbeiten von Entwurfsstrukturen oder -einheiten, um logisch oder anderweitig funktionell gleichwertige Darstellungen der oben beschriebenen und in 1 bis 9 gezeigten Entwurfsstrukturen und/oder -einheiten zu erzeugen. Die durch den Entwicklungsprozess 900 bearbeiteten und/oder erzeugten Entwurfsstrukturen können auf maschinenlesbaren Übertragungs- oder Speichermedien codiert werden und Daten und/oder Anweisungen enthalten, die auf einem Datenverarbeitungssystem ausgeführt oder anderweitig verarbeitet werden, um eine logisch, strukturell, mechanisch oder anderweitig funktionell gleichwertige Darstellung von Hardwarekomponenten, -schaltkreisen, -einheiten oder -systemen zu erzeugen. Als Maschinen kommen im Sinne einer nicht abschließenden Aufzählung alle in einem IC-Entwicklungsprozess, beispielsweise zum Entwerfen, Herstellen oder Simulieren eines Schaltkreises, einer Komponente, einer Einheit oder eines Systems verwendeten Maschinen infrage. Zum Beispiel können folgende Maschinen verwendet werden: lithografische Maschinen und/oder Anlagen zum Erzeugen von Masken (z. B. Elektronenstrahlschreiber), Computer oder Anlagen zum Simulieren von Entwurfsstrukturen, jede in dem Herstellungs- oder Prüfprozess verwendete Vorrichtung oder beliebige Maschinen zum Programmieren funktionell gleichwertiger Darstellungen der Entwurfsstrukturen in ein beliebiges Medium (z. B. eine Maschine zum Programmieren einer programmierbaren Gatteranordnung).
  • Der Entwicklungsprozess 900 kann je nach Art der zu erstellenden Darstellung variieren. Zum Beispiel kann sich ein Entwicklungsprozess 900 zum Erstellen eines anwendungsspezifischen IC (ASIC) von einem Entwicklungsprozess 900 zum Konstruieren eines Standardkomponente oder von einem Entwicklungsprozess 900 zum Überführen der Schaltung in eine programmierbare Matrix, zum Beispiel eine programmierbare Gatteranordnung (PGA) oder eine von Altera® Inc. oder Xilinx® Inc. angebotene feldprogrammierbare Gatteranordnung unterscheiden.
  • 10 veranschaulicht mehrere solcher Entwurfsstrukturen, die eine Eingabe-Entwurfsstruktur 920 beinhalten, die vorzugsweise durch einen Entwicklungsprozess 910 bearbeitet wird. Bei der Entwurfsstruktur 920 kann es sich um eine Entwurfsstruktur zur logischen Simulation handeln, die durch den Entwicklungsprozess 910 erzeugt und bearbeitet wird, um eine logisch gleichwertige funktionelle Darstellung einer Hardwareeinheit zu erzeugen. Die Entwurfsstruktur 920 kann auch oder alternativ Daten und/oder Programmanweisungen umfassen, die durch den Entwicklungsprozess 910 ausgeführt werden und eine funktionelle Darstellung der physischen Struktur einer Hardwareeinheit erzeugen. Die Entwurfsstruktur 920 kann funktionelle und/oder strukturelle Schaltungsmerkmale darstellen und unter Verwendung der elektronischen computergestützten Konstruktion (ECAD) erzeugt werden, wie sie durch einen erfahrenen Entwickler/Konstrukteur verwendet wird. Wenn die Entwurfsstruktur 920 auf einem maschinenlesbaren Datenübertragungsmedium, einer Gatteranordnung oder einem Speichermedium codiert ist, kann während des Entwicklungsprozesses 910 durch ein oder mehrere Hardware- und/oder Softwaremodule auf sie zugegriffen werden, und sie kann durch diese bearbeitet werden, um eine elektronische Komponente, einen Schaltkreis, ein Elektronik- oder Logikmodul, eine Vorrichtung, eine Einheit oder ein System zu simulieren, wie sie in 1 bis 9 dargestellt sind. Demgemäß kann die Entwurfsstruktur 920 Dateien oder andere Datenstrukturen umfassen, einen durch Mensch und/oder Maschine lesbaren Quellcode, kompilierte Strukturen und durch Computer ausführbare Codestrukturen beinhalten, der durch ein Datenverarbeitungssystem zum Entwickeln oder Simulieren ausgeführt werden, um Schaltkreise oder andere Varianten von Hardware-Logikschaltungen funktionell zu simulieren oder anderweitig darzustellen. Solche Datenstrukturen können durch eine Hardware-Beschreibungssprache (HDL) beschriebene Konstruktionselemente oder andere Datenstrukturen beinhalten, die mit maschinenorientierten HDL-Entwicklungssprachen wie beispielsweise Verilog und VHDL und/oder höheren Entwicklungssprachen wie beispielsweise C oder C++ vereinbar und/oder kompatibel sind.
  • Der Entwicklungsprozess 910 verwendet und schließt Hardware- und/oder Softwaremodule ein zum Synthetisieren, Umsetzen oder anderweitigen Bearbeiten einer funktionell gleichwertigen Konstruktion/Simulation der in 1 bis 9 gezeigten Komponenten, Schaltkreise, Einheiten oder Logikstrukturen, um eine Netzliste 980 zu erstellen, die Entwurfsstrukturen wie beispielsweise die Entwurfsstruktur 920 enthalten kann. Die Netzliste 980 kann zum Beispiel kompilierte oder anderweitig bearbeitete Datenstrukturen umfassen, die eine Liste mit Leitungen, diskreten Komponenten, Logikgattern, Steuerschaltkreisen, E/A-Einheiten, Modellen usw. darstellen, die die Verbindungen zu anderen Elementen und Schaltkreisen in einem Entwurf eines integrierten Schaltkreises beschreibt. Die Netzliste 980 kann unter Verwendung eines iterativen Prozesses synthetisiert werden, wobei die Netzliste 980 je nach den konstruktiven Anforderungen und Parametern für die Einheit einmal oder mehrmals neu synthetisiert wird. Ebenso wie bei anderen Arten der hierin beschriebenen Entwurfsstrukturen kann die Netzliste 980 auf einem maschinenlesbaren Speichermedium aufgezeichnet oder in eine programmierbare Gatteranordnung programmiert werden. Bei dem Medium kann es sich um ein permanentes Speichermedium wie beispielsweise ein magnetisches oder optisches Plattenlaufwerk, eine programmierbare Gatteranordnung, einen Kompakt-Flash-Speicher oder einen anderen Flash-Speicher handeln. Zusätzlich oder alternativ können als Medium ein System- oder Cachespeicher, Pufferspeicher oder elektrisch oder optisch leitende Einheiten und Materialien verwendet werden, an die über das Internet oder andere geeignete Netzwerkmittel die Datenpakete übertragen und auf denen sie zwischenzeitlich gespeichert werden können.
  • Der Entwicklungsprozess 910 kann Hardware- und Softwaremodule zum Bearbeiten einer Vielzahl eingegebener Arten von Datenstrukturen einschließlich der Netzliste 980 beinhalten. Solche Datenstrukturen können sich zum Beispiel innerhalb von Bibliothekselementen 930 befinden und eine Reihe üblicherweise verwendeter Elemente, Schaltkreise und Einheiten, darunter Modelle, Pläne und symbolische Darstellungen, für eine bestimmte Fertigungstechnologie (z. B. für verschiedene Technologieniveaus wie 32 nm, 45 nm, 90 nm, etc.) beinhalten. Die Arten der Datenstrukturen können ferner Konstruktionsspezifikationen 940, Kenndaten 950, Prüfdaten 960, Konstruktionsregeln 970 und Prüfdatendateien 985 beinhalten, die wiederum eingegebene Prüfmuster, ausgegebene Prüfergebnisse und andere Prüfinformationen beinhalten können. Der Entwicklungsprozess 910 kann ferner zum Beispiel mechanische Standardentwicklungsprozesse wie beispielsweise Spannungsanalyse, thermische Analyse, Simulation mechanischer Ereignisse, Prozesssimulation für Arbeitsgänge wie Gießen, Spritzgießen und Formpressen usw. beinhalten. Der Fachmann kann den Umfang der möglichen mechanischen Entwicklungswerkzeuge und -anwendungen abschätzen, die bei dem Entwicklungsprozess 910 verwendet werden, ohne von der sachlich-gegenständlichen Reichweite und dem Wesensgehalt der Erfindung abzuweichen. Der Entwicklungsprozess 910 kann auch Module zum Durchführen der Standardprozesse zur Schaltkreisentwicklung wie beispielsweise Zeitanalyse, Überprüfung, Prüfen der Konstruktionsregeln, Zuordnungs- und Leitwegoperationen usw. beinhalten.
  • Der Entwicklungsprozess 910 verwendet und schließt logische und physische Entwicklungswerkzeuge ein wie beispielsweise HDL-Compiler und Werkzeuge zum Erstellen von Simulationsmodellen zum Bearbeiten der Entwurfsstruktur 920 zusammen mit einigen oder allen der beschriebenen zur Unterstützung erforderlichen Datenstrukturen in Verbindung mit weiteren mechanischen Konstruktionen oder (falls erforderlich) Daten, um eine zweite Entwurfsstruktur 990 zu erzeugen.
  • Die Entwurfsstruktur 990 befindet sich auf einem Speichermedium oder einer programmierbaren Gatteranordnung in einem Datenformat, das für den Austausch von Daten der mechanischen Einheiten und Strukturen (z. B. in den Formaten IGES, DXF, Parasolid XT, JT, DRG oder einem anderen geeigneten Format zum Speichern oder Bearbeiten solcher mechanischer Entwurfsstrukturen gespeicherte Informationen) verwendet wird. Ähnlich wie die Entwurfsstruktur 920 umfasst auch die Entwurfsstruktur 990 vorzugsweise eine oder mehrere Dateien, Datenstrukturen oder andere durch Computer codierte Daten oder Anweisungen, die sich auf Übertragungs- oder Datenspeichermedien befinden und bei Ausführung durch ein ECAD-System eine logisch oder anderweitig funktionell gleichwertige Form einer oder mehrerer der in 1 bis 9 gezeigten Ausführungsformen der Erfindung erzeugen. Gemäß einer Ausführungsform kann die Entwurfsstruktur 990 ein kompiliertes ausführbares HDL-Simulationsmodell umfassen, das die in 1 bis 9 gezeigten Einheiten funktionell simuliert.
  • Die Entwurfsstruktur 990 kann auch ein Datenformat, das zum Austauschen von Planungsdaten von integrierten Schaltkreisen verwendet wird, und/oder ein symbolisches Datenformat verwenden (z. B. in den Formaten GDSII (GDS2), GL1, OASIS, in Zuordnungsdateien oder einem anderen geeigneten Format gespeicherte Informationen zum Speichern solcher konstruktiver Datenstrukturen). Die Entwurfsstruktur 990 kann Informationen umfassen wie zum Beispiel symbolische Daten, Zuordnungsdateien, Prüfdatendateien, Konstruktionsdateien, Fertigungsdaten, Planungsparameter, Leitungen, Metallebenen, Durchkontaktierungen, Formen, Daten zur Produktionssteuerung und andere durch einen Hersteller oder einen anderen Konstrukteur/Entwickler benötigte Daten, um eine oben beschriebene und in 1 bis 9 gezeigte Einheit oder Struktur zu erzeugen. Dann kann die Entwurfsstruktur 990 zur Entwicklungsstufe 995 übergehen, wo zum Beispiel die Entwurfsstruktur 990: zur Fertigung freigegeben, in die Fertigung eingesteuert, zur Maskenherstellung weitergeleitet, an eine andere Entwicklungseinheit gesendet oder zurück an den Kunden gesendet wird usw.
  • Das oben beschriebene Verfahren wird in der Fertigung integrierter Schaltkreischips eingesetzt. Die resultierenden integrierten Schaltkreischips können durch den Hersteller als Rohwafer (das heißt als ganzer Wafer mit vielen ungekapselten Chips), als blanker Einzelchip oder in gekapselter Form verteilt werden. Im letzteren Fall wird der Chip in ein einzelnes Chipgehäuse (beispielsweise einen Kunststoffträger mit Leitungen, die an einer Hauptplatine oder einem anderen Chipträgern) oder in ein Mehrchipgehäuse eingesetzt (beispielsweise einem Keramiksubstrat, das Oberflächenleitungen und/oder eingelassene Verbindungen aufweist). Auf jeden Fall wird der Chip dann mit anderen Chips, diskreten Schaltkreiselementen und/oder anderen Signalverarbeitungseinheiten als Teil entweder (a) eines Zwischenprodukts wie beispielsweise einer Hauptplatine oder (b) eines Endprodukts verbunden. Bei dem Endprodukt kann es sich um ein beliebiges Produkt, das integrierte Schaltkreis-Chips enthält, von Spielzeugen und anderen einfacheren Anwendungen bis hin zu hochentwickelten Computerprodukten mit einem Display, einer Tastatur oder einer anderen Eingabeeinheit und einem zentralen Prozessor handeln.
  • Die Beschreibungen der verschiedenen Ausführungsformen der vorliegenden Erfindung wurden zur Veranschaulichung dargelegt und erheben nicht den Anspruch auf Vollständigkeit oder Beschränkung auf die offengelegten Ausführungsformen. Dem Fachmann sind viele Änderungen und Varianten offensichtlich, ohne von der sachlich-gegenständlichen Reichweite und dem Wesensgehalt der beschriebenen Ausführungsformen abzuweichen. Die hierin gebrauchten Begriffe wurden gewählt, um die Grundgedanken der Ausführungsformen, die praktische Anwendung oder die technische Verbesserung gegenüber den marktüblichen Technologien bestmöglich zu erläutern oder anderen Fachleuten das Verständnis der hierin beschriebenen Ausführungsformen zu erleichtern. Dem Fachmann sind viele Änderungen und Varianten offensichtlich, ohne von der sachlich-gegenständlichen Reichweite und dem Wesensgehalt der beschriebenen Ausführungsformen abzuweichen. Die entsprechenden Strukturen, Materialien, Aktionen und gleichwertigen Entsprechungen aller Mittel oder Schritte zuzüglich Funktionselemente in den Ansprüchen sollen, falls zutreffend, alle Strukturen, Materialien oder Aktionen zum Ausführen der Funktion in Verbindung mit anderen ausdrücklich beanspruchten Elementen beinhalten. Obwohl die Erfindung in Bezug auf Ausführungsformen beschrieben wurde, ist dem Fachmann einsichtig, dass die Erfindung mit Änderungen und innerhalb der sachlich-gegenständlichen Reichweite der angehängten Ansprüche angewendet werden kann.

Claims (14)

  1. Verfahren, das Folgendes umfasst: Bilden einer flachen Grabenisolationsstruktur (STI-Struktur) mit einem Überhang; Bilden eines Gate-Elektrodenstapels; Bilden von Source- und Drain-Aussparungen nahe der STI-Struktur und dem Gate-Elektrodestapel, wobei die Source- und Drain-Aussparungen von der STI-Struktur durch Substratmaterial unterhalb des Überhangs getrennt sind; und Bilden zu dem Gate-Elektrodenstapel gehörender epitaxialer Source- und Drain-Bereiche durch Ausfüllen der Source- und Drain-Aussparungen mit Stressor-Material.
  2. Verfahren nach Anspruch 1, wobei das Bilden des Überhangs Folgendes umfasst: Bilden einer flachen Aussparung innerhalb eines Substrats; und Bilden von Seitenwandabstandsschichten innerhalb der flachen Aussparung.
  3. Verfahren nach Anspruch 2, wobei die flache Aussparung bis zu einer Tiefe von ungefähr 10 nm innerhalb des Substrats gebildet wird.
  4. Verfahren nach einem der Ansprüche 2 bis 3, das ferner das Entfernen von Teilen der Seitenwandabstandsschichten umfasst.
  5. Verfahren nach einem der Ansprüche 2 bis 4, wobei die Seitenwandabstandsschichten aus Isolatormaterial bestehen.
  6. Verfahren nach einem der Ansprüche 2 bis 5, wobei das Bilden der flachen Aussparung Folgendes umfasst: Implantieren eines Dotanden in einen freiliegenden Teil eines Substrats durch eine Öffnung in Schichten oberhalb des Substrats; Tempern des Substrats; und Selektives Ätzen des Substrats unter Verwendung einer Nasschemie.
  7. Verfahren nach Anspruch 6, wobei es sich bei der Nasschemie um eine Chlorchemie handelt.
  8. Verfahren nach einem der Ansprüche 6 bis 7, wobei das Tempern bei ungefähr 900°C bis ungefähr 1.100°C erfolgt.
  9. Verfahren nach Anspruch 8, wobei der Dotand n-leitend ist und eines von Phosphor, Arsen und Antimon umfasst.
  10. Verfahren nach einem der Ansprüche 1 bis 9, wobei das Bilden der Source- und Drain-Aussparungen das Bilden von Facetten entlang einer Seite der STI-Struktur umfasst, die durch das Substratmaterial begrenzt sind.
  11. Verfahren nach einem der Ansprüche 1 bis 10, wobei das Bilden der epitaxialen Source- und Drain-Bereiche das Aufwachsen von SiGe oder SiC innerhalb der Source- und Drain-Aussparungen umfasst, wobei das Substratmaterial als Keimbildungsschicht für das Aufwachsen des SiGe oder SiC dient.
  12. Verfahren nach einem der Ansprüche 1 bis 11, wobei der Überhang als erhabener Überhangteil gebildet wird.
  13. Struktur, die Folgendes umfasst: eine flache Grabenisolationsstruktur (STI-Struktur) mit einem Überhang in einem Substrat; einen Gate-Elektrodenstapel; Source- und Drain-Aussparungen nahe dem Gate-Elektrodenstapel und der STI-Struktur, die durch Substratmaterial begrenzt sind; und epitaxiale Source- und Drain-Bereiche, die die Source- und Drain-Aussparungen mit Stressormaterial ausfüllen und durch das Substratmaterial begrenzt sind.
  14. Verfahren, das Folgendes umfasst: Bilden einer Öffnung in einer oder mehreren auf einem Substrat gebildeten Schichten; Bilden einer Aussparung innerhalb des Substrats, die auf die Öffnung ausgerichtet ist; Bilden von Seitenwandabstandsschichten auf freiliegenden Teilen der Aussparung und der (Öffnung; Bilden eines Grabens innerhalb des Substrats, der auf die Aussparung ausgerichtet ist; Ausfüllen des Grabens und der nicht ausgefüllten Teile der Aussparung mit einem Isolatormaterial, um eine flache Grabenisolationsstruktur (STI-Struktur) zu bilden; Entfernen der einen oder mehreren Schichten und eines oberen Teils der Seitenwandabstandsschichten, um einen Überhang der STI-Struktur zu bilden; Bilden von Source- und Drain-Aussparungen nahe der STI-Struktur und unterhalb des Überhangs, die durch Teile des Substrats unterhalb des Überhangs begrenzt sind; und Ausfüllen der Source- und Drain-Aussparungen mit Stressormaterial, um epitaxiale Source- und Drain-Bereiche zu bilden.
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