CN101490821B - 亚分辨率硅特征及其形成方法 - Google Patents

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Abstract

提供用于在光刻分辨率限制下使硅特征成形的新颖蚀刻技术。至少在沟道区域中，通过使氧化物(102)凹陷且使硅突起(124)暴露于各向同性蚀刻来界定鳍片场效应晶体管装置。在一个实施方案中，通过使用下游微波等离子体蚀刻的具有极佳选择性的干式各向同性蚀刻来形成所述突起(124)的轮廓。

Description

亚分辨率硅特征及其形成方法
技术领域
本发明涉及各向同性地蚀刻硅的方法以及由此形成的装置，尤其是在使用鳍片场效应晶体管(FinFET)装置的密集集成方案的背景中。
背景技术
半导体装置(例如RAM存储器)是计算机应用中通常所使用的装置。通常，迫切希望提高这些类型的装置的密度，以便改进装置性能并降低成本。对于DRAM存储器，存在两种基本组件，即电荷存储单元和用于接入所述电荷存储单元的栅极。随着对增加的密度的需要的出现，需要开发尺寸较小的栅极类型来促成装置的较高密度。
目前在包含存储器应用的多种应用中使用的一种类型的栅极装置是鳍片场效应晶体管装置。一般来说，鳍片场效应晶体管装置形成于半导体衬底(例如硅衬底)上、绝缘体上硅(SOI)衬底或其它类型的材料上。通常，形成鳍片，其为通常由半导体材料(例如硅)制成的垂直延伸的突起。所述鳍片具有两个垂直侧壁，栅极电介质和导体可定位在所述垂直侧壁上，使得当导体被充电时，所得的电场在鳍片中产生沟道区域，所述沟道区域可由鳍片两侧上的电场控制。由于能够从鳍片的至少两侧控制沟道区域，所以可在鳍片中形成导电沟道，所述导电沟道较小，从而促成装置尺寸减小且泄漏减少。
虽然鳍片场效应晶体管装置提供优于传统平面MOSFET装置的优点，但仍需要优化鳍片场效应晶体管的性能。明确地说，降低形成沟道区域的阈值电压和改进装置的可缩放性是重要的设计考虑因素。此外，改进刷新速率和改进现存鳍片场效应晶体管装置的可靠性也被视为用于获得更小鳍片场效应晶体管装置从而允许例如DRAM装置和类似装置的半导体电路上的装置密度更大的重要目标。
鳍片场效应晶体管装置可更有效地缩放的一种方式是改进用于产生所述装置的处理步骤的精度。本发明人已经认识到(例如)，硅蚀刻工艺中的较大程度上的控制为实现鳍片场效应晶体管装置的可靠的装置设计和集成方案的较大灵活性提供了机会。类似地，将了解，硅蚀刻中的经改进的控制将对多种集成电路(IC)结构和工艺有益，尤其是在此蚀刻界定IC特征的横向尺寸的情况下。
发明内容
无
附图说明
图和下文的详细描述内容意在说明而非限制本发明。图针对类似部分(即使不是相同的)使用相似参考编号，且图只是示意性的而不是按比例绘制的。
图1A是半导体衬底上由场隔离材料环绕的多个有效区台面的简化示意性平面图；
图1B是沿图1A中的线1B-1B截取的图1A的有效区的示意性横截面图；
图2是图1B的有效区台面的横截面图，其中已使环绕所述台面的隔离材料凹陷；
图3是在于式各向同性蚀刻以形成鳍片的轮廓之后，图2的有效区台面的横截面图；
图4是图3的有效区台面的横截面图，其中已在鳍片上形成了栅极电介质和栅极导体；
图5是根据图1到图4中所说明的工艺而形成的鳍片场效应晶体管装置的示范性阵列的一部分的简化俯视图；
图6A是形成于衬底上的多个有效区台面的示意性平面图，其中掩模经图案化以仅暴露台面的沟道或栅极区域，以进行镶嵌型处理；
图6B是沿线6B-6B截取的图6A的有效区的横截面图；
图7是图6B的有效区台面的横截面图，其中已仅在暴露的栅极线区域内使隔离材料凹陷；
图8是在仅在沟道或栅极区域内选择性蚀刻以形成鳍片的轮廓之后，图7的有效区台面的横截面图；
图9是图8的鳍片的横截面图，其中已在鳍片上形成了栅极电介质和栅极导体；
图10是使用图6到图9中所说明的镶嵌型工艺形成的鳍片场效应晶体管装置阵列的简化俯视图，展示限制于沟道或栅极区域的鳍片；以及
图11是由并入有通过图6到图9的工艺形成的鳍片场效应晶体管装置的单个有效区台面形成的两个DRAM单元的横截面图。
具体实施方式
本文所描述的实施例提供对硅蚀刻的经改进的控制，且更明确地说，提供相对于例如基于氧化硅的材料的环绕绝缘材料而对硅的各向同性的选择性蚀刻。对硅蚀刻的经改进的控制有利于形成新颖半导体装置，在所说明的实施例中，尤其是在DRAM阵列的背景下，通过密集集成方案中的鳍片场效应晶体管装置来示范说明所述新颖半导体装置。本文所描述的干式蚀刻的各向同性性质有利于横向蚀刻，以在光刻限制下界定横向尺寸。
在下文所描述的工艺中，界定半导体台面，且用隔离材料环绕半导体台面。接着使隔离材料凹陷，使得有效区台面的上部分突起在隔离材料的上表面上方。接着，各向同性地干式蚀刻半导体突起，以界定半导体突起的形成有轮廓的鳍片部分，使得所述形成有轮廓的部分具有减小的宽度。随后，在半导体突起的形成有轮廓的部分上共形地形成栅极电介质和导体。在一个实施例中，通过此形成轮廓而形成的鳍片越过有效区台面的大部分而延伸，在另一实施例中，鳍片被限制于正形成的晶体管的栅极或沟道区域。
通过各向同性地干式蚀刻台面的待接纳导体的上部分，所得轮廓或鳍片在其起伏上具有较大的表面积，且因此有效地增加了晶体管沟道长度。另外，鳍片的上端逐渐变细或为圆形。这会产生具有较好性能特性的鳍片场效应晶体管装置，例如具有减小的阈值电压要求和较好的刷新和可靠性特性的鳍片场效应晶体管。在一个特定实施方案中，干式各向同性蚀刻是远程等离子体蚀刻，其允许更均匀地蚀刻突起的暴露部分。此外，如下文更详细地揭示，可通过选定条件来获得相对于环绕材料的较高选择性。
因此，此工艺允许形成具有经改进的设计特性的半导体装置。前面所提及的优点将通过以下结合附图进行的描述而变得更充分明显。
现在将参看图式，其中相似标号始终指代相似部分。图1A说明半导体衬底100，其中已使用众所周知的掩蔽工艺，在场隔离区域102中形成了多个有效区台面106。尽管图1A、图5、图6A和图10是俯视平面图，但使用阴影来表明不同材料。有效区台面106通过场隔离区域102彼此间隔开。如以下工艺流程中将描述的，首先制作有效区台面106的上部分以使其突起，且接着通过干式各向同性蚀刻来使其选择性地变薄，以增强所得装置的性能特性。
如图1B中所说明，优选以众所周知的方式形成场隔离区域102。通常，场隔离物102呈氧化硅的形式，例如SiO2、TEOS、BPSG、F掺杂的氧化硅或C掺杂的氧化硅，以及通过化学气相沉积或旋涂沉积形成的多种类似材料。在一个特定的浅沟槽隔离(STI)实施方案中，通过使用光刻来掩蔽有效区台面106且蚀刻穿过掩模，来在半导体衬底100中形成沟槽。沉积氧化硅(优选通过旋涂沉积)，以便覆盖衬底100、填充沟槽并覆盖台面106的上表面114。随后，可使用化学机械平坦化(CMP)或其它蚀刻工艺，来使台面106的上表面114平坦化并暴露，使得场隔离物102的上表面112与台面106共面。在其它布置中，场隔离材料可通过氧化(LOCOS)来生长，或通过混合LOCOS和STI工艺来形成。在任一情况下，光刻界定有效区台面106的尺寸，且在所说明的实施例中，用于界定有效区台面106的光刻具有在约50nm与150nm之间(更优选在约60nm与80nm之间)的光刻分辨率限制。将理解，此些系统的分辨率可随着光刻改进而缩放。
虽然优选实施例中未说明，但用于对有效区进行图案化且蚀刻场隔离沟槽的掩模(不管是抗蚀剂掩模还是硬掩模)可任选地保留在原位，以在随后的氧化物凹陷步骤(下文相对于图2而描述)期间保护有效区台面106的上表面114。
如图2中所示，接着相对于台面106使场隔离区域102的材料凹陷，以便暴露有效区台面106的横向侧或侧壁120。在一个特定实施方案中，使用在不较大程度上蚀刻硅的情况下选择性地移除氧化硅的湿式或干式蚀刻工艺来使场隔离材料凹陷。在一个实施方案中，使隔离材料凹陷约500
Figure G2007800258666D00041
与1300之间，例如大约900
Figure G2007800258666D00043
因此在场隔离区域102的现在凹陷的上表面112上留下高度约为900
Figure G2007800258666D00044
的硅突起。
如图3中所说明，随后使用各向同性蚀刻工艺来形成有效区台面106的突起部分的轮廓，以产生有效区台面106的鳍片124，鳍片124相对于下部区域126(其仍受场隔离区域102保护)而逐渐变细。通过各向同性蚀刻使每一鳍片124的上表面128变圆。优选地，鳍片124的最小横向尺寸或宽度小于300
Figure G2007800258666D00045
更优选在约200
Figure G2007800258666D00046
与250
Figure G2007800258666D00047
之间。
由于有争论的小尺寸，以及优选实施例的DRAM阵列的高度缩放的方案所需的精度，申请人已发现干式各向同性蚀刻对使鳍片成形提供较高程度的控制和精度，尤其因为所界定的特征具有在光刻分辨率限制下的尺寸。因此，各向同性蚀刻优选是干式蚀刻，更优选使用远程等离子体的产物，例如在下游微波等离子体反应器中。还已经发现，可使用具有适当化学物质的此反应器来实现对硅的高度选择性。在以下三种工艺制法的两种工艺制法中，所述化学物质包含氧源和氟源。示范性氧源是氧气(O2)，且碳氟化合物气体源(例如，CF4)或NF4可用作氟源。或者，可省略氧。
通过使氧气(O2)和CF4气体流动通过远程等离子体单元来执行示范性的“低选择性”工艺。在此低选择性工艺中使用O2与CF4的相对较高比率(大于15∶1)，且在示范性实施例中，约24∶1的比率会导致约5∶1的硅∶氧化物蚀刻比率的选择性。通过此低选择性工艺，留下较好的均匀性和光滑的结晶硅表面。已发现此干式各向同性蚀刻工艺在蚀刻速率和控制停止点的能力方面提供较大的精度。当各向同性蚀刻实现对特征的横向尺寸改变时，此控制是重要的。应精确地控制此些横向尺寸，以便确保跨阵列从装置到装置、跨芯片从阵列到阵列、跨晶片从芯片到芯片且一批次中从晶片到晶片的均匀性。因为鳍片124是场效应晶体管的功能特征，所以由各向同性蚀刻工艺的变化产生的厚度变化可能导致不一致的装置性能和较低的产率。下表1提供示范性低选择性工艺制法的优选参数范围。
表1
低选择性工艺
  温度(℃)   压力(毫托)   微波功率(瓦)   O2流量(sccm)  CF4流量(sccm)  气体比率(O2∶CF4)   总气体流量(sccm)   近似选择性(Si∶SiO2)
  优选   60-90   300-1500   500-6000   800-1100  30-50  20-30   830-1150   3-5.5
  更优选   80-90   800-1100   1500-2500   900-1000  35-45  22-25   935-1035   3-5.5
或者，较低温度、氧源气体与氟源气体的较低比率以及任选地较低压力可提供相对于例如氧化硅的环绕绝缘材料的“高选择性”。举例来说，下表2提供示范性高选择性工艺制法，其使用小于约5∶1的氧∶氟源气体体积流量比率以及可导致10∶1与25∶1之间的选择性的其它参数偏好。
表2
高选择性工艺
  温度(℃)   压力(毫托)   微波功率(瓦)   O2流量(sccm)   CF4流量(sccm)  气体比率(O2∶CF4)   总气体流量(sccm)   近似选择性(Si∶SiO2)
  优选   20-90   300-1500   250-6000   150-750   150-450  1-5   300-1200   10-25
  更优选   20-60   500-800   250-800   200-700   200-400  1-3   400-1100   18-25
如下表3的工艺所说明，可任选地从工艺中省略氧，同时仍获得高选择性。举例来说，下文的工艺制法连同氟源一起提供呈氦形式的惰性气体，以及合成气体(forming gas)(N2/H2)。如下文的示范性工艺制法和优选范围所说明，可获得15∶1到25∶1的蚀刻选择性(硅∶氧化物)。
表3不具有氧的高选择性工艺
  温度   压力   微波功率   He  流量   N2/H2流量  CF4流量   总气体流   近似选择性
 (℃)   (毫托)   (瓦)   (sccm)   (sccm)   (sccm)   量(sccm)   (Si∶SiO2)
  优选  60-90   300-1500   500-6000   500-2500   0-420   20-120   500-3500   15-25
  更优选  80-90   800-1100   1500-2500   1300-1800   20-370   40-80   1350-1900   18-25
此外，所属领域的技术人员将容易了解各向同性干式蚀刻中的氟源可不同于CF4。举例来说，NF3可代替上文所述的干式各向同性蚀刻制法中的CF4，其中对于给定制法，将NF3流动速率设置为大约是对CF4所给定的流动速率的一半。这是因为在远程等离子体腔室中，NF3更容易游离成自由氟。同样，所属领域的技术人员将容易了解，可对前面所提及的制法进行其它调节，例如可容易地调节压力和功率条件，以用总体蚀刻速率的伴随改变来调节工艺的选择性。
随后，如图4中所示，可在包含逐渐变细的鳍片部分124的有效区台面106上形成栅极电介质131和栅极导体132。栅极导体132优选由多晶硅金属、金属硅化物或任何其它适合设置晶体管功函数的栅极材料形成。虽然说明为单个层，但栅极堆叠通常包含功函数设置电极材料、用于获得较好横向传导性的可选金属捆扎层(strapping layer)以及介电覆盖层(capping layer)。当将电压施加到导体132时，位于栅极导体132下面的有效区106的区域形成导电沟道。由于对优选干式各向同性蚀刻的极佳控制，鳍片124增加了沟道的表面积，具有圆形上表面128以及大体上垂直的侧壁，显示出对通过使氧化物凹陷而界定的硅突起的原始侧壁120(图2)的极佳保真性。
图5是说明使用结合图1到图4所述的工艺形成的若干晶体管装置140的平面图。如所说明，有效区台面106以上述方式跨每一台面106的中心区域逐渐变细，以形成在凹陷的下部分126上方延伸的鳍片124。通过对栅极材料堆叠(例如多晶硅或硅化物、用于获得经改进的横向传导性的金属带以及介电盖)进行毯覆式沉积、光刻图案化和蚀刻，来形成栅极导体132。所述系统的用于界定栅极线132的光刻限制优选在约50nm与150nm之间，但将来的系统可能具有更加精细的分辨率。所得栅极线132与台面106交叉，以在台面106内界定下伏沟道区域，包含鳍片124的在栅极132下面的部分。在导体132的相对侧上界定源极区域136和漏极区域134，且源极/漏极区域134、136可连接到其它组件，比如(例如)位线、存储节点(例如电容器)等，如下文相对于图11的实施例更详细地阐释。虽然图5只说明界定四个鳍片场效应晶体管装置140的两个有效区台面106，但所属领域的技术人员将了解，图5只是示范性的，且可使用上文所述的工艺在有效区台面106上同时形成数千个晶体管140的阵列。
在上文结合图1到图5所述的工艺中，有效区台面106整体上逐渐变细，从而改进所得鳍片场效应晶体管装置的性能特性。通过使半导体台面106逐渐变细或形成半导体台面106的轮廓以形成鳍片124，晶体管的沟道长度加长，而不占用更多有效面积(realestate)，且鳍片124的拐角也是圆形的，使得其降低了形成反相或沟道区域的阈值电压要求，改进了接入装置缩放，且产生装置的更好刷新和可靠性特性。在此特定实施例中，所述方法导致沿其整个长度逐渐变细的台面106。遗憾的是，有效区台面106的鳍片124与下部分126之间的台阶可能对后续图案化和蚀刻步骤造成问题。明确地说，参看图5，远离有效区106的源极区域136和漏极区域134而毯覆式沉积和蚀刻栅极材料。然而，从垂直侧壁上方移除栅极材料较难，且可能导致对源极区域136和漏极区域134中的有效区域的过蚀刻和损害。当随后向那些源极/漏极区域134、136打开触点时，需要再次蚀刻那些相同区域。
图6到图11说明有效区台面106借以仅在待接纳栅极导体132的栅极或沟道区域中逐渐变细的工艺。首先参看图6A，掩蔽层146(例如透明碳或光致抗蚀剂)整体地沉积在衬底100上。在蚀刻沟槽之后，掩蔽层146沉积到衬底100上，从而填充上场隔离材料102，且向下平坦化到台面106的顶面114，如图6B中所示。返回参看图6A，接着对掩蔽层146进行图案化，且对其进行蚀刻，以在掩蔽层146中界定开口148。开口148遵循栅极导体132的图案(例如，见下面的图10)，且掩模146因此遵循相反的图案。因此，同一标线可用于这两个掩模，但具有相反的光致抗蚀剂类型(负对正)。
在有效区106的列之间形成备用线开口149。此备用开口149由于使用将用于对栅极线或字线进行图案化的同一掩模而形成。已发现，均匀间隔的线较容易光刻界定，尤其接近于光刻限制。因此，将在形成掩模开口149的同一位置处形成非功能线。而虚拟线开口149仅暴露下伏场隔离材料102，栅极线开口148暴露下伏氧化物材料102和有效区台面106的暴露区域两者。因为以与未来栅极电极相同的图案形成栅极线开口148，所以仅有效区台面106的栅极或沟道区域由此掩模146暴露。
如图7中所说明，接着使用选择性氧化物蚀刻使场隔离区域102变薄或使其凹陷，以便暴露有效区台面106的侧壁120且形成硅突起。优选地，所述突起在凹陷的场隔离区域102的表面112上方延伸约500
Figure G2007800258666D00071
到1300
Figure G2007800258666D00072
例如约900如所述，仅在通过掩模层146(图6A)暴露的区域148、149中形成凹槽(且因此形成突起)。
随后，如图8中所示，使用(例如)上文相对于表1到表3所述的干式各向同性选择性蚀刻工艺中的一者，穿过掩模146(见图6A)各向同性地蚀刻有效区台面106的突起部分。台面106每一者都留有向圆形端部128逐渐变细的上部区域或鳍片124以及由场隔离材料102环绕的下部区域126。如上文所述，鳍片124的宽度或最小横向尺寸优选小于300
Figure G2007800258666D00081
更优选在约200
Figure G2007800258666D00082
与250
Figure G2007800258666D00083
之间。由于干式蚀刻的各向同性性质，可轻微底切掩模层146(图6A)，且鳍片的任一侧上的凹陷的硅126可稍宽于栅极线148，并随着相对于鳍片124的距离而加宽。
随后，如图9中所示，可在整个衬底上形成栅极电介质131和栅极导体132，且接着使用来自图6A的掩模图案的相反图像，对栅极导体132进行图案化和蚀刻。举例来说，如果在图6A的阶段使用正抗蚀剂，那么可在图10中利用使用同一标线的负抗蚀剂，或反之亦然。因此，栅极电极132以与开口148和149(图6A)相同的图案留在场隔离物102的凹陷的部分中，且到达硅台面106的凹陷的部分中。
因为由于掩模层146(图6A)的缘故，仅有效区台面106的通过线开口148暴露的部分暴露于各向同性蚀刻工艺，所以仅这些部分由此变薄。因此，鳍片124限制于栅极导体132下的沟道区域，也许由于各向同性蚀刻的底切效应而在台面106的边缘附近稍宽。图6到图11中所说明的工艺可被视为类似于镶嵌的工艺，因为栅极132沉积到场隔离物102的凹陷的线或沟槽中。
图10说明有效区台面106在接纳导体132的沟道区域中局部逐渐变细。因为场隔离物102的表面和台面106的大部分(除由栅极导体132交叉的区域外)是共面的，所以从源极区域136和漏极区域134上移除栅极电极堆叠并不困难，因为那些区域中不存在台阶。如图10中还以图形说明，针对每一有效区台面106形成两个晶体管140。共用源极区域136位于两个栅极导体132之间，但晶体管140中的每一者具有其自己的漏极区域134。
现在参看图11，其展示沿进一步处理以完成DRAM单元之后的有效区台面106的长度的横截面。如所属领域的技术人员将了解，所述晶体管中的每一者的沟道从共用源极区136沿有效区台面106的表面向每一晶体管的漏极区域134延伸。此沟道区域因此包含由鳍片124的形成而导致的起伏(见图9)。沟道长度由此相对于平面装置而加长。每一晶体管的沟道区域包含相对于源极/漏极区域134、136而凹陷的鳍片124，以及进一步凹陷的下部区域126，所述下部区域126由图11中的虚线指示，因为它们在横截面中是不可见的。
图11表示由单个有效区台面106形成的两个DRAM单元。每一单元包含晶体管140(包含共用源极136、各个漏极区域134、各个栅极电极132以及形成于其下方的沟道)以及存储装置，其在所说明的实施例中由三维折叠电容器180表示。电容器触点182在每一存储器单元的漏极134与电容器180之间延伸。共用源极136通过位线触点192连接到位线190。
前面的工艺描述若干实施方案，其中形成沟道区域的半导体突起逐渐变细或以其它方式通过干式各向同性蚀刻精确地形成轮廓，从而导致鳍片场效应晶体管装置的性能特性得到改进。干式各向同性蚀刻通过至少在有效区106的沟道区域148内的横向蚀刻作用，有效地减小了有效区台面106的上部分处的宽度，从光刻界定的尺寸减小到优选低于光刻限制的鳍片124宽度。干式各向同性蚀刻给予此特征界定精度和控制。另外，鳍片的圆形端表面128避免了尖锐的拐角和伴随的高场强度。
因此，提供一种用于形成鳍片场效应晶体管装置的方法。所述方法包含在半导体衬底上形成半导体材料的台面，其中所述台面在横向侧上由隔离材料环绕。使隔离材料凹陷，以暴露半导体材料的台面的横向侧。对台面的暴露的横向侧进行干式蚀刻，以减小台面的宽度，并界定半导体材料的台面的形成有轮廓的部分。形成栅极导体，以共形地覆盖半导体材料的台面的形成有轮廓的部分。
还提供一种用于界定半导体结构的横向尺寸的方法。所述方法包含形成从氧化硅表面延伸的半导体突起。对所述半导体突起进行各向同性干式蚀刻，以界定所述半导体突起的形成有轮廓的部分。
还提供一种集成电路。所述集成电路包含由场隔离材料环绕的有效区台面，所述台面包含源极区域、漏极区域以及源极区域与漏极区域之间的沟道区域。半导体鳍片从所述台面的沟道区域突起，而源极区域和漏极区域大体上是平面的。栅极电极贴合沟道区域中的鳍片的表面。
尽管本教示的上文所揭示的实施例已展示、描述并指出了本发明应用于上文所揭示的实施例时的基本新颖特征，但应理解，所属领域的技术人员可在不脱离本教示的范围的情况下，对本文所说明的装置、系统和/或方法的细节的形式作各种省略、替代和改变。因此，本发明的范围不应限于前面的描述内容，而应由所附权利要求书界定。

Claims (39)

1.一种形成鳍片场效应晶体管装置的方法，所述方法包括：
在半导体衬底上形成半导体材料的台面，其中所述台面在横向侧上由隔离材料环绕；
使所述隔离材料凹陷，以部分地暴露所述半导体材料的台面的横向侧；
对所述台面的所述横向侧的暴露部分进行干式蚀刻，以便减小其宽度，从而界定所述半导体材料的台面的形成有轮廓的部分，并使所述形成有轮廓的部分限制于所述台面的晶体管沟道区域，所述形成有轮廓的部分的上表面形成圆形；以及
形成栅极导体，以共形地覆盖所述半导体材料的台面的所述形成有轮廓的部分。
2.根据权利要求1所述的方法，其中形成所述台面包括在所述半导体衬底中蚀刻沟槽，且在所述沟槽中沉积隔离材料。
3.根据权利要求1所述的方法，其中使所述隔离材料凹陷包括选择性地蚀刻所述隔离材料。
4.根据权利要求1所述的方法，其中对所述台面的所述暴露的横向侧进行干式蚀刻包括各向同性干式蚀刻。
5.根据权利要求4所述的方法，其中对所述台面的所述暴露的横向侧进行各向同性干式蚀刻包括使用远程等离子体蚀刻。
6.根据权利要求1所述的方法，其进一步包括掩蔽所述台面和隔离材料的若干部分，以保护所述经掩蔽的部分免受所述凹陷和干式蚀刻。
7.根据权利要求6所述的方法，其中使所述隔离材料凹陷包括在对应于所述栅极导体的图案的掩模开口内选择性地蚀刻所述隔离材料。
8.根据权利要求7所述的方法，其中对所述台面的所述暴露的横向侧进行干式蚀刻包括在对应于所述栅极导体的图案的所述掩模开口内对所述台面进行干式蚀刻。
9.根据权利要求1所述的方法，其中所述台面的所述形成有轮廓的部分具有小于
Figure FSB00000909093900011
Figure FSB00000909093900012
的横向宽度。
10.根据权利要求1所述的方法，其中干式蚀刻包括通过远程等离子体单元来激活氟源。
11.根据权利要求10所述的方法，其进一步包括通过所述远程等离子体单元来提供氧源。
12.根据权利要求11所述的方法，其中所述氟源包括CF4，所述氧源包括O2，且O2:CF4的比率大于15∶1。
13.根据权利要求10所述的方法，其中干式蚀刻选择性地蚀刻硅比蚀刻氧化硅快3到5.5倍。
14.根据权利要求10所述的方法，其中干式蚀刻选择性地蚀刻硅比蚀刻氧化硅快10到25倍。
15.根据权利要求14所述的方法，其中干式蚀刻进一步包括通过所述远程等离子体单元提供合成气体。
16.根据权利要求14所述的方法，其中氧源气体与氟源气体的比率小于5∶1。
17.一种界定半导体结构的横向尺寸的方法，所述方法包括：
形成半导体突起，所述突起部分地在氧化硅表面上方延伸；以及
各向同性地干式蚀刻所述半导体突起的在所述氧化硅表面上方延伸的部分，以界定所述半导体突起的形成有轮廓的部分，并使所述形成有轮廓的部分限制于所述半导体突起的晶体管沟道区域，所述形成有轮廓的部分的上表面形成圆形。
18.根据权利要求17所述的方法，其中形成所述半导体突起包括：
通过浅沟槽隔离来界定由场隔离区域环绕的半导体台面；以及
使环绕所述台面的至少若干部分的所述场隔离区域凹陷，以界定所述氧化硅表面。
19.根据权利要求18所述的方法，其中穿过掩模来进行各向同性干式蚀刻，以使所述形成有轮廓的部分限制于所述半导体台面的晶体管沟道区域。
20.根据权利要求19所述的方法，其中穿过所述用于使所述形成有轮廓的部分限制于所述晶体管沟道区域的掩模来使所述场隔离区域凹陷。
21.根据权利要求17所述的方法，其进一步包括形成晶体管栅极电介质和晶体管，晶体管栅极导体共形地覆盖所述半导体突起的所述形成有轮廓的部分。
22.根据权利要求17所述的方法，其中各向同性干式蚀刻包括使用远程等离子体单元。
23.根据权利要求17所述的方法，其中各向同性干式蚀刻包括提供氟源。
24.根据权利要求23所述的方法，其中各向同性干式蚀刻进一步包括提供氧源。
25.根据权利要求17所述的方法，其中各向同性干式蚀刻包括以比蚀刻所述氧化硅表面快3到5.5倍的速率来选择性地蚀刻所述半导体突起。
26.根据权利要求17所述的方法，其中各向同性干式蚀刻包括以比蚀刻所述氧化硅表面快10到25倍的速率来选择性地蚀刻所述半导体突起。
27.根据权利要求17所述的方法，其中各向同性干式蚀刻包括以比蚀刻所述氧化硅表面快15到25倍的速率来选择性地蚀刻所述半导体突起。
28.根据权利要求17所述的方法，其中所述形成有轮廓的部分具有小于
Figure FSB00000909093900031
的横向宽度尺寸。
29.根据权利要求17所述的方法，其中所述形成有轮廓的部分具有在
Figure FSB00000909093900032
与
Figure FSB00000909093900033
之间的横向宽度。
30.根据权利要求29所述的方法，其进一步包括在所述形成有轮廓的部分上沉积、掩蔽和蚀刻栅极导体，其中掩蔽所述栅极导体包括以50nm与150nm之间的光刻限制使用光刻工艺。
31.根据权利要求17所述的方法，其中所述形成有轮廓的部分具有比用于界定所述半导体台面的光刻工艺的光刻限制小的横向宽度。
32.一种集成电路，其包括：
由场隔离材料环绕的有效区台面，所述台面包含源极区域、漏极区域以及所述源极与漏极区域之间的沟道区域；
半导体鳍片，其在所述台面的所述沟道区域上方朝上突起，所述源极和漏极区域大体上是平面的，其中所述鳍片相对于所述沟道区域具有减小的宽度并且具有圆形上表面；以及
栅极电极，其贴合所述沟道区域中的所述鳍片的表面。
33.根据权利要求32所述的集成电路，其中所述鳍片相对于所述平面源极和漏极区域而凹陷。
34.根据权利要求33所述的集成电路，其中所述沟道区域的邻近所述鳍片的若干部分相对于所述平面源极和漏极区域以及所述鳍片两者凹陷。
35.根据权利要求32所述的集成电路，其中所述栅极电极形成至少部分地凹陷在所述场隔离材料内的字线的一部分。
36.根据权利要求32所述的集成电路，其进一步包括：通过所述源极区域与所述沟道区域间隔开的第二沟道区域；以及第二栅极电极，所述第二沟道区域包括从其突起的第二鳍片，且所述第二栅极电极确认所述第二鳍片的表面。
37.根据权利要求36所述的集成电路，
其进一步包括通过所述第二沟道区域与所述源极区域间隔开的第二漏极区域；
其中所述源极、所述沟道、所述漏极和所述栅极电极界定所述半导体台面的第一晶体管；且
其中所述源极、所述第二沟道、所述第二漏极和所述第二栅极电极界定所述半导体台面的第二晶体管。
38.根据权利要求37所述的集成电路，其进一步包括电连接到所述漏极区域的第一存储电容器、电连接到所述第二漏极区域的第二存储电容器以及电连接到所述源极区域的位线，以在有效区台面上界定两个存储器单元。
39.根据权利要求32所述的集成电路，其中所述鳍片具有小于
Figure FSB00000909093900041
的宽度。
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