CN104576366B - 多栅极晶体管及其制备方法 - Google Patents
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Abstract
本发明揭示了一种多栅极晶体管及其制备方法，包括：提供半导体基底，所述半导体基底包括衬底、栅极氧化层、第一多晶硅层、牺牲氧化层；刻蚀所述半导体基底形成通孔；扩张所述通孔位于第一多晶硅层的尺寸；在所述通孔的底壁和侧壁上沉积一层隔离氧化层，所述隔离氧化层填充所述通孔位于第一多晶硅层处的扩张的部分；在所述通孔中沉积第二多晶硅层，从而所述第二多晶硅层形成第二栅极结构，所述第二多晶硅层两侧的第一多晶硅层形成第一栅极结构和第三栅极结构；在所述第一栅极结构、第二栅极结构、第三栅极结构两侧形成侧墙和源漏极。由此获得的多栅极晶体管，避免了鳍式结构破损的可能，同时增加了沟道的数量，提高了器件的速度。
Description
技术领域
本发明涉及半导体技术领域，特别是涉及一种多栅极晶体管及其制备方法。
背景技术
在先进互补金属氧化物半导体（CMOS）产业中，随着22nm及更小尺寸的到来，为了改善短沟道效应并提高器件的性能，鳍式场效应晶体管（Fin Field-effect transistor，FinFET）由其独特的结构被广泛的采用。
FinFET是一种金属氧化物半导体场效应管，其结构通常是在绝缘体上硅基片上形成，包括狭窄而独立的硅条，作为垂直的沟道结构，也成为鳍片，在鳍片的两侧有栅极结构。一般而言，FinFET具有更小的器件结构，且性能较好。
如图1所示，其为现有技术中的一种FinFET的结构示意图，其包括：衬底10、源极11、漏极12、鳍片13及围绕在鳍片13两侧及上方的栅极结构14。这种结构尽管有效的提升了器件的性能，但是业内也逐渐的发现FinFET的诸多缺陷。例如一般情况下，该鳍片13很薄，这就容易导致在生产过程中其稳定性差，受到外界影响时容易产生异常。比如震动等情况下就会导致鳍片13破损，因此，如何改善这一问题，已经极为重要。
发明内容
本发明的目的在于，提供一种多栅极晶体管及其制备方法，由此获得的多栅极晶体管能够克服FinFET器件的不足，并使得器件的迁移率大大提升。
为解决上述技术问题，本发明提供一种多栅极晶体管的制备方法，包括：
提供半导体基底，所述半导体基底包括衬底、依次沉积于所述衬底上的栅极氧化层、第一多晶硅层、牺牲氧化层；
刻蚀所述半导体基底形成通孔，所述通孔贯穿所述牺牲氧化层、第一多晶硅层、栅极氧化层及部分衬底；
扩张所述通孔位于第一多晶硅层的尺寸；
在所述通孔的底壁和侧壁上沉积一层隔离氧化层，所述隔离氧化层填充所述通孔位于第一多晶硅层处的扩张的尺寸；
在所述通孔中沉积第二多晶硅层，从而所述第二多晶硅层形成第二栅极结构，所述第二多晶硅层两侧的第一多晶硅层形成第一栅极结构和第三栅极结构；
在所述第一栅极结构、第二栅极结构、第三栅极结构两侧形成侧墙；
在所述第一栅极结构、第二栅极结构、第三栅极结构两侧形成源漏极。
可选的，对于所述的多栅极晶体管的制备方法，所述通孔高度为20nm-60nm，所述通孔位于所述衬底的高度范围为5nm-20nm。
可选的，对于所述的多栅极晶体管的制备方法，扩张所述通孔位于第一多晶硅层的尺寸的范围为2nm-8nm。
可选的，对于所述的多栅极晶体管的制备方法，所述栅极氧化层、第一多晶硅层、牺牲氧化层的宽度相同，且小于所述衬底的宽度。
可选的，对于所述的多栅极晶体管的制备方法，在刻蚀所述半导体基底形成通孔之前，还包括：
在所述半导体基底上形成硬掩膜层，所述硬掩膜层覆盖所述衬底及牺牲氧化层。
可选的，对于所述的多栅极晶体管的制备方法，所述通孔贯穿所述硬掩膜层。
可选的，对于所述的多栅极晶体管的制备方法，在所述通孔中沉积第二多晶硅层，从而所述第二多晶硅层形成第二栅极结构包括：
在所述通孔中沉积第二多晶硅层；
去除所述第一多晶硅层上表面所在平面上方的各层；
形成覆盖氧化层，所述覆盖氧化层覆盖所述第一多晶硅层、第二多晶硅层及隔离氧化层。
可选的，对于所述的多栅极晶体管的制备方法，在形成覆盖氧化层之后，在形成侧墙之前，还包括：
去除所述衬底上的硬掩膜层。
可选的，对于所述的多栅极晶体管的制备方法，采用干法刻蚀工艺形成所述通孔并扩张所述通孔位于第一多晶硅层的尺寸。
可选的，对于所述的多栅极晶体管的制备方法，所述源漏极的形成方法包括：
在所述衬底中形成沟槽；
进行LDD沉积；
进行源漏沉积。
可选的，对于所述的多栅极晶体管的制备方法，所述LDD沉积包括进行掺杂B的硅生长。
可选的，对于所述的多栅极晶体管的制备方法，所述源漏沉积包括进行梯度掺杂B、P的硅锗生长或者硅碳生长，或者采用源漏离子注入方式形成。
可选的，对于所述的多栅极晶体管的制备方法，在进行源漏沉积后，还包括：
对所述半导体基底进行含有N、F、Ar的气浆进行处理。
相应的，本发明提供一种多栅极晶体管，包括：
衬底，第一栅极结构、第二栅极结构、第三栅极结构，所述第一栅极结构和第三栅极结构位于所述衬底上，所述第二栅极结构位于所述第一栅极结构和第三栅极结构之间，且部分位于所述衬底中；
位于所述第一栅极结构、第二栅极结构、第三栅极结构两侧的源漏极。
可选的，对于所述的多栅极晶体管，所述第二栅极结构位于衬底的高度为5nm-20nm。
可选的，对于所述的多栅极晶体管，所述第二栅极结构与第一栅极结构和第三栅极结构通过隔离氧化层隔离，所述隔离氧化层的厚度为2nm-8nm。
与现有技术相比，本发明提供的多栅极晶体管及其制备方法中，形成有包括一部分位于衬底中的第二栅极结构，所述第二栅极结构位于衬底上方两侧分别形成有第一栅极结构和第三栅极结构，从而避免了鳍片结构易破损的情况，同时由于第二栅极结构的一部分位于衬底中，则可以形成有更多的沟道，从而大大的提高器件的反应速度。
附图说明
图1为现有技术中一种FinFET的结构示意图；
图2为本发明一实施例中多栅极晶体管的制备方法的流程图；
图3a-图11b为本发明一实施例中多栅极晶体管的制备方法的过程中器件结构的示意图。
具体实施方式
下面将结合示意图对本发明的多栅极晶体管及其制备方法进行更详细的描述，其中表示了本发明的优选实施例，应该理解本领域技术人员可以修改在此描述的本发明，而仍然实现本发明的有利效果。因此，下列描述应当被理解为对于本领域技术人员的广泛知道，而并不作为对本发明的限制。
为了清楚，不描述实际实施例的全部特征。在下列描述中，不详细描述公知的功能和结构，因为它们会使本发明由于不必要的细节而混乱。应当认为在任何实际实施例的开发中，必须做出大量实施细节以实现开发者的特定目标，例如按照有关系统或有关商业的限制，由一个实施例改变为另一个实施例。另外，应当认为这种开发工作可能是复杂和耗费时间的，但是对于本领域技术人员来说仅仅是常规工作。
在下列段落中参照附图以举例方式更具体地描述本发明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
本发明的核心思想在于，提供一种多栅极晶体管的制备方法，包括将第二栅极结构的一部分设置于衬底中，所述第二栅极结构位于衬底上方两侧分别形成有第一栅极结构和第三栅极结构，。
结合上述核心思想，本发明提供的多栅极晶体管的制备方法，包括：
步骤S101，提供半导体基底，所述半导体基底包括衬底、依次沉积于所述衬底上的栅极氧化层、第一多晶硅层、牺牲氧化层；
步骤S102，刻蚀所述半导体基底形成通孔，所述通孔贯穿所述牺牲氧化层、第一多晶硅层、栅极氧化层及部分衬底；
步骤S103，扩张所述通孔位于第一多晶硅层的尺寸；
步骤S104，在所述通孔的底壁和侧壁上沉积一层隔离氧化层，所述隔离氧化层填充所述通孔位于第一多晶硅层处的扩张的尺寸；
步骤S105，在所述通孔中沉积第二多晶硅层，从而所述第二多晶硅层形成第二栅极结构，所述第二多晶硅层两侧的第一多晶硅层形成第一栅极结构和第三栅极结构；
步骤S106，在所述第一栅极结构、第二栅极结构、第三栅极结构两侧形成侧墙；
步骤S107，在所述第一栅极结构、第二栅极结构、第三栅极结构两侧形成源漏极。
以下列举所述多栅极晶体管的制备方法的较优实施例，以清楚说明本发明的内容，应当明确的是，本发明的内容并不限制于以下实施例，其他通过本领域普通技术人员的常规技术手段的改进亦在本发明的思想范围之内。
请结合图2-图11b，具体说明本发明的多栅极晶体管的制备方法。其中，图2为本发明一实施例中多栅极晶体管的制备方法的流程图，图3a-图11b为本发明一实施例中多栅极晶体管的制备方法中器件结构的示意图。
首先，如图3a-图3c所示，进行步骤S101，提供半导体基底，具体的，图3a为俯视图，图3b为沿A-A’线的剖视图，图3c为沿B-B’方向的视图（即左视图），所述半导体基底由衬底10、依次沉积于所述衬底10上的栅极氧化层21、第一多晶硅层2、牺牲氧化层23，其中，所述衬底10可以是硅衬底、绝缘体上硅（SOI）衬底等，在本实施例中，优选为SOI衬底。其中，所述栅极氧化层21、第一多晶硅层22及牺牲氧化层23的宽度相同，如图3c所示，所述衬底10的宽度大于所述栅极氧化层21、第一多晶硅层2及牺牲氧化层23的宽度。在其余附图中，未经说明的，皆是在制备过程沿A-A’线的剖视图。
请参考图4，其为左视图，在所述半导体基底上形成一硬掩膜层24，所述硬掩膜层24覆盖所述衬底及牺牲氧化层23，在一个较优实施例中，所述硬掩膜层可以是氮化硅层。
请参考图5a，进行步骤S102，刻蚀所述半导体基底形成通孔30，所述通孔30贯穿所述硬掩膜层24、牺牲氧化层23、第一多晶硅层22、栅极氧化层21及部分衬底10；为了清楚表明本次通孔30的结构，请参考图5b的俯视图，所述通孔30在宽度方向（即图5b的竖直方向）上完全去除第一多晶硅层。在本实施例中，采用干法刻蚀去除相应的各层以形成所述通孔30。所述通孔30的高度可以是20nm-60nm，例如优选20nm、30nm、45nm、55nm；所述通孔30位于衬底10中的高度可以是5nm-20nm，例如优选8nm、10nm、15nm、20nm。
接着，请参考图6a，进行步骤S103，扩张所述通孔30位于所述第一多晶硅层22的尺寸，使得通孔30在第一多晶硅层22中变大，可结合如图6b所示的俯视图，获得扩张的部分31。扩张所述通孔30时可以采用干法刻蚀工艺进行。所述扩张的部分31宽度可以是2nm-8nm
然后，请参考图7，进行步骤S104，在所述通孔30的底壁和侧壁上沉积一层隔离氧化层32，所述隔离氧化层32填充所述通孔30位于第一多晶硅层22处的扩张的部分31；较优的，采用气相沉积工艺形成所述隔离氧化层32，所述隔离氧化层32在衬底10中分为底端部分321和侧壁部分322、323，所述底端部分321和侧壁部分322、323的厚度优选为1.0nm～3.5nm。
接着，请参考图8，进行步骤S105，在所述通孔中沉积第二多晶硅层33，从而所述第二多晶硅层33形成第二栅极结构，显然的，所述第二栅极结构还包括例如底端部分321和侧壁部分322、323。所述第二多晶硅层33两侧的第一多晶硅层22则形成第一栅极结构和第三栅极结构。由于上述过程中形成了扩张的部分，使得相邻栅极结构之间有着较厚的隔离氧化层32，因此有效地避免了栅极结构相互之间的影响。
在形成第二多晶硅层33后，首先采用平坦化工艺，例如化学机械研磨工艺去除所述第一多晶硅层22上表面所在平面上方的各层，包括部分硬掩膜层24、牺牲氧化层23、部分隔离氧化层32及部分第二多晶硅层33。然后形成覆盖氧化层25，所述覆盖氧化层25覆盖所述第一多晶硅层22、第二多晶硅层33及隔离氧化层32。
之后，去除剩余的硬掩膜层，例如位于衬底10上的硬掩膜层。
请参考图9，其为左视图，进行步骤S106，在所述第一栅极结构、第二栅极结构、第三栅极结构两侧形成侧墙34。然后请参考如图10所示的俯视图，进行步骤S107，在所述第一栅极结构、第二栅极结构、第三栅极结构两侧形成源漏极。由图10也能够有利于理解图9中侧墙34的形状。
具体的，所述源漏极的形成方法包括：首先，在所述衬底10中形成沟槽，所述沟槽分立于所述第一栅极结构、第二栅极结构、第三栅极结构两侧；接着，进行LDD（lightlydoped drain）沉积，例如在本实施例中，所述LDD沉积可以是包括进行掺杂B的硅生长，形成浅掺杂区41；之后，进行源漏沉积，对于PMOS结构而言，所述源漏沉积包括进行梯度掺杂B、P的硅锗生长，对于NMOS结构而言，所述源漏沉积包括进行梯度掺杂B、P的硅碳生长，以形成源漏极42；或者，在另一优选实施例中，可以采用源漏离子注入的方式形成所述源漏极42。
较佳的，在形成源漏极42后，还包括：对所述半导体基底进行含有N、F、Ar的气浆进行处理，以提高应力效果。
经过上述工艺，可以形成一种多栅极晶体管，包括：
衬底，第一栅极结构、第二栅极结构、第三栅极结构，所述第一栅极结构和第三栅极结构位于所述衬底上，所述第二栅极结构位于所述第一栅极结构和第三栅极结构之间，且部分位于所述衬底中，所述第二栅极结构位于所述衬底的高度为5nm-20nm；所述第二栅极结构与第一栅极结构和第三栅极结构通过隔离氧化层隔离，所述隔离氧化层的厚度为2nm-8nm；以及
位于所述第一栅极结构、第二栅极结构、第三栅极结构两侧的衬底中的源漏极。
请结合图8、图10、图11a-图11b对本发明的多栅极晶体管加以说明。
在第一栅极结构、第二栅极结构及第三栅极结构两侧的衬底中皆存在有源漏极，故请结合图10及图11a-图11b，图11a为图10中沿C-C’线的剖视图，则当施加电压后，在源漏极42之间将形成通道。图11b为为图10中沿D-D’线的剖视图，则当施加电压后，在源漏极42之间也形成通道，在此表现为底端部分321，由于第二栅极结构部分处于衬底中，是掩埋式，故请结合图8，在侧壁部分322、323处也将形成通道，因此，采用本发明能够获得5个通道的结构，这能够极大的提高器件的迁移率（mobility）和反应速度。
本发明以形成三个栅极结构为例进行了说明，可以理解的是，在上述基础上，本领域技术人员应当能够获得包括三个以上栅极的结构，本发明对此不再详述。
综上所述，本发明提供的多栅极晶体管及其制备方法中，形成的多栅极晶体管包括有第一栅极结构、第二栅极结构、第三栅极结构，所述第一栅极结构和第三栅极结构位于所述衬底上，所述第二栅极结构位于所述第一栅极结构和第三栅极结构之间，且部分位于所述衬底中；及位于所述第一栅极结构、第二栅极结构、第三栅极结构两侧的衬底中的源漏极。与现有技术相比，本发明提供的多栅极晶体管及其制备方法具有以下优点：
本发明的多栅极晶体管的制备方法，不需要形成鳍式结构，从而避免了鳍式结构的破损，提高了良率。本发明使得第二栅极结构的一部分位于衬底中，由此获得的多栅极晶体管，具有更多的沟道，从而大大的提高了器件的迁移率和反应速度。
显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。
Claims (16)
1.一种多栅极晶体管的制备方法，包括：
提供半导体基底，所述半导体基底包括衬底、依次沉积于所述衬底上的栅极氧化层、第一多晶硅层、牺牲氧化层；
刻蚀所述半导体基底形成通孔，所述通孔贯穿所述牺牲氧化层、第一多晶硅层、栅极氧化层及部分衬底；
扩张所述通孔位于第一多晶硅层的尺寸；
在所述通孔的底壁和侧壁上沉积一层隔离氧化层，所述隔离氧化层填充所述通孔位于第一多晶硅层处的扩张的部分；
在所述通孔中沉积第二多晶硅层，从而所述第二多晶硅层形成第二栅极结构，所述第二多晶硅层两侧的第一多晶硅层形成第一栅极结构和第三栅极结构；
在所述第一栅极结构、第二栅极结构、第三栅极结构两侧形成侧墙；
在所述第一栅极结构、第二栅极结构、第三栅极结构两侧形成源漏极。
2.如权利要求1所述的多栅极晶体管的制备方法，其特征在于，所述通孔高度为20nm-60nm，所述通孔位于所述衬底的高度范围为5nm-20nm。
3.如权利要求1所述的多栅极晶体管的制备方法，其特征在于，扩张所述通孔位于第一多晶硅层的尺寸的范围为2nm-8nm。
4.如权利要求1所述的多栅极晶体管的制备方法，其特征在于，所述栅极氧化层、第一多晶硅层、牺牲氧化层的宽度相同，且小于所述衬底的宽度。
5.如权利要求4所述的多栅极晶体管的制备方法，其特征在于，在刻蚀所述半导体基底形成通孔之前，还包括：
在所述半导体基底上形成硬掩膜层，所述硬掩膜层覆盖所述衬底及牺牲氧化层。
6.如权利要求5所述的多栅极晶体管的制备方法，其特征在于，所述通孔贯穿所述硬掩膜层。
7.如权利要求5所述的多栅极晶体管的制备方法，其特征在于，在所述通孔中沉积第二多晶硅层，从而所述第二多晶硅层形成第二栅极结构包括：
在所述通孔中沉积第二多晶硅层；
去除所述第一多晶硅层上表面所在平面上方的各层；
形成覆盖氧化层，所述覆盖氧化层覆盖所述第一多晶硅层、第二多晶硅层及隔离氧化层。
8.如权利要求7所述的多栅极晶体管的制备方法，其特征在于，在形成覆盖氧化层之后，在形成侧墙之前，还包括：
去除所述衬底上的硬掩膜层。
9.如权利要求1所述的多栅极晶体管的制备方法，其特征在于，采用干法刻蚀工艺形成所述通孔并扩张所述通孔位于第一多晶硅层的尺寸。
10.如权利要求1所述的多栅极晶体管的制备方法，其特征在于，所述源漏极的形成方法包括：
在所述衬底中形成沟槽；
进行LDD沉积；
进行源漏沉积。
11.如权利要求10所述的多栅极晶体管的制备方法，其特征在于，所述LDD沉积包括进行掺杂B的硅生长。
12.如权利要求10所述的多栅极晶体管的制备方法，其特征在于，所述源漏沉积包括进行梯度掺杂B、P的硅锗生长或者硅碳生长，或者采用源漏离子注入方式形成。
13.如权利要求10所述的多栅极晶体管的制备方法，其特征在于，在进行源漏沉积后，还包括：
对所述半导体基底进行含有N、F、Ar的气浆进行处理。
14.一种多栅极晶体管，其特征在于，包括：
衬底；
位于所述衬底上的栅极氧化层；
并行排布的第一栅极结构、第二栅极结构、第三栅极结构，所述第一栅极结构和第三栅极结构位于所述栅极氧化层上，所述第二栅极结构位于所述第一栅极结构和第三栅极结构之间，且穿过所述栅极氧化层以部分位于所述衬底中；
位于所述第一栅极结构、第二栅极结构、第三栅极结构两侧的源漏极。
15.如权利要求14所述的多栅极晶体管，其特征在于，所述第二栅极结构位于衬底的高度为5nm-20nm。
16.如权利要求14所述的多栅极晶体管的制备方法，其特征在于，所述第二栅极结构与第一栅极结构和第三栅极结构通过隔离氧化层隔离，所述隔离氧化层的厚度为2nm-8nm。
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