CN106169425B - 用于块材鳍式场效晶体管结构的无植入物冲穿掺杂层形成 - Google Patents

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Abstract

本发明涉及一种用于块材鳍式场效晶体管结构的无植入物冲穿掺杂层形成。使用经掺杂氧化物，在块材鳍式场效晶体管结构中形成冲穿终止层。通过退火，驱使掺质进入衬底及晶鳍的基座部分。冲穿终止层包括p型区反n型区，这两区都可实质等距离伸入半导体晶鳍。

Description

用于块材鳍式场效晶体管结构的无植入物冲穿掺杂层形成
技术领域
本发明涉及物理科学，并且更具体地说，涉及鳍式场效晶体管(FinFET)结构及其制造方法。
背景技术
场效晶体管(FET)有一些类型具有三维、非平面型组态，包括在半导体衬底上面延展的类鳍结构。此类场效晶体管称为FinFET。衬底可包括绝缘体上半导体(SOI)衬底或块材半导体衬底。硅鳍通过诸如侧壁影像移转(SIT)等已知技术，在衬底上的一些FinFET中形成。包括SOI衬底的FinFET结构可在光微影后，部分通过选择性地将结晶硅层向下蚀刻至其氧化物或其它绝缘层来形成。运用SOI衬底时，有效鳍高是以SOI厚度来设定。在块材鳍式场效晶体管中，有效鳍高是以氧化物厚度及经蚀刻鳍高来设定。FinFET的栅极可使用“栅极先制”程序来形成，其中栅极堆叠及间隔物是在选择性磊晶生长前先形成，其中源极与漏极区是经放大。可替代地运用“栅极后制”程序，其中源极/漏极区紧接在晶鳍图型化之后形成。栅极后制程序会涉及制作虚设栅极、制造晶体管的其它元件、移除该虚设栅极、以及以实际栅极材料取代该经移除虚设栅极。
nFET及pFET两者可在相同衬底上形成。硅通道可运用于两种装置类型。混合通道FinFET的特征在于使用位在nFET区中的硅通道、以及位在pFET区中的硅锗通道。可在晶鳍下面引进杂质以提供冲穿终止(PTS)。块材鳍式场效晶体管装置的晶鳍中的冲穿隔离是为了避免漏电而提供，并且一般地形成有井植入物。离子布植到应变半导体内会使应变半导体松弛。较高的晶鳍需要更深的植入物。
发明内容
本发明的原理提供一种例示性制造方法，其包括：获得包括具有nFET区与pFET区的半导体衬底的结构、多个延展自该衬底的平行半导体晶鳍、以及多条将所述半导体晶鳍隔开的通道。p掺杂氧化物层部分填充所述通道的一或多个，并且直接接触该衬底的该nFET区以及该nFET区中所述半导体晶鳍的一或多个。n掺杂氧化物层部分填充所述通道的一或多个，并且直接接触该衬底的该pFET区以及该pFET区中所述半导体晶鳍的一或多个。实质未掺杂介电层填充该多条通道，并且上覆该p掺杂氧化物层及该n掺杂氧化物层。本方法更包括：退火该结构以形成冲穿终止层，该退火该结构的步骤造成p型掺质受到驱使，自该p掺杂氧化物层进入该nFET区中所述半导体晶鳍的一或多个、并进入该衬底的该nFET区，并且造成n型掺质受到驱使，自该n掺杂氧化物层进入该pFET区中所述半导体晶鳍的一或多个、并进入该衬底的该pFET区。退火该结构后，移除至少部分该实质未掺杂介电层，从而曝露所述半导体晶鳍的侧壁。
提供一例示性结构，该结构包括具有顶端表面及第一与第二区的半导体衬底、多个延展自该半导体衬底的该顶端表面的平行半导体晶鳍，所述半导体晶鳍的一或多个延展自该第一区，并且所述半导体晶鳍的一或多个延展自该第二区，所述半导体晶鳍界定多条通道。p型冲穿终止层位在该半导体衬底的该第一区以及延展自该第一区的该一或多个半导体晶鳍内，该p型冲穿终止层包括经扩散p型掺质。n型冲穿终止层位在该半导体衬底的该第二区以及延展自该第二区的该一或多个半导体晶鳍内，该n型冲穿终止层包括经扩散n型掺质。未掺杂氧化物层部分填充所述通道。
“有助于”动作于本文中使用时，包括进行该动作、使该动作更容易、帮助进行该动作、或令该动作得以进行。因此，举例而言且非限制，一个处理器上执行的指令可能通过发送适当数据或命令以造成或协助一动作得以进行，而有助于该动作通过远端处理器上执行的指令来进行。为了避免疑虑，若一作用器以有别于进行一动作的方式而有助于该动作，则该动作依然是由一些实体或实体组合来进行。
FinFET结构及制造方法如本文中所揭示，可提供实质有助益的技术功效。举例而言，一或多个具体实施例可提供以下优点之一或多者：
·通过使用应变半导体材料增强效能；
·通过将经掺杂局部隔离用于冲穿终止层，免除离子布植及其产生的晶体破坏；
·处理技术适用于次20nm节点技术；
·有效解决混合结构中掺质的不同扩散特性。
这些及其它特征与优点通过以下说明性具体实施例的详细说明，并且配合附图阅读，将会显而易见。
附图说明
图1为块材硅衬底的示意图，其包括平行晶鳍阵列及位在所述晶鳍上的硬掩膜；
图2为展示图1所示结构的nFET区上方形成掩膜的示意图；
图3为展示图2所示结构的pFET区上方沉积掩膜层的示意图；
图4为展示自nFET区移除掩膜的示意图；
图5为展示图4所示结构的nFET区上沉积p掺杂氧化物材料的示意图；
图6为展示自该结构的pFET区移除该掩膜的示意图；
图7为展示图6所示结构的pFET区上沉积n掺杂氧化物材料的示意图；
图8为展示图7所示结构经化学机械研磨后的示意图；
图9为展示使经掺杂氧化物材料凹陷的示意图；
图10为展示以未掺杂氧化物材料填充凹口的示意图；
图11为展示退火该结构以驱使掺质进入晶鳍的基座部分的示意图；
图12为展示经退火结构在晶鳍之间氧化物材料移除后的示意图；
图13为展示在晶鳍之间沉积未掺杂氧化物层的示意图；
图14为展示图11所示未掺杂氧化物层凹陷后所获得的结构的示意图；
图15为展示混合结构的示意图，该混合结构包括平行的硅与硅锗鳍构成的阵列；
图16为展示图15所示结构的示意图，其包括形成于pFET区上的掩膜；
图17为展示图16所示结构的nFET区上方所沉积掩膜的示意图；
图18为展示自该结构的pFET区移除掩膜的示意图；
图19为展示以n掺杂氧化物材料填充该结构的pFET区的示意图；
图20为展示n掺杂氧化物材料凹陷的示意图；
图21为展示以未掺杂氧化物材料填充pFET区中晶鳍之间的区域的示意图；
图22为展示自图21所示结构的nFET区移除掩膜的示意图；
图23为展示图22所示结构的nFET区上形成p掺杂氧化物层的示意图；
图24为展示图23所示结构经化学机械研磨后的示意图；
图25为展示介于晶鳍之间的氧化物材料中所形成凹口的示意图；
图26为展示以未掺杂氧化物材料填充晶鳍之间的区域的示意图；
图27为展示该结构在进行退火以驱使掺质进入晶鳍的基座部分后的示意图，以及
图28为展示经退火结构在未掺杂氧化物材料凹陷后的示意图。
具体实施方式
FinFET结构的特征在于半导体衬底上形成的晶鳍。此类衬底如上所述，包括块材硅衬底(晶鳍在块材上)及SOI衬底(晶鳍在SOI上)。下文论述的程序适用于制造方法硅通道及混合通道FinFET结构，其中，所欲者是设置包含硅与硅锗的晶鳍。图1至图13绘示可在制造可用以形成nFET与pFET装置的鳍形结构时循序进行的例示性步骤，所了解的是，附加步骤可能有需要或合乎理想。制造可始于部分完成的结构，在这种情兄下，下文所述步骤的一或多个可省略。
图1展示的是包括由结晶硅所构成的块材半导体衬底21的结构20。衬底的形式可以是实质未掺杂的晶圆。平行晶鳍22构成的阵列是由具有氮化硅(Si3N4)硬掩膜24的衬底形成。此一掩膜24可使用诸如旋转涂布、CVD、等离子体辅助式CVD、或其它已知技术等常用的沉积技术在衬底上沉积。晶鳍22相对衬底垂直延展，而硬掩膜24有部分留在晶鳍之上。衬底指定为nFET的区域是要在之后形成nFET装置，而指定为FET的区域是要形成pFET装置。如所属技术领域已知，nFET装置的特征在于n+源极/漏极区，而pFET装置具有p+源极/漏极区。所示晶鳍22尽管在示意图中具有垂直侧壁及水平顶端表面，仍将了解的是，FinFET结构中的晶鳍可具有某种程度不同的组态，例如三角形组态，其中晶鳍基座比晶鳍的顶端更宽。举例而言，块材硅衬底上形成的锥形晶鳍有助于以氧化物材料填充介于晶鳍之间的凹穴，但不会形成空洞。结构20从而可包括具有非完全垂直侧边的晶鳍。鳍高较佳为均等。鳍高、宽度及间距是根据制造商偏好进一步选择。在一些具体实施例中，鳍高的范围介于10nm至50nm之间。衬底在例示性具体实施例中是(100)衬底，其经定向而使得单晶硅鳍22的侧壁属于(110)表面。如以上所述，晶鳍22的侧壁可能不是精确垂直。如本文中(110)表面所述的表面至少接近(110)表面，但可能或可能非精确的(110)表面。
请参阅图2，结构20上进一步形成掩膜26。在一或多个具体实施例中，掩膜系氧化物掩膜，例如：二氧化硅。掩膜可通过化学气相沉积(CVD)或其它合适的程序进行沉积。如图所示，掩膜在沉积并图型化之后，包覆衬底的经曝露部分以及nFET区中的晶鳍22。
请参阅图3，第三掩膜28于结构上方进行沉积，以致介于晶鳍之间的区域是在该结构的该区域中进行填充，用意在于形成pFET装置。在一或多个具体实施例中，运用的是非晶碳(a-carbon)填充。此一掩膜可使用诸如化学气相沉积或等离子体增强型化学气相沉积(PECVD)等常用的沉积技术进行沉积。
请参阅图4，氧化物掩膜26移除自衬底的nFET区。缓冲氟化氢(HF)溶液可用于自硅衬底及晶鳍选择性移除二氧化硅掩膜，而pFET区则受到非晶碳掩膜保护。诸如硼硅酸玻璃(BSG)的p掺杂二氧化硅材料30是在产生的结构上沉积，并且填充nFET区中介于晶鳍22之间的区域，如图5所示。一些例示性具体实施例中运用的是经掺杂旋覆玻璃(SOG)。含硼、磷或砷的经掺杂SOG有在市售。大气压化学气相沉积(APCVD)、低压化学气相沉积(LPCVD)以及PECVD是其它用于由适用的先驱物材料在硅衬底上沉积经掺杂及未掺杂二氧化硅材料的已知技术。非晶碳掩膜28接着使用常用的低温灰化程序进行移除。从而获得如图6示意性绘示的结构32。移除非晶碳掩膜期间，实质没有掺质扩散到nFET区中的晶鳍22内。
请参阅图7，结构32的pFET区是以n掺杂氧化物材料34填充，例如掺杂磷或砷的二氧化硅。磷硅酸盐玻璃(PSG)及砷硅酸盐玻璃(ASG)是一或多个具体实施例中所运用的例示性n掺杂氧化物材料。产生的结构36包括包覆衬底与nFET区中晶鳍的p掺杂氧化物材料30以及包覆衬底与pFET区中晶鳍的n掺杂氧化物材料34。化学机械研磨(CMP)用于将氧化物材料30、34向下移除至氮化物层24。p掺杂材料30上沉积的任何n型氧化物材料34都会在此程序中进行移除。平坦表面38从而得以界定。晶鳍/氮化物结构的高度也均等。
选择性蚀刻程序用于使经掺杂氧化物材料30、34凹陷，在晶鳍22之间形成平行通道40。如以上所述，缓冲氟化氢(HF)溶液可用于自介于硅鳍之间的区域选择性移除二氧化硅。BSG与PSG两者的蚀刻都比未掺杂氧化物更快。取决于经掺杂氧化物材料30、34中的硼与磷含量多寡，HF浓度可经选择以在两材料中提供均等的蚀刻率。在一些具体实施例中，氧化物层30、34的剩余部分在厚度方面实质均等，如图9所示。经掺杂氧化物层30、34的厚度足以形成有效冲穿终止，如下文所述。在鳍高为一百纳米(100nm)的一例示性具体实施例中，经掺杂氧化物层具有介于二十纳米与四十纳米(20nm至40nm)之间的厚度。将会了解的是，如下文进一步论述，可能会有经掺杂氧化物层30、34的厚度较佳为不均等的情况。
诸如二氧化硅的实质未掺杂氧化物层42是在整个结构上进行沉积，填充介于晶鳍22之间的通道40，并且在氮化物层24上面延展。在一或多个具体实施例中，等离子体增强型化学气相沉积(PECVD)用于沉积未掺杂氧化物层42。在CMP至氮化物层24顶端之后，获得图10中所示的结构44。结构44经退火以驱使掺质自经掺杂氧化物层30、34进入晶鳍22的基座部分。在一项例示性具体实施例中，整个结构是在快速热退火工具中，经受约十秒范围850℃至1100℃的温度。如所属技术领域已知，经受驱使的掺质会更深，并且可使用较长的退火时间或较高的退火温度而具有更渐近的浓差梯度。冲穿终止区46、48从而在nFET与pFET区中形成。掺质也经受驱使而进入衬底21的基座部分的表面区，半导体晶鳍22自此处开始延展。掺质的扩散如以上所述，容许宽广范围的FinFET结构形成冲穿终止区，此范围包括次20nm节点。扩散对晶格没有材料效应，因此，应变硅或硅锗鳍未松弛，正如使用离子布植的例子。在使用较高栅极结构(例如，高于晶鳍100nm至150nm)的具体实施例中，此例示性方法也对离子布植有助益，因为离子布植固有的潜在屏蔽问题得以避免。此外，高晶鳍需要更深的植入物，造成晶体结构更加松弛。未掺杂氧化物层42在退火程序期间保护半导体晶鳍22。
在图12至图13中所示的第一例示性具体实施例中，一旦获得图11中所示的结构50，便将形成经掺杂及未掺杂氧化物层的氧化物材料完全移除。缓冲氟化氢(HF)溶液可用于选择性移除氧化物层，留下硅衬底与晶鳍22原封不动。从而获得如图12所示的结构52。介于晶鳍之间的通道40是以诸如二氧化硅的未掺杂氧化物层54进行再填充。未掺杂氧化物层54视需要凹陷至所欲厚度，在一些具体实施例中，该所欲厚度对应于晶鳍22中经掺杂冲穿终止区46、48的厚度。经控制的回蚀程序可用于使氧化物层54凹陷至所欲厚度。图13示意性绘示沉积氧化物层54、回蚀并且化学机械研磨后所获得的第一例示性结构56。
在一第二例示性具体实施例中，一旦获得图11所示的结构50，氧化物材料便不自介于晶鳍之间的通道40完全移除。经掺杂氧化物材料30、34的层件上所沉积的未掺杂氧化物层42经凹陷，以使用经控制的回蚀程序形成如图14中示意性绘示的结构60。使用缓冲氟化氢(HF)溶液的计时蚀刻可用于自介于晶鳍22之间的区域选移除二氧化硅。在一些具体实施例中，经掺杂氧化物材料30、34的层件与残余的未掺杂氧化物层42的组合厚度对应于硅鳍22的经掺杂区46、48的厚度。
一旦图13的结构56或图14的结构60中任一者已获得，便可在nFET及pFET装置制造过程中接着进行常用的程序。硬掩膜24若是氮化物掩膜，则使用例如热磷酸自晶鳍22移除。用于在鳍形结构上形成pFET及nFET装置的技术属于已知，并且仍在持续开发中。FinFET的栅极可使用“栅极先制”程序来形成，其中栅极堆叠及间隔物是在晶鳍上选择性磊晶生长前先形成，其中源极与漏极区是经放大。可替代地运用的是“栅极后制”程序。栅极后制程序会涉及制作虚设栅极、制造晶体管的其它元件、移除该虚设栅极、以及以实际栅极材料取代该经移除虚设栅极。
若运用的是如上所述的栅极先制程序，栅极材料可包含栅极介电质(例如诸如氧化铪的高k)及栅极导体(例如金属栅极)。任何合适的沉积技术都可用于沉积高k及金属栅极，包括但不局限于原子层沉积、化学气相沉积、物理气相沉积、溅镀、镀覆等。在一些具体实施例中，栅极材料可在晶鳍上面及之间同时形成，或替代地，仅在晶鳍之间形成。介电质间隔物(图未示)是在栅极结构(图未示)周围形成。运用的若是栅极后制程序，则形成虚设栅极(图未示)，其中虚设栅极可包含包覆晶鳍的虚设栅极介电质(例如氧化物)以及位在该虚设栅极介电质上的虚设栅极材料(例如多晶硅)。此虚设栅极是在之后本领域技术人员熟悉的程序中进行移除，取代金属栅极组成物是在晶体管制造程序的适当阶段进行图型化。鳍高、宽度及间距是根据制造商偏好进一步选择。在一些具体实施例中，鳍高的范围介于10nm至50nm之间。在其它具体实施例中，鳍高至少是五十纳米。
一旦栅极结构已在鳍形结构上形成，源极或漏极区(图未示)便通过本领域技术人员所熟悉的扩散、布植或其它技术在晶鳍上形成。在一些具体实施例中，一层(图未示)经掺杂材料(例如，硅锗)可在此结构上磊晶生长或按另一种方式沉积，在一些具体实施例中，令源极/漏极区合并，或在其它具体实施例中，令该源极/漏极区形成菱形、拆分结构。在制造pFET结构时，掺杂硼的SiGe可在一或多个具体实施例中用于在晶鳍22的侧壁上磊晶生长体积(volume)(图未示)。在一些具体实施例中，为了制造nFET结构，源极/漏极结构形成有掺杂磷的硅(Si:P)。掺杂可如所欲针对特定晶体管应用来选择。在经掺杂源极/漏极半导体材料是SiGe的一项例示性具体实施例中，掺质是浓度范围4-7e20的硼，而产生的FinFET结果属于p型。进行进一步制造步骤，其中有些制造步骤取决于待获得的特定FinFET结构。一般而言，包含平行晶鳍与栅极结构的栅格(grid)是以低k介电材料进行填充。取决于所用栅极处理类型(栅极先制或栅极后制)，也采取适当步骤以完成栅极制造。将了解的是，所述制造步骤的一或多个可包括其它中间步骤，例如：蚀刻及掩蔽。
上述原理适用于混合通道结构，例如：图15示意性绘示的结构70。例示性结构70包括上有形成应变硅鳍72及应变硅锗鳍73的硅锗应变松弛缓冲(SRB)层71。在一些具体实施例中，III-V族晶鳍是在缓冲层71上形成。硅锗及III-V族半导体具有更高的载子迁移率，并且对于一些应用是属较佳。氮化物硬掩膜74层毗连各晶鳍的顶端。诸如图15所示混合通道结构的制造技术在本技术领域属于已知，并且不需要论述。请再参阅图15，例示性具体实施例中的缓冲层含有30％的锗，但硅与锗的莫耳分率在其它具体实施例中可能不同。在一项例示性具体实施例中，硅锗鳍73有百分之五十(50％)的锗。更高或更低的莫耳分率可在其它具体实施例中运用。
一层诸如二氧化硅的氧化物材料是在结构70上形成，并经图型化以在图16所示的pFET区上提供掩膜76。nFET区接着是通过第二掩膜78来包覆，如图17中所示。在一例示性具体实施例中，非晶碳用于形成第二掩膜。掩膜材料填充介于晶鳍之间的通道，并且包覆所述晶鳍及位在其上的氮化物层。接着移除pFET区中的掩膜76以形成图18中示意性绘示的结构80。
n掺杂氧化物层82是在结构80的pFET区上沉积，如图19所示。在一例示性具体实施例中，氧化物层82为掺杂砷的二氧化硅层。n掺杂氧化物层82使用经控制的回蚀程序而凹陷。缓冲氟化氢(HF)溶液可用于选择性蚀刻氧化物层82。产生的层件82直接接触硅锗鳍73的基座部分及缓冲层71的顶端表面。图20示意性绘示所获得的结构84。诸如二氧化硅的未掺杂氧化物88是在结构84上沉积，填充介于硅锗鳍73之间的通道。二氧化硅的沉积如上所述为所属技术领域众所周知，并且称为浅沟槽隔离(STI)的COMS制造技术中众步骤的一个。非晶碳掩膜78接着使用灰化程序移除以获得图22中所示的结构89。
p掺杂氧化物层90是在结构89的nFET区上沉积。在一或多个具体实施例中，掺杂硼的二氧化硅经沉积以形成此层。进行化学机械研磨以平坦化该结构，并移除可能留在未掺杂氧化物88该层上的p掺杂材料。停止氮化物硬掩膜层74上的CMP。从而获得图24中示意性绘示的结构92。
此结构92在nFET区中的p掺杂氧化物层90及在pFET区中的未掺杂氧化物层88凹陷，使得p掺杂氧化物材料该层在厚度方面大于n掺杂氧化物材料该层。厚度差满足(address)硅与硅锗不同的扩散特性。在一些具体实施例中，p掺杂氧化物层90的厚度至少是n掺杂氧化物层82的厚度的两倍。图25示意性绘示氧化物层90、88在进行经控制回蚀后的结构94。诸如二氧化硅的未掺杂氧化物层96是在结构94上沉积，填充使晶鳍72、73隔开的通道，然后向下进行CMP至氮化硅层74以移除过剩材料。从而获得图26中所示的结构。
请参阅图27，结构98经退火以驱使掺质自经掺杂氧化物层82、90进入晶鳍73、72的基座部分，并且毗连缓冲层71的表面区。相比于硼扩散进入硅，较薄的n掺杂氧化物材料层补偿砷进入硅锗的较快扩散率。从而跨nFET及pFET区两者形成实质均匀的冲穿终止层100。换句话说，掺质在衬底内延展至大约相同的鳍高及大约相同的深度，从而具有与图27示意性所示实质类似的分布，即使扩散已用不同扩散率完成也是这样。未掺杂氧化物层96凹陷，使得晶鳍73、72的经掺杂基座区约与组合的经掺杂与未掺杂氧化物层的总体厚度同高。如以上所述的程序，通过免除离子布植，让应变硅与硅锗维持应变，同时形成有效冲穿终止层。一旦获得如图28中所示的结构102，常用的处理便可用于在平行晶鳍73、72构成的阵列上形成栅极结构及源极/漏极区。
就目前所述且参照上述例示性具体实施例及附图，将了解的是，概括而言，例示性制造方法包括：获得包括具有nFET区与pFET区的半导体衬底21(或71)的结构(例如：图10中所示的结构44)、多个平行半导体晶鳍22(或72、73)自该衬底开始延展、以及多条通道40将所述半导体晶鳍隔开。该结构更包括p掺杂氧化物层，其部分填充所述通道的一或多个，并且直接接触该衬底的该nFET区以及该nFET区中所述半导体晶鳍的一或多个，并且包括n掺杂氧化物层，其部分填充所述通道的一或多个，并且直接接触该衬底的该pFET区以及该pFET区中所述半导体晶鳍的一或多个。实质未掺杂介电层填充该多条通道40，并且上覆该p掺杂氧化物层及该n掺杂氧化物层。本方法更包括：退火该结构44以形成冲穿终止层46、48，该退火该结构的步骤造成p型掺质受到驱使，自该p掺杂氧化物层进入该nFET区中所述半导体晶鳍22(或72)的一或多个、并进入该衬底的该nFET区，并且造成n型掺质受到驱使，自该n掺杂氧化物层进入该pFET区中所述半导体晶鳍22(或73)的一或多个、并进入该衬底的该pFET区。退火该结构后，移除至少部分该实质未掺杂介电层，从而曝露所述半导体晶鳍的侧壁，分别如图12及图14的例示性结构52、60中所示。在一些具体实施例中，衬底为块材硅衬底，而晶鳍22是切割自该衬底，如图1至图14中所示。在一或多个具体实施例中，该结构更包括位在半导体晶鳍上的硬掩膜24(或74)。在一些具体实施例中，获得结构44的步骤包括在衬底上形成第一与第二掩膜26、28，第一掩膜包覆nFET区而第二掩膜包覆pFET区，如图4中所示。移除第一与第二掩膜的一个，从而曝露衬底的nFET或pFET区的一个。形成n掺杂氧化物层及p掺杂氧化物层的一个，并且移除第一与第二掩膜的另一个。获得如图6中所示的结构32。形成n掺杂氧化物层与p掺杂氧化物层的另一个，并且使经掺杂氧化物层两者都凹陷以获得如图9中示意性展示的结构。实质未掺杂介电层接着是在已凹陷n掺杂及p掺杂氧化物层上方进行沉积。在一些具体实施例中，本方法更包括以下步骤：将n掺杂氧化物层、p掺杂氧化物层以及实质未掺杂介电层自通道全部移除，如图12中所示，然后在通道40内沉积实质未掺杂介电层54。半导体晶鳍可包括位在包含第一半导体材料的该nFET区中的第一组晶鳍72以及位在包含与该第一半导体材料不同的第二半导体材料的该pFET区中的第二组晶鳍73。在一些具体实施例中，如图26及图27所示，p掺杂层的厚度超过n掺杂层的厚度。在一或多个具体实施例中，冲穿终止层46、48(或100)在该衬底的该nFET与pFET区中以及在该nFET与pFET区里的所述半导体晶鳍中具有均匀分布。在一些具体实施例中，衬底71包含硅锗应变松弛缓冲层。在一或多个具体实施例中，本方法更包括以下步骤：在所述半导体晶鳍上形成栅极结构、并在所述半导体晶鳍的所述经曝露侧壁上形成磊晶源极/漏极区。该p掺杂氧化物层主要由硼硅酸玻璃(BSG)所组成，并且该n掺杂氧化物层主要由磷硅酸盐玻璃(PSG)或砷硅酸盐玻璃(ASG)所组成。
根据本发明所提供的一例示性结构包括具有顶端表面及第一与第二区的半导体衬底、以及多个延展自该半导体衬底的该顶端表面的平行半导体晶鳍22(或72、73)，所述半导体晶鳍的一或多个延展自该第一区，并且所述半导体晶鳍的一或多个延展自该第二区，所述半导体晶鳍界定多条通道。p型冲穿终止(PTS)层48位在该半导体衬底的该第一区以及延展自该第一区的该一或多个半导体晶鳍内。该p型冲穿终止层包括经扩散p型掺质，不包括植入的掺质。n型冲穿终止层46位在该半导体衬底的该第二区以及延展自该第二区的该一或多个半导体晶鳍内。该n型冲穿终止层包括经扩散n型掺质。未掺杂氧化物层54(或42或96)部分填充所述通道。在一些诸如图14及图28中所示结构的具体实施例中，p掺杂氧化物层部分填充位在该第一区上面的所述通道，该p掺杂氧化物层直接接触该半导体衬底的该顶端表面以及延展自该第一区的所述半导体晶鳍。n掺杂氧化物层部分填充位在该第二区上面的所述通道，该n掺杂氧化物层直接接触该半导体衬底的该顶端表面以及延展自该第二区的所述半导体晶鳍。在一些具体实施例中，一或多个半导体晶鳍72为应变硅鳍，并且一或多个半导体晶鳍为应变硅锗鳍，如图28中所示。在一或多个具体实施例中，该p掺杂氧化物层主要由硼硅酸玻璃所组成，并且该n掺杂氧化物层主要由磷硅酸盐玻璃或砷硅酸盐玻璃所组成。在一些具体实施例中，如图28中示意性绘示，p掺杂氧化物层比n掺杂氧化物层更厚。在一些诸如图28中所示结构102的例示性具体实施例中，该p型冲穿终止层及该n型冲穿终止层以实质等距离伸入所述半导体晶鳍。
本领域技术人员将了解的是，上述例示性结构的分配方式可以是空白形式(具有多个未经封装芯片的单一晶圆)、裸晶粒、已封装形式、或合并成受益于内有FinFET装置的中间产品或最终产品的部分。
本文所用术语的目的只在于说明特定具体实施例，用意不在于限制本发明。“一”及“该”等单数形词汇于本文中使用时，用意也在于包括多形，除非内容另有清楚指示。更将了解的是，“包含”一词在本说明书中是用来指明所述特征、步骤、操作、元件、及/或组件的存在，不是用来排除一或多个其它特征、步骤、操作、元件、组件、及/或其群组的存在或加入。诸如“上面”及“下面”等词汇是用来对照相对高度，指示元件或结构彼此间的相对位置。
所附权利要求书中所有手段或步骤加上功能元件的对应结构、材料、动作、及均等者用意在于包括搭配如具体主张的其它主张元件用于进行该功能的任何结构、材料、或动作。各项具体实施例的说明已为了描述及说明而加以介绍，但用意不在于穷举或局限于所揭示的形式。许多修改及变动对本领域技术人员将会显而易见，但不会脱离本发明的范畴及精神。具体实施例在选择及说明方面是为了最佳阐释本发明的原理及实际应用，并且让本领域技术人员能够了解进行各种修改适用于所思特定用途的各项具体实施例。

Claims (19)

1.一种制造半导体结构的方法，其包含：
获得结构，其包括：
半导体衬底，其具有nFET区及pFET区，
多个平行半导体晶鳍，其延展自该衬底，
多条通道，其隔开所述多个平行半导体晶鳍，
p掺杂氧化物层，其部分填充所述通道的一或多个，并且直接接触该衬底的该nFET区以及该nFET区中所述多个平行半导体晶鳍的一或多个，
n掺杂氧化物层，其部分填充所述通道的一或多个，并且直接接触该衬底的该pFET区以及该pFET区中所述多个平行半导体晶鳍的一或多个，以及
未掺杂介电层，其填充该多条通道，并且上覆该p掺杂氧化物层及该n掺杂氧化物层；
退火该结构以形成冲穿终止层，该退火该结构的步骤造成p型掺质受到驱使，自该p掺杂氧化物层进入该nFET区中所述多个平行半导体晶鳍的一或多个、并进入该衬底的该nFET区，并且造成n型掺质受到驱使，自该n掺杂氧化物层进入该pFET区中所述多个平行半导体晶鳍的一或多个、并进入该衬底的该pFET区，以及
退火该结构后，移除至少部分该未掺杂介电层，从而曝露所述多个平行半导体晶鳍的侧壁。
2.如权利要求1所述的方法，其中，该衬底为块材硅衬底。
3.如权利要求1所述的方法，其中，该结构更包括位在所述多个平行半导体晶鳍上的硬掩膜。
4.如权利要求3所述的方法，其中，该获得该结构的步骤包括：
在该衬底上形成第一与第二掩膜，该第一掩膜包覆该nFET区且该第二掩膜包覆该pFET区；
移除该第一与第二掩膜的一个，从而曝露该衬底的该nFET或pFET区的一个；
形成该n掺杂氧化物层及该p掺杂氧化物层的一个；
移除该第一与第二掩膜的另一个；
形成该n掺杂氧化物层与该p掺杂氧化物层的另一个；
使该n掺杂氧化物层与该p掺杂氧化物层凹陷，以及
在该凹陷的n掺杂与p掺杂氧化物层上方沉积该未掺杂介电层。
5.如权利要求1所述的方法，其更包括以下步骤：自所述通道完全移除该n掺杂氧化物层、该p掺杂氧化物层、及该未掺杂介电层，然后在所述通道内沉积未掺杂氧化物层。
6.如权利要求1所述的方法，其中，该n掺杂氧化物层与该p掺杂氧化物层两个都包含二氧化硅。
7.如权利要求1所述的方法，其中，该多个平行半导体晶鳍包括位在包含第一半导体材料的该nFET区中的第一组晶鳍、以及位在包含与该第一半导体材料不同的第二半导体材料的该pFET区中的第二组晶鳍，并且该p掺杂氧化物层的厚度超过该n掺杂氧化物层的厚度。
8.如权利要求7所述的方法，其中，该第二半导体材料为硅锗。
9.如权利要求8所述的方法，其中，该冲穿终止层在该衬底的该nFET与pFET区中、以及在该nFET与pFET区里的所述多个平行半导体晶鳍中具有均匀分布。
10.如权利要求8所述的方法，其中，该衬底包含硅锗应变松弛缓冲层。
11.如权利要求1所述的方法，其更包括以下步骤：在所述多个平行半导体晶鳍上形成栅极结构、并在所述多个平行半导体晶鳍的所述经曝露侧壁上形成磊晶源极/漏极区。
12.如权利要求11所述的方法，其中，该p掺杂氧化物层主要由硼硅酸玻璃所组成，并且该n掺杂氧化物层主要由磷硅酸盐玻璃或砷硅酸盐玻璃所组成。
13.一种半导体结构，其包含：
半导体衬底，其具有顶端表面及第一与第二区；
多个平行半导体晶鳍，其延展自该半导体衬底的该顶端表面，所述多个平行半导体晶鳍的一或多个延展自该第一区，并且所述多个平行半导体晶鳍的一或多个延展自该第二区，所述多个平行半导体晶鳍界定多条通道；
p型冲穿终止层，其位在该半导体衬底的该第一区以及延展自该第一区的该多个平行半导体晶鳍的该一或多个内，该p型冲穿终止层包括经扩散p型掺质；
n型冲穿终止层，其位在该半导体衬底的该第二区以及延展自该第二区的该多个平行半导体晶鳍的该一或多个内，该n型冲穿终止层包括经扩散n型掺质；
未掺杂氧化物层，其部分填充所述通道；
p掺杂氧化物层，其部分填充位在该第一区上面的所述通道，该p掺杂氧化物层直接接触该半导体衬底的该顶端表面以及延展自该第一区的所述多个平行半导体晶鳍，以及
n掺杂氧化物层，其部分填充位在该第二区上面的所述通道，该n掺杂氧化物层直接接触该半导体衬底的该顶端表面以及延展自该第二区的所述多个平行半导体晶鳍。
14.如权利要求13所述的半导体结构，其中，半导体衬底包含块材硅衬底。
15.如权利要求13所述的半导体结构，其中，该p掺杂氧化物层主要由硼硅酸玻璃所组成，并且该n掺杂氧化物层主要由磷硅酸盐玻璃或砷硅酸盐玻璃所组成。
16.如权利要求15所述的结构，其中，延展自该第一区的该多个平行半导体晶鳍的该一或多个为应变硅鳍，而延展自该第二区的该多个平行半导体晶鳍的该一或多个为应变硅锗鳍。
17.如权利要求16所述的结构，其中，该半导体衬底包含硅锗应变松弛缓冲层。
18.如权利要求16所述的结构，其中，该p掺杂氧化物层比该n掺杂氧化物层更厚。
19.如权利要求16所述的结构，其中，该p型冲穿终止层及该n型冲穿终止层以等距离伸入所述多个平行半导体晶鳍。
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Families Citing this family (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10056380B2 (en) 2013-06-20 2018-08-21 Intel Corporation Non-planar semiconductor device having doped sub-fin region and method to fabricate same
US9972622B2 (en) * 2015-05-13 2018-05-15 Imec Vzw Method for manufacturing a CMOS device and associated device
US9847388B2 (en) 2015-09-01 2017-12-19 International Business Machines Corporation High thermal budget compatible punch through stop integration using doped glass
US9905467B2 (en) * 2015-09-04 2018-02-27 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and manufacturing method thereof
CN106611787A (zh) * 2015-10-26 2017-05-03 联华电子股份有限公司 半导体结构及其制作方法
US9818825B2 (en) * 2015-10-27 2017-11-14 Samsung Electronics Co., Ltd. Semiconductor device and method of fabricating the same
US9947774B2 (en) * 2015-10-28 2018-04-17 International Business Machines Corporation Fin field effect transistor complementary metal oxide semiconductor with dual strained channels with solid phase doping
US9716146B2 (en) * 2015-12-15 2017-07-25 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit structure and method with solid phase diffusion
US9881919B2 (en) * 2016-03-03 2018-01-30 International Business Machines Corporation Well and punch through stopper formation using conformal doping
US9691766B1 (en) * 2016-04-01 2017-06-27 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor and method for fabricating the same
US10170620B2 (en) * 2016-05-18 2019-01-01 International Business Machines Corporation Substantially defect free relaxed heterogeneous semiconductor fins on bulk substrates
US9871041B1 (en) * 2016-06-30 2018-01-16 International Business Machines Corporation Fabrication of vertical doped fins for complementary metal oxide semiconductor field effect transistors
US10056381B2 (en) * 2016-09-08 2018-08-21 Globalfoundries Inc. Punchthrough stop layers for fin-type field-effect transistors
US9947663B2 (en) 2016-09-10 2018-04-17 International Business Machines Corporation FinFET CMOS with silicon fin N-channel FET and silicon germanium fin P-channel FET
US10833076B2 (en) * 2016-09-30 2020-11-10 Intel Corporation Integrated circuit devices with non-collapsed fins and methods of treating the fins to prevent fin collapse
US20180122908A1 (en) * 2016-10-31 2018-05-03 International Business Machines Corporation Silicon germanium alloy fin with multiple threshold voltages
US10707328B2 (en) * 2016-11-30 2020-07-07 Taiwan Semiconductor Manufacturing Co., Ltd. Method of forming epitaxial fin structures of finFET
US10249542B2 (en) * 2017-01-12 2019-04-02 International Business Machines Corporation Self-aligned doping in source/drain regions for low contact resistance
US10707208B2 (en) * 2017-02-27 2020-07-07 International Business Machines Corporation Fabrication of fin field effect transistors utilizing different fin channel materials while maintaining consistent fin widths
US10002793B1 (en) * 2017-03-21 2018-06-19 Globalfoundries Inc. Sub-fin doping method
US10147651B1 (en) * 2017-05-12 2018-12-04 International Business Machines Corporation Fabrication of fin field effect transistor complementary metal-oxide-semiconductor devices with uniform hybrid channels
CN109216277B (zh) * 2017-06-29 2021-03-16 中芯国际集成电路制造(上海)有限公司 半导体装置的制造方法
US10256152B2 (en) * 2017-07-24 2019-04-09 Globalfoundries Inc. Methods of making FinFET device comprising a piezoelectric liner for generating a surface charge
EP3673514A4 (en) * 2017-08-24 2021-06-09 INTEL Corporation VERTICALLY STACKED FINFETS AND TEXTURING OF A SHARED GATE
US10347751B2 (en) 2017-08-30 2019-07-09 Taiwan Semiconductor Manufacturing Co., Ltd. Self-aligned epitaxy layer
CN111052391A (zh) * 2017-09-29 2020-04-21 英特尔公司 用于减少锗nmos晶体管的源极/漏极扩散的掺杂绝缘体帽盖
KR102421763B1 (ko) 2017-11-08 2022-07-18 삼성전자주식회사 반도체 장치 및 그 제조 방법
CN109786331B (zh) * 2017-11-10 2020-11-03 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN107968094A (zh) * 2017-11-21 2018-04-27 长江存储科技有限责任公司 一种用于3d nand闪存的台阶结构成形工艺
US10607892B2 (en) * 2017-12-26 2020-03-31 International Business Machines Corporation Junction formation in thick-oxide and thin-oxide vertical FETs on the same chip
DE112017008312T5 (de) * 2017-12-29 2020-09-17 Intel Corporation Heterogene ge/iii-v-cmos-transistorstrukturen
US11054748B2 (en) 2018-09-21 2021-07-06 Taiwan Semiconductor Manufacturing Co., Ltd. Dummy insertion for improving throughput of electron beam lithography
US11094597B2 (en) * 2018-09-28 2021-08-17 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and formation method of semiconductor device with fin structures
US10777469B2 (en) * 2018-10-11 2020-09-15 International Business Machines Corporation Self-aligned top spacers for vertical FETs with in situ solid state doping
US10665590B2 (en) * 2018-10-16 2020-05-26 Globalfoundries Inc. Wrap-around contact surrounding epitaxial regions of integrated circuit structures and method of forming same
US11205648B2 (en) 2020-05-05 2021-12-21 Globalfoundries U.S. Inc. IC structure with single active region having different doping profile than set of active regions

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103531633A (zh) * 2012-07-03 2014-01-22 英特尔移动通信有限责任公司 用于块体FinFET技术的漏极延伸MOS器件
CN103811346A (zh) * 2012-11-09 2014-05-21 中国科学院微电子研究所 半导体器件及其制造方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE1803392A1 (de) 1968-10-16 1970-06-18 Siemens Ag Schutzvorrichtung fuer einen Feldeffekttransistor
JP2611363B2 (ja) 1988-08-24 1997-05-21 日本電気株式会社 絶縁ゲート電界効果トランジスタおよびその製造方法
JPH05283629A (ja) 1992-04-03 1993-10-29 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
US6028339A (en) 1996-08-29 2000-02-22 International Business Machines Corporation Dual work function CMOS device
US6998288B1 (en) 2003-10-03 2006-02-14 Sunpower Corporation Use of doped silicon dioxide in the fabrication of solar cells
JP2008251732A (ja) 2007-03-29 2008-10-16 Toshiba Corp 半導体装置およびその製造方法
US9620614B2 (en) 2007-12-31 2017-04-11 Alpha And Omega Semiconductor Incorporated Sawtooth electric field drift region structure for power semiconductor devices
CN104112665B (zh) 2013-04-22 2018-09-18 中国科学院微电子研究所 半导体器件及其制造方法
CN104112667B (zh) 2013-04-22 2019-01-18 中国科学院微电子研究所 半导体器件及其制造方法
KR102070564B1 (ko) * 2013-08-09 2020-03-02 삼성전자주식회사 반도체 소자의 제조방법
US9219115B2 (en) * 2013-10-11 2015-12-22 Taiwan Semiconductor Manufacturing Company, Ltd. Forming conductive STI liners for FinFETS

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103531633A (zh) * 2012-07-03 2014-01-22 英特尔移动通信有限责任公司 用于块体FinFET技术的漏极延伸MOS器件
CN103811346A (zh) * 2012-11-09 2014-05-21 中国科学院微电子研究所 半导体器件及其制造方法

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Publication number Publication date
CN106169425A (zh) 2016-11-30
US20160343623A1 (en) 2016-11-24
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US9514995B1 (en) 2016-12-06
TWI595600B (zh) 2017-08-11

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