TW201709421A - 用於塊材鰭式場效電晶體結構之無植入物擊穿摻雜層形成 - Google Patents

用於塊材鰭式場效電晶體結構之無植入物擊穿摻雜層形成 Download PDF

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Abstract

本發明涉及一種用於塊材鰭式場效電晶體結構的無植入物擊穿摻雜層形成。使用經摻雜氧化物，在塊材鰭式場效電晶體結構中形成擊穿終止層。通過退火，驅使摻質進入基板及晶鰭的基座部分。擊穿終止層包括p型區反n型區，這兩區都可實質等距離伸入半導體晶鰭。

Description

用於塊材鰭式場效電晶體結構之無植入物擊穿摻雜層形成
本發明涉及物理科學，並且更具體地說，涉及鰭式場效電晶體(FinFET)結構及其製造方法。
場效電晶體(FET)有一些類型具有三維、非平面型組態，包括在半導體基板上面延展的類鰭結構。此類場效電晶體稱為FinFET。基板可包括絕緣體上半導體(SOI)基板或塊材半導體基板。矽鰭通過諸如側壁影像移轉(SIT)等已知技術，在基板上的一些FinFET中形成。包括SOI基板的FinFET結構可在光微影后，部分通過選擇性地將結晶矽層向下蝕刻至其氧化物或其它絕緣層來形成。運用SOI基板時，有效鰭高是以SOI厚度來設定。在塊材鰭式場效電晶體中，有效鰭高是以氧化物厚度及經蝕刻鰭高來設定。FinFET的閘極可使用“閘極先製(gate-first)”程序來形成，其中閘極堆疊及間隔物是在選擇性磊晶生長前先形成，其中源極與汲極區是經放大。可替代地運用“閘極後至(gate-last)”程序，其中源極/汲極區緊接在晶鰭圖型 化之後形成。閘極後製程序會涉及製作虛設閘極、製造電晶體的其它元件、移除該虛設閘極、以及以實際閘極材料取代該經移除虛設閘極。
nFET及pFET兩者可在相同基板上形成。矽通道可運用於兩種裝置類型。混合通道FinFET的特徵在於使用位在nFET區中的矽通道、以及位在pFET區中的矽鍺通道。可在晶鰭下面引進雜質以提供擊穿終止(PTS)。塊材鰭式場效電晶體裝置的晶鰭中的擊穿隔離是為了避免漏電而提供，並且一般地形成有井植入物。離子布植到應變半導體內會使應變半導體鬆弛。較高的晶鰭需要更深的植入物。
本發明的原理提供一種例示性製造方法，其包括：獲得包括具有nFET區與pFET區的半導體基板的結構、多個自該基板延展的平行半導體晶鰭、以及多條將所述半導體晶鰭隔開的通道。p摻雜氧化物層部分填充所述通道的一或多個，並且直接接觸該基板的該nFET區以及該nFET區中所述半導體晶鰭的一或多個。n摻雜氧化物層部分填充所述通道的一或多個，並且直接接觸該基板的該pFET區以及該pFET區中所述半導體晶鰭的一或多個。實質未摻雜介電層填充該多條通道，並且上覆該p摻雜氧化物層及該n摻雜氧化物層。本方法更包括：退火該結構以形成擊穿終止層，該退火該結構的步驟造成p型摻質受到驅使，自該p摻雜氧化物層進入該nFET區中所述半導體 晶鰭的一或多個、並進入該基板的該nFET區，並且造成n型摻質受到驅使，自該n摻雜氧化物層進入該pFET區中所述半導體晶鰭的一或多個、並進入該基板的該pFET區。退火該結構後，移除至少部分該實質未摻雜介電層，從而曝露所述半導體晶鰭的側壁。
提供一例示性結構，該結構包括具有頂端表面及第一與第二區的半導體基板、多個自該半導體基板的該頂端表面延展的平行半導體晶鰭，所述半導體晶鰭的一或多個自該第一區延展，並且所述半導體晶鰭的一或多個自該第二區延展，所述半導體晶鰭界定多條通道。p型擊穿終止層位在該半導體基板的該第一區以及自該第一區延展的該一或多個半導體晶鰭內，該p型擊穿終止層包括經擴散p型摻質。n型擊穿終止層位在該半導體基板的該第二區以及自該第二區延展的該一或多個半導體晶鰭內，該n型擊穿終止層包括經擴散n型摻質。未摻雜氧化物層部分填充所述通道。
“有助於”動作於本文中使用時，包括進行該動作、使該動作更容易、幫助進行該動作、或令該動作得以進行。因此，舉例而言且非限制，一個處理器上執行的指令可能通過發送適當數據或命令以造成或協助一動作得以進行，而有助於該動作通過遠端處理器上執行的指令來進行。為了避免疑慮，若一作用器以有別於進行一動作的方式而有助於該動作，則該動作依然是由一些實體或實體組合來進行。
FinFET結構及製造方法如本文中所揭示，可提供實質有助益的技術功效。舉例而言，一或多個具體實施例可提供以下優點之一或多者：‧通過使用應變半導體材料增強效能；‧通過將經摻雜局部隔離用於擊穿終止層，免除離子布植及其產生的晶體破壞；‧處理技術適用於次20nm節點技術；‧有效解決混合結構中摻質的不同擴散特性。
這些及其它特徵與優點通過以下說明性具體實施例的詳細說明，並且配合附圖閱讀，將會顯而易見。
20、32、36、44、50、52、56、60、70、80、89、92、94、98、102‧‧‧結構
21‧‧‧基板
22‧‧‧晶鰭
24‧‧‧硬遮罩、氮化物層
26‧‧‧氧化物遮罩
28‧‧‧第三遮罩、非晶碳遮罩
30‧‧‧p摻雜氧化物材料
34‧‧‧n摻雜氧化物材料
38‧‧‧平坦表面
40‧‧‧通道
42‧‧‧未摻雜氧化物層
46、48‧‧‧擊穿終止區、摻雜區、終止層
54‧‧‧未摻雜介電層
71‧‧‧緩衝層、半導體基板
72‧‧‧第一組晶鰭、半導體晶鰭
73‧‧‧第二組晶鰭、矽鍺鰭
74‧‧‧氮化物硬遮罩層
76‧‧‧遮罩
78‧‧‧第二遮罩、非晶碳遮罩
82‧‧‧n摻雜氧化物層
88‧‧‧未摻雜氧化物
90‧‧‧p摻雜氧化物層
96‧‧‧未摻雜氧化物層
100‧‧‧擊穿終止層
第1圖為塊材矽基板的示意圖，其包括平行晶鰭陣列及位在所述晶鰭上的硬遮罩；第2圖為展示第1圖所示結構的nFET區上方形成遮罩的示意圖；第3圖為展示第2圖所示結構的pFET區上方沉積遮罩層的示意圖；第4圖為展示自nFET區移除遮罩的示意圖；第5圖為展示第4圖所示結構的nFET區上沉積p摻雜氧化物材料的示意圖；第6圖為展示自該結構的pFET區移除該遮罩的示意圖；第7圖為展示第6圖所示結構的pFET區上沉積n摻 雜氧化物材料的示意圖；第8圖為展示第7圖所示結構經化學機械研磨後的示意圖；第9圖為展示使經摻雜氧化物材料凹陷的示意圖；第10圖為展示以未摻雜氧化物材料填充凹口的示意圖；第11圖為展示退火該結構以驅使摻質進入晶鰭的基座部分的示意圖；第12圖為展示經退火結構在晶鰭之間氧化物材料移除後的示意圖；第13圖為展示在晶鰭之間沉積未摻雜氧化物層的示意圖；第14圖為展示第11圖所示未摻雜氧化物層凹陷後所獲得的結構的示意圖；第15圖為展示混合結構的示意圖，該混合結構包括平行的矽與矽鍺鰭構成的陣列；第16圖為展示第15圖所示結構的示意圖，其包括形成於pFET區上的遮罩；第17圖為展示第16圖所示結構的nFET區上方所沉積遮罩的示意圖；第18圖為展示自該結構的pFET區移除遮罩的示意圖；第19圖為展示以n摻雜氧化物材料填充該結構的pFET區的示意圖； 第20圖為展示n摻雜氧化物材料凹陷的示意圖；第21圖為展示以未摻雜氧化物材料填充pFET區中晶鰭之間的區域的示意圖；第22圖為展示自第21圖所示結構的nFET區移除遮罩的示意圖；第23圖為展示第22圖所示結構的nFET區上形成p摻雜氧化物層的示意圖；第24圖為展示第23圖所示結構經化學機械研磨後的示意圖；第25圖為展示介於晶鰭之間的氧化物材料中所形成凹口的示意圖；第26圖為展示以未摻雜氧化物材料填充晶鰭之間的區域的示意圖；第27圖為展示該結構在進行退火以驅使摻質進入晶鰭的基座部分後的示意圖，以及第28圖為展示經退火結構在未摻雜氧化物材料凹陷後的示意圖。
FinFET結構的特徵在於半導體基板上形成的晶鰭。此類基板如上所述，包括塊材矽基板(晶鰭在塊材上)及SOI基板(晶鰭在SOI上)。下文論述的程序適用於製造矽通道及混合通道FinFET結構，其中，所欲者是設置包含矽與矽鍺的晶鰭。第1圖至第13圖繪示可在製造可用以形成nFET與pFET裝置的鰭形結構時循序進行的例示 性步驟，所瞭解的是，附加步驟可能有需要或合乎理想。製造可始於部分完成的結構，在這種情兄下，下文所述步驟的一或多個可省略。
第1圖展示的是包括由結晶矽所構成的塊材半導體基板21的結構20。基板的形式可以是實質未摻雜的晶圓。平行晶鰭22構成的陣列是由具有氮化矽(Si3N4)硬遮罩24的基板形成。此一遮罩24可使用諸如旋轉塗布、CVD、電漿輔助式CVD、或其它已知技術等常用的沉積技術在基板上沉積。晶鰭22相對基板垂直延展，而硬遮罩24有部分留在晶鰭之上。基板指定為nFET的區域是要在之後形成nFET裝置，而指定為FET的區域是要形成pFET裝置。如所屬技術領域已知，nFET裝置的特徵在於n+源極/汲極區，而pFET裝置具有p+源極/汲極區。所示晶鰭22儘管在示意圖中具有垂直側壁及水平頂端表面，仍將瞭解的是，FinFET結構中的晶鰭可具有某種程度不同的組態，例如三角形組態，其中晶鰭基座比晶鰭的頂端更寬。舉例而言，塊材矽基板上形成的錐形晶鰭有助於以氧化物材料填充介於晶鰭之間的凹穴，但不會形成空洞。結構20從而可包括具有非完全垂直側邊的晶鰭。鰭高較佳為均等。鰭高、寬度及間距是根據製造商偏好進一步選擇。在一些具體實施例中，鰭高的範圍介於10nm至50nm之間。基板在例示性具體實施例中是(100)基板，其經定向而使得單晶矽鰭22的側壁屬於(110)表面。如以上所述，晶鰭22的側壁可能不是精確垂直。如本文中(110)表面所述的表面至少 接近(110)表面，但可能或可能非精確的(110)表面。
請參閱第2圖，結構20上進一步形成遮罩26。在一或多個具體實施例中，遮罩系氧化物遮罩，例如：二氧化矽。遮罩可通過化學氣相沉積(CVD)或其它合適的程序進行沉積。如圖所示，遮罩在沉積並圖型化之後，包覆基板的經曝露部分以及nFET區中的晶鰭22。
請參閱第3圖，第三遮罩28於結構上方進行沉積，以致介於晶鰭之間的區域是在該結構的該區域中進行填充，用意在於形成pFET裝置。在一或多個具體實施例中，運用的是非晶碳(a-carbon)填充。此一遮罩可使用諸如化學氣相沉積或電漿增強型化學氣相沉積(PECVD)等常用的沉積技術進行沉積。
請參閱第4圖，氧化物遮罩26移除自基板的nFET區。緩衝氟化氫(HF)溶液可用於自矽基板及晶鰭選擇性移除二氧化矽遮罩，而pFET區則受到非晶碳遮罩保護。諸如硼矽酸玻璃(BSG)的p摻雜二氧化矽材料30是在產生的結構上沉積，並且填充nFET區中介於晶鰭22之間的區域，如第5圖所示。一些例示性具體實施例中運用的是經摻雜旋覆玻璃(SOG)。含硼、磷或砷的經摻雜SOG有在市售。大氣壓化學氣相沉積(APCVD)、低壓化學氣相沉積(LPCVD)以及PECVD是其它用於由適用的先驅物材料在矽基板上沉積經摻雜及未摻雜二氧化矽材料的已知技術。非晶碳遮罩28接著使用常用的低溫灰化程序進行移除。從而獲得如第6圖示意性繪示的結構32。移除非晶碳遮罩期 間，實質沒有摻質擴散到nFET區中的晶鰭22內。
請參閱第7圖，結構32的pFET區是以n摻雜氧化物材料34填充，例如摻雜磷或砷的二氧化矽。磷矽酸鹽玻璃(PSG)及砷矽酸鹽玻璃(ASG)是一或多個具體實施例中所運用的例示性n摻雜氧化物材料。產生的結構36包括包覆基板與nFET區中晶鰭的p摻雜氧化物材料30以及包覆基板與pFET區中晶鰭的n摻雜氧化物材料34。化學機械研磨(CMP)用於將氧化物材料30、34向下移除至氮化物層24。p摻雜材料30上沉積的任何n型氧化物材料34都會在此程序中進行移除。平坦表面38從而得以界定。晶鰭/氮化物結構的高度也均等。
選擇性蝕刻程序用於使經摻雜氧化物材料30、34凹陷，在晶鰭22之間形成平行通道40。如以上所述，緩衝氟化氫(HF)溶液可用於自介於矽鰭之間的區域選擇性移除二氧化矽。BSG與PSG兩者的蝕刻都比未摻雜氧化物更快。取決於經摻雜氧化物材料30、34中的硼與磷含量多寡，HF濃度可經選擇以在兩材料中提供均等的蝕刻率。在一些具體實施例中，氧化物層30、34的剩餘部分在厚度方面實質均等，如第9圖所示。經摻雜氧化物層30、34的厚度足以形成有效擊穿終止，如下文所述。在鰭高為一百奈米(100nm)的一例示性具體實施例中，經摻雜氧化物層具有介於二十奈米與四十奈米(20nm至40nm)之間的厚度。將會瞭解的是，如下文進一步論述，可能會有經摻雜氧化物層30、34的厚度較佳為不均等的情況。
諸如二氧化矽的實質未摻雜氧化物層42是在整個結構上進行沉積，填充介於晶鰭22之間的通道40，並且在氮化物層24上面延展。在一或多個具體實施例中，電漿增強型化學氣相沉積(PECVD)用於沉積未摻雜氧化物層42。在CMP至氮化物層24頂端之後，獲得第10圖中所示的結構44。結構44經退火以驅使摻質自經摻雜氧化物層30、34進入晶鰭22的基座部分。在一項例示性具體實施例中，整個結構是在快速熱退火工具中，經受約十秒範圍850℃至1100℃的溫度。如所屬技術領域已知，經受驅使的摻質會更深，並且可使用較長的退火時間或較高的退火溫度而具有更漸近的濃度梯度。擊穿終止區46、48從而在nFET與pFET區中形成。摻質也經受驅使而進入基板21的基座部分的表面區，半導體晶鰭22自此處開始延展。摻質的擴散如以上所述，容許寬廣範圍的FinFET結構形成擊穿終止區，此範圍包括次20nm節點。擴散對晶格沒有材料效應，因此，應變矽或矽鍺鰭未鬆弛，正如使用離子布植的例子。在使用較高閘極結構(例如，高於晶鰭100nm至150nm)的具體實施例中，此例示性方法也對離子布植有助益，因為離子布植固有的潛在屏蔽問題得以避免。此外，高晶鰭需要更深的植入物，造成晶體結構更加鬆弛。未摻雜氧化物層42在退火程序期間保護半導體晶鰭22。
在第12圖至第13圖中所示的第一例示性具體實施例中，一旦獲得第11圖中所示的結構50，便將形成經摻雜及未摻雜氧化物層的氧化物材料完全移除。緩衝 氟化氫(HF)溶液可用於選擇性移除氧化物層，留下矽基板與晶鰭22原封不動。從而獲得如第12圖所示的結構52。介於晶鰭之間的通道40是以諸如二氧化矽的未摻雜氧化物層54進行再填充。未摻雜氧化物層54視需要凹陷至所欲厚度，在一些具體實施例中，該所欲厚度對應於晶鰭22中經摻雜擊穿終止區46、48的厚度。經控制的回蝕程序可用於使氧化物層54凹陷至所欲厚度。第13圖示意性繪示沉積氧化物層54、回蝕並且化學機械研磨後所獲得的第一例示性結構56。
在一第二例示性具體實施例中，一旦獲得第11圖所示的結構50，氧化物材料便沒有自介於晶鰭之間的通道40完全移除。經摻雜氧化物材料30、34的層件上所沉積的未摻雜氧化物層42經凹陷，以使用經控制的回蝕程序形成如第14圖中示意性繪示的結構60。使用緩衝氟化氫(HF)溶液的計時蝕刻可用於自介於晶鰭22之間的區域選擇性移除二氧化矽。在一些具體實施例中，經摻雜氧化物材料30、34的層件與殘餘的未摻雜氧化物層42的組合厚度對應於矽鰭22的經摻雜區46、48的厚度。
一旦第13圖的結構56或第14圖的結構60中任一者已獲得，便可在nFET及pFET裝置製造過程中接著進行常用的程序。硬遮罩24若是氮化物遮罩，則使用例如熱磷酸自晶鰭22移除。用於在鰭形結構上形成pFET及nFET裝置的技術屬於已知，並且仍在持續開發中。FinFET的閘極可使用“閘極先製”程序來形成，其中閘極堆疊及 間隔物是在晶鰭上選擇性磊晶生長前先形成，其中源極與汲極區是經放大。可替代地運用的是“閘極後製”程序。閘極後製程序會涉及製作虛設閘極、製造電晶體的其它元件、移除該虛設閘極、以及以實際閘極材料取代該經移除虛設閘極。
若運用的是如上所述的閘極先製程序，閘極材料可包含閘極介電質(例如諸如氧化鉿的高k)及閘極導體(例如金屬閘極)。任何合適的沉積技術都可用於沉積高k及金屬閘極，包括但不局限於原子層沉積、化學氣相沉積、物理氣相沉積、濺鍍、鍍覆等。在一些具體實施例中，閘極材料可在晶鰭上面及之間同時形成，或者，僅在晶鰭之間形成。介電質間隔物(圖未示)是在閘極結構(圖未示)周圍形成。運用的若是閘極後製程序，則形成虛設閘極(圖未示)，其中虛設閘極可包含包覆晶鰭的虛設閘極介電質(例如氧化物)以及位在該虛設閘極介電質上的虛設閘極材料(例如多晶矽)。此虛設閘極是在之後本領域技術人員熟悉的程序中進行移除，取代金屬閘極組成物是在電晶體製造程序的適當階段進行圖型化。鰭高、寬度及間距是根據製造商偏好進一步選擇。在一些具體實施例中，鰭高的範圍介於10nm至50nm之間。在其它具體實施例中，鰭高至少是五十奈米。
一旦閘極結構已在鰭形結構上形成，源極或汲極區(圖未示)便通過本領域技術人員所熟悉的擴散、布植或其它技術在晶鰭上形成。在一些具體實施例中，一 層(圖未示)經摻雜材料(例如，矽鍺)可在此結構上磊晶生長或按另一種方式沉積，在一些具體實施例中，令源極/汲極區合併，或在其它具體實施例中，令該源極/汲極區形成菱形、拆分結構。在製造pFET結構時，摻雜硼的SiGe可在一或多個具體實施例中用於在晶鰭22的側壁上磊晶生長體積(volume)(圖未示)。在一些具體實施例中，為了製造nFET結構，源極/汲極結構形成有摻雜磷的矽(Si：P)。摻雜可如所欲針對特定電晶體應用來選擇。在經摻雜源極/汲極半導體材料是SiGe的一項例示性具體實施例中，摻質是濃度範圍4-7e20的硼，而產生的FinFET結果屬於p型。進行進一步製造步驟，其中有些製造步驟取決於待獲得的特定FinFET結構。一般而言，包含平行晶鰭與閘極結構的閘格(grid)是以低k介電材料進行填充。取決於所用閘極處理類型(閘極先製或閘極後製)，也採取適當步驟以完成閘極製造。將瞭解的是，所述製造步驟的一或多個可包括其它中間步驟，例如：蝕刻及掩蔽。
上述原理適用於混合通道結構，例如：第15圖示意性繪示的結構70。例示性結構70包括上有形成應變矽鰭72及應變矽鍺鰭73的矽鍺應變鬆弛緩衝(SRB)層71。在一些具體實施例中，III-V族晶鰭是在緩衝層71上形成。矽鍺及III-V族半導體具有更高的載子遷移率，並且對於一些應用是屬較佳。氮化物硬遮罩74層毗連各晶鰭的頂端。諸如第15圖所示混合通道結構的製造技術在本技術領域屬於已知，並且不需要論述。請再參閱第15圖，例 示性具體實施例中的緩衝層含有30%的鍺，但矽與鍺的莫耳分率在其它具體實施例中可能不同。在一項例示性具體實施例中，矽鍺鰭73有百分之五十(50%)的鍺。更高或更低的莫耳分率可在其它具體實施例中運用。
一層諸如二氧化矽的氧化物材料是在結構70上形成，並經圖型化以在第16圖所示的pFET區上提供遮罩76。nFET區接著是通過第二遮罩78來包覆，如第17圖中所示。在一例示性具體實施例中，非晶碳用於形成第二遮罩。遮罩材料填充介於晶鰭之間的通道，並且包覆所述晶鰭及位在其上的氮化物層。接著移除pFET區中的遮罩76以形成第18圖中示意性繪示的結構80。
n摻雜氧化物層82是在結構80的pFET區上沉積，如第19圖所示。在一例示性具體實施例中，氧化物層82為摻雜砷的二氧化矽層。n摻雜氧化物層82使用經控制的回蝕程序而凹陷。緩衝氟化氫(HF)溶液可用於選擇性蝕刻氧化物層82。產生的層件82直接接觸矽鍺鰭73的基座部分及緩衝層71的頂端表面。第20圖示意性繪示所獲得的結構84。諸如二氧化矽的未摻雜氧化物88是在結構84上沉積，填充介於矽鍺鰭73之間的通道。二氧化矽的沉積如上所述為所屬技術領域眾所周知，並且稱為淺溝槽隔離(STI)的COMS製造技術中眾步驟的一個。非晶碳遮罩78接著使用灰化程序移除以獲得第22圖中所示的結構89。
p摻雜氧化物層90是在結構89的nFET區上 沉積。在一或多個具體實施例中，摻雜硼的二氧化矽經沉積以形成此層。進行化學機械研磨以平坦化該結構，並移除可能留在未摻雜氧化物88該層上的p摻雜材料。停止氮化物硬遮罩層74上的CMP。從而獲得第24圖中示意性繪示的結構92。
此結構92在nFET區中的p摻雜氧化物層90及在pFET區中的未摻雜氧化物層88凹陷，使得p摻雜氧化物材料該層在厚度方面大於n摻雜氧化物材料該層。厚度差滿足(address)矽與矽鍺不同的擴散特性。在一些具體實施例中，p摻雜氧化物層90的厚度至少是n摻雜氧化物層82的厚度的兩倍。第25圖示意性繪示氧化物層90、88在進行經控制回蝕後的結構94。諸如二氧化矽的未摻雜氧化物層96是在結構94上沉積，填充使晶鰭72、73隔開的通道，然後向下進行CMP至氮化矽層74以移除過剩材料。從而獲得第26圖中所示的結構。
請參閱第27圖，結構98經退火以驅使摻質自經摻雜氧化物層82、90進入晶鰭73、72的基座部分，並且毗連緩衝層71的表面區。相比於硼擴散進入矽，較薄的n摻雜氧化物材料層補償砷進入矽鍺的較快擴散率。從而跨nFET及pFET區兩者形成實質均勻的擊穿終止層100。換句話說，摻質在基板內延展至大約相同的鰭高及大約相同的深度，從而具有與第27圖示意性所示實質類似的分佈，即使擴散已用不同擴散率完成也是這樣。未摻雜氧化物層96凹陷，使得晶鰭73、72的經摻雜基座區約與組 合的經摻雜與未摻雜氧化物層的總體厚度同高。如以上所述的程序，通過免除離子布植，讓應變矽與矽鍺維持應變，同時形成有效擊穿終止層。一旦獲得如第28圖中所示的結構102，常用的處理便可用於在平行晶鰭73、72構成的陣列上形成閘極結構及源極/汲極區。
就目前所述且參照上述例示性具體實施例及附圖，將瞭解的是，概括而言，例示性製造方法包括：獲得包括具有nFET區與pFET區的半導體基板21(或71)的結構(例如：第10圖中所示的結構44)、多個平行半導體晶鰭22(或72、73)自該基板開始延展、以及多條通道40將所述半導體晶鰭隔開。該結構更包括p摻雜氧化物層，其部分填充所述通道的一或多個，並且直接接觸該基板的該nFET區以及該nFET區中所述半導體晶鰭的一或多個，並且包括n摻雜氧化物層，其部分填充所述通道的一或多個，並且直接接觸該基板的該pFET區以及該pFET區中所述半導體晶鰭的一或多個。實質未摻雜介電層填充該多條通道40，並且上覆該p摻雜氧化物層及該n摻雜氧化物層。本方法更包括：退火該結構44以形成擊穿終止層46、48，該退火該結構的步驟造成p型摻質受到驅使，自該p摻雜氧化物層進入該nFET區中所述半導體晶鰭22(或72)的一或多個、並進入該基板的該nFET區，並且造成n型摻質受到驅使，自該n摻雜氧化物層進入該pFET區中所述半導體晶鰭22(或73)的一或多個、並進入該基板的該pFET區。退火該結構後，移除至少部分該實質未摻雜 介電層，從而曝露所述半導體晶鰭的側壁，分別如第12圖及第14圖的例示性結構52、60中所示。在一些具體實施例中，基板為塊材矽基板，而晶鰭22是切割自該基板，如第1圖至第14圖中所示。在一或多個具體實施例中，該結構更包括位在半導體晶鰭上的硬遮罩24(或74)。在一些具體實施例中，獲得結構44的步驟包括在基板上形成第一與第二遮罩26、28，第一遮罩包覆nFET區而第二遮罩包覆pFET區，如第4圖中所示。移除第一與第二遮罩的一個，從而曝露基板的nFET或pFET區的一個。形成n摻雜氧化物層及p摻雜氧化物層的一個，並且移除第一與第二遮罩的另一個。獲得如第6圖中所示的結構32。形成n摻雜氧化物層與p摻雜氧化物層的另一個，並且使經摻雜氧化物層兩者都凹陷以獲得如第9圖中示意性展示的結構。實質未摻雜介電層接著是在已凹陷n摻雜及p摻雜氧化物層上方進行沉積。在一些具體實施例中，本方法更包括以下步驟：將n摻雜氧化物層、p摻雜氧化物層以及實質未摻雜介電層自通道全部移除，如第12圖中所示，然後在通道40內沉積實質未摻雜介電層54。半導體晶鰭可包括位在包含第一半導體材料的該nFET區中的第一組晶鰭72以及位在包含與該第一半導體材料不同的第二半導體材料的該pFET區中的第二組晶鰭73。在一些具體實施例中，如第26圖及第27圖所示，p摻雜層的厚度超過n摻雜層的厚度。在一或多個具體實施例中，擊穿終止層46、48(或100)在該基板的該nFET與pFET區中以及在該nFET 與pFET區裡的所述半導體晶鰭中具有均勻分佈。在一些具體實施例中，基板71包含矽鍺應變鬆弛緩衝層。在一或多個具體實施例中，本方法更包括以下步驟：在所述半導體晶鰭上形成閘極結構、並在所述半導體晶鰭的所述經曝露側壁上形成磊晶源極/汲極區。該p摻雜氧化物層主要由硼矽酸玻璃(BSG)所組成，並且該n摻雜氧化物層主要由磷矽酸鹽玻璃(PSG)或砷矽酸鹽玻璃(ASG)所組成。
根據本發明所提供的一例示性結構包括具有頂端表面及第一與第二區的半導體基板、以及多個延展自該半導體基板的該頂端表面的平行半導體晶鰭22(或72、73)，所述半導體晶鰭的一或多個延展自該第一區，並且所述半導體晶鰭的一或多個延展自該第二區，所述半導體晶鰭界定多條通道。p型擊穿終止(PTS)層48位在該半導體基板的該第一區以及延展自該第一區的該一或多個半導體晶鰭內。該p型擊穿終止層包括經擴散p型摻質，不包括植入的摻質。n型擊穿終止層46位在該半導體基板的該第二區以及延展自該第二區的該一或多個半導體晶鰭內。該n型擊穿終止層包括經擴散n型摻質。未摻雜氧化物層54(或42或96)部分填充所述通道。在一些諸如第14圖及第28圖中所示結構的具體實施例中，p摻雜氧化物層部分填充位在該第一區上面的所述通道，該p摻雜氧化物層直接接觸該半導體基板的該頂端表面以及延展自該第一區的所述半導體晶鰭。n摻雜氧化物層部分填充位在該第二區上面的所述通道，該n摻雜氧化物層直接接觸該半導體基板的 該頂端表面以及延展自該第二區的所述半導體晶鰭。在一些具體實施例中，一或多個半導體晶鰭72為應變矽鰭，並且一或多個半導體晶鰭為應變矽鍺鰭，如第28圖中所示。在一或多個具體實施例中，該p摻雜氧化物層主要由硼矽酸玻璃所組成，並且該n摻雜氧化物層主要由磷矽酸鹽玻璃或砷矽酸鹽玻璃所組成。在一些具體實施例中，如第28圖中示意性繪示，p摻雜氧化物層比n摻雜氧化物層更厚。在一些諸如第28圖中所示結構102的例示性具體實施例中，該p型擊穿終止層及該n型擊穿終止層以實質等距離伸入所述半導體晶鰭。
本領域技術人員將瞭解的是，上述例示性結構的分配方式可以是空白形式(具有多個未經封裝芯片的單一晶圓)、裸晶粒、已封裝形式、或合併成受益於內有FinFET裝置的中間產品或最終產品的部分。
本文所用術語的目的只在於說明特定具體實施例，用意不在於限制本發明。“一”及“該”等單數形詞匯於本文中使用時，用意也在於包括多形，除非內容另有清楚指示。更將瞭解的是，“包含”一詞在本說明書中是用來指明所述特徵、步驟、操作、元件、及/或組件的存在，不是用來排除一或多個其它特徵、步驟、操作、元件、組件、及/或其群組的存在或加入。諸如“上面”及“下面”等詞匯是用來對照相對高度，指示元件或結構彼此間的相對位置。
所附申請專利範圍中所有手段或步驟加上功 能元件的對應結構、材料、動作、及均等者用意在於包括搭配如具體主張的其它主張元件用於進行該功能的任何結構、材料、或動作。各項具體實施例的說明已為了描述及說明而加以介紹，但用意不在於窮舉或局限於所揭示的形式。許多修改及變動對本領域技術人員將會顯而易見，但不會脫離本發明的範疇及精神。具體實施例在選擇及說明方面是為了最佳闡釋本發明的原理及實際應用，並且讓本領域技術人員能夠瞭解進行各種修改適用於所思特定用途的各項具體實施例。
71‧‧‧緩衝層、半導體基板
72‧‧‧第一組晶鰭、半導體晶鰭
73‧‧‧第二組晶鰭、矽鍺鰭
74‧‧‧氮化物硬遮罩層
82‧‧‧n摻雜氧化物層
88‧‧‧未摻雜氧化物
90‧‧‧p摻雜氧化物層
96‧‧‧未摻雜氧化物層
100‧‧‧擊穿終止層
102‧‧‧結構

Claims (20)

  1. 一種方法，其包含：獲得結構，其包括：半導體基板，其具有nFET區及pFET區，多個平行半導體晶鰭，其自該基板延展，多條通道，其隔開該半導體晶鰭，p摻雜氧化物層，其部分填充該通道的一或多個，並且直接接觸該基板的該nFET區以及該nFET區中該半導體晶鰭的一或多個，n摻雜氧化物層，其部分填充該通道的一或多個，並且直接接觸該基板的該pFET區以及該pFET區中該半導體晶鰭的一或多個，以及實質未摻雜介電層，其填充該多條通道，並且上覆該p摻雜氧化物層及該n摻雜氧化物層；退火該結構以形成擊穿終止層，該退火該結構的步驟造成p型摻質受到驅使，自該p摻雜氧化物層進入該nFET區中該半導體晶鰭的一或多個、並進入該基板的該nFET區，並且造成n型摻質受到驅使，自該n摻雜氧化物層進入該pFET區中該半導體晶鰭的一或多個、並進入該基板的該pFET區，以及退火該結構後，移除至少部分該實質未摻雜介電層，從而曝露該半導體晶鰭的側壁。
  2. 如申請專利範圍第1項所述的方法，其中，該基板為塊材矽基板。
  3. 如申請專利範圍第1項所述的方法，其中，該結構更包括位在該半導體晶鰭上的硬遮罩。
  4. 如申請專利範圍第3項所述的方法，其中，該獲得該結構的步驟包括：在該基板上形成第一與第二遮罩，該第一遮罩包覆該nFET區且該第二遮罩包覆該pFET區；移除該第一與第二遮罩的一個，從而曝露該基板的該nFET或pFET區的一個；形成該n摻雜氧化物層及該p摻雜氧化物層的一個；移除該第一與第二遮罩的另一個；形成該n摻雜氧化物層與該p摻雜氧化物層的另一個；使該n摻雜氧化物層與該p摻雜氧化物層凹陷，以及在該凹陷的n摻雜與p摻雜氧化物層上方沉積該實質未摻雜介電層。
  5. 如申請專利範圍第1項所述的方法，更包括以下步驟：自該通道完全移除該n摻雜氧化物層、該p摻雜氧化物層、及該實質未摻雜介電層，然後在該通道內沉積實質未摻雜氧化物層。
  6. 如申請專利範圍第1項所述的方法，其中，該n摻雜氧化物層與該p摻雜氧化物層兩個都包含二氧化矽。
  7. 如申請專利範圍第1項所述的方法，其中，半導體晶鰭 包括位在包含第一半導體材料的該nFET區中的第一組晶鰭、以及位在包含與該第一半導體材料不同的第二半導體材料的該pFET區中的第二組晶鰭，並且該p摻雜層的厚度超過該n摻雜層的厚度。
  8. 如申請專利範圍第7項所述的方法，其中，該第二半導體材料為矽鍺。
  9. 如申請專利範圍第8項所述的方法，其中，該擊穿終止層在該基板的該nFET與pFET區中、以及在該nFET與pFET區裡的所述半導體晶鰭中具有均勻分佈。
  10. 如申請專利範圍第8項所述的方法，其中，該基板包含矽鍺應變鬆弛緩衝層。
  11. 如申請專利範圍第1項所述的方法，更包括以下步驟：在該半導體晶鰭上形成閘極結構、並在該半導體晶鰭的該經曝露側壁上形成磊晶源極/汲極區。
  12. 如申請專利範圍第11項所述的方法，其中，該p摻雜氧化物層主要由硼矽酸玻璃所組成，並且該n摻雜氧化物層主要由磷矽酸鹽玻璃或砷矽酸鹽玻璃所組成。
  13. 一種半導體結構，其包含：半導體基板，其具有頂端表面及第一與第二區；多個平行半導體晶鰭，其自該半導體基板的該頂端表面延展，該半導體晶鰭的一或多個自該第一區延展，並且該半導體晶鰭的一或多個自該第二區延展，該半導體晶鰭界定多條通道；p型擊穿終止層，其位在該半導體基板的該第一區 以及自該第一區延展的該一或多個半導體晶鰭內，該p型擊穿終止層包括經擴散p型摻質；n型擊穿終止層，其位在該半導體基板的該第二區以及自該第二區延展的該一或多個半導體晶鰭內，該n型擊穿終止層包括經擴散n型摻質，以及未摻雜氧化物層，其部分填充該通道。
  14. 如申請專利範圍第13項所述的半導體結構，其中，半導體基板包含塊材矽基板。
  15. 如申請專利範圍第13項所述的半導體結構，更包括：p摻雜氧化物層，其部分填充位在該第一區上面的該通道，該p摻雜氧化物層直接接觸該半導體基板的該頂端表面以及自該第一區延展的該半導體晶鰭，以及n摻雜氧化物層，其部分填充位在該第二區上面的該通道，該n摻雜氧化物層直接接觸該半導體基板的該頂端表面以及自該第二區延展的該半導體晶鰭。
  16. 如申請專利範圍第15項所述的半導體結構，其中，該p摻雜氧化物層主要由硼矽酸玻璃所組成，並且該n摻雜氧化物層主要由磷矽酸鹽玻璃或砷矽酸鹽玻璃所組成。
  17. 如申請專利範圍第16項所述的結構，其中，自該第一區延展的該一或多個半導體晶鰭為應變矽鰭，而自該第二區延展的該一或多個半導體晶鰭為應變矽鍺鰭。
  18. 如申請專利範圍第17項所述的結構，其中，該半導體基板包含矽鍺應變鬆弛緩衝層。
  19. 如申請專利範圍第17項所述的結構，其中，該p摻雜氧化物層比該n摻雜氧化物層更厚。
  20. 如申請專利範圍第17項所述的結構，其中，該p型擊穿終止層及該n型擊穿終止層以實質等距離伸入該半導體晶鰭。
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