CN103515237A - 晶体管的形成方法 - Google Patents
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Abstract
一种晶体管的形成方法，包括：提供半导体衬底；在所述半导体衬底表面形成栅极结构；以所述栅极结构为掩膜，在所述栅极结构两侧的半导体衬底内形成开口；在所述开口的侧壁和底部表面形成第一衬垫层，所述第一衬垫层的材料为硅锗或碳化硅；在所述第一衬垫层表面形成填充满所述开口的第二衬垫层，所述第二衬垫层的表面不低于所述半导体衬底的表面，所述第二衬垫层的材料与第一衬垫层一致，且所述第二衬垫层内的锗或碳的原子百分比浓度比第一衬垫层内的锗或碳的原子百分比浓度低。所形成的晶体管载流子迁移率提高，漏电流减少，性能改善。
Description
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种晶体管的形成方法。
背景技术
晶体管作为最基本的半导体器件目前正被广泛应用，随着半导体器件的元件密度和集成度的提高，晶体管的栅极尺寸变得比以往更短；然而，晶体管的栅极尺寸变短会使晶体管产生短沟道效应，进而产生漏电流，最终影响半导体器件的电学性能。目前，现有技术主要通过提高晶体管沟道区的应力，以提高载流子迁移，进而提高晶体管的驱动电流，减少晶体管中的漏电流。
现有技术提高晶体管沟道区的应力的方法为，在晶体管的源/漏区形成应力衬垫层，其中，PMOS晶体管的应力衬垫层的材料为硅锗（SiGe），硅和硅锗之间因晶格失配形成的压应力，从而提高PMOS晶体管的性能；NMOS晶体管的应力衬垫层的材料为碳化硅（SiC），硅和碳化硅之间因晶格失配形成的拉应力，从而提高NMOS晶体管的性能。
现有技术形成具有应力衬垫层的晶体管的过程的结构示意图，如图1至图3所示，包括：
请参考图1，提供半导体衬底10，在所述半导体衬底10表面形成栅极结构11。
所述栅极结构11包括：所述半导体衬底10表面的栅介质层14，所述栅介质层14表面的栅电极层15，以及所述栅电极层15两侧的半导体衬底10表面的侧墙16。
请参考图2，以所述栅极结构11为掩膜，在所述栅极结构11两侧的半导体衬底10内形成开口12。
所述开口12为西格玛形（Σ，sigma），即所述开口12的侧壁与半导体衬底10的表面构成西格玛形，所述开口12侧壁上的顶角向所述栅极结构11下方的半导体衬底10内延伸。
请参考图3，在所述开口12内形成应力衬垫层13，所述应力衬垫层13的材料为硅锗或碳化硅。
然而，以现有技术形成的具有应力衬垫层的晶体管的载流子迁移率较低，性能不良。
更多具有应力衬垫层的晶体管请参考公开号为US2011256681A1的美国专利文件。
发明内容
本发明解决的问题是提供一种晶体管的形成方法，提高晶体管的载流子迁移率，提高性能。
为解决上述问题，本发明提供一种晶体管的形成方法，包括：
提供半导体衬底；在所述半导体衬底表面形成栅极结构；以所述栅极结构为掩膜，在所述栅极结构两侧的半导体衬底内形成开口；在所述开口的侧壁和底部表面形成第一衬垫层，所述第一衬垫层的材料为硅锗或碳化硅；在所述第一衬垫层表面形成填充满所述开口的第二衬垫层，所述第二衬垫层的表面不低于所述半导体衬底的表面，所述第二衬垫层的材料与第一衬垫层一致，且所述第二衬垫层内的锗或碳的原子百分比浓度比第一衬垫层内的锗或碳的原子百分比浓度低。
可选地，所述第一衬垫层内的锗或碳的原子百分比浓度为5%~100%。
可选地，所述第一衬垫层的厚度为1埃~200纳米。
可选地，所述第二衬垫层内的锗或碳的原子百分比浓度为0%~100%。
可选地，所述第二衬垫层的底部到半导体衬底表面的厚度为1埃~200纳米。
可选地，所述第一衬垫层和第二衬垫层的形成工艺为化学气相沉积工艺、分子束外延沉积工艺或原子层沉积工艺。
可选地，所述开口的侧壁与半导体衬底的表面构成西格玛形，所述开口侧壁上的顶角向所述栅极结构下方的半导体衬底内延伸。
可选地，在形成第二衬垫层后，在所述第二衬垫层内进行离子注入，形成源/漏区。
可选地，在形成源/漏区后，在所述第二衬垫层表面形成覆盖层。
可选地，所述覆盖层的材料为钛硅。镍硅或钴硅。
可选地，所述半导体衬底的材料为硅或绝缘体上硅。
可选地，所述栅极结构包括：所述半导体衬底表面的栅介质层，所述栅介质层表面的栅电极层，以及所述栅电极层两侧的半导体衬底表面的侧墙。
与现有技术相比，本发明的技术方案具有以下优点：
在晶体管的形成方法中，在所述开口的侧壁和底部表面形成第一衬垫层，在所述第一衬垫层表面形成第二衬垫层，所述第一衬垫层和第二衬垫层的材料相同，为硅锗或碳化硅，且第一衬垫层内锗或碳的原子百分比浓度比第二衬垫层高，使第一衬垫层与半导体衬底之间因晶格失配而产生的应力更大，从而施加于栅极结构下方的沟道区内的应力增大，提高了载流子的迁移率；而且，由于第一衬垫层的厚度较薄，因此难以发生堆垛层错（Stacking Faults）；其次，由于第一衬垫层内锗或碳的原子百分比浓度较高，则后续形成的源/漏区内的掺杂离子难以穿过所述第一衬垫层，从而抑制了所述掺杂离子的扩散，减少了漏电流的产生；此外，由于第二衬垫层内锗或碳的原子百分比浓度比第一衬垫层低，从而避免了第二衬垫层内因堆垛层错而产生缺陷，所形成的晶体管的性能较佳。
附图说明
图1至图3是现有技术形成具有应力衬垫层的晶体管的过程的结构示意图；
图4是本发明实施例所述晶体管的形成方法的流程示意图；
图5至图8是本实施例所述晶体管的形成过程的剖面结构示意图。
具体实施方式
如背景技术所述，现有技术形成的具有应力衬垫层的晶体管的载流子迁移率较低，性能不良。
发明人经过研究发现，具有应力衬垫层的晶体管的载流子迁移率偏低是由于栅极结构两侧的应力衬垫层内硅或锗的原子百分比浓度偏低，导致施加于所述栅极结构下方的沟道区的应力偏低；然而，一旦提高所述应力衬垫层内的硅或锗的原子百分比浓度，所述应力衬垫层内部受到的应力会变大，从而容易产生堆垛层错（Stacking Faults）效应，在应力衬垫层内部产生缺陷，使器件性能变差。
经过发明人的进一步研究发现，在晶体管的形成过程中，为了在提高具有应力衬垫层的晶体管的载流子迁移率的同时，避免因堆垛层错而产生缺陷，在开口的侧壁和底部表面形成第一衬垫层后，在所述第一衬垫层表面形成第二衬垫层，且所述第一衬垫层内锗或碳的原子百分比浓度比第二衬垫层高时，晶体管的性能得到改善；具体的，由于所述第一衬垫层内锗或碳的原子百分比浓度较高，所述第一衬垫层施加于沟道区的应力较大，从而提高了晶体管的载流子迁移率；而且，使所述第一衬垫层的厚度较薄，能够避免堆垛层错效应的产生，从而减少缺陷；同时，使所述第二衬垫层内的锗或碳的原子百分比浓度偏低，则所述第二衬垫层内受到的应力较小，能够避免产生堆垛层错效应，减少了缺陷的产生；而且，当所述第一衬垫层内锗或碳的原子百分比浓度较高时，后续形成的源/漏区的掺杂离子难以穿过所述第一衬垫层，能够进一步抑制所述掺杂离子的扩散，减少了漏电流的产生，使所形成的晶体管性能提高。
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。图4是本发明实施例所述晶体管的形成方法的流程示意图，包括步骤：
步骤S101，提供半导体衬底；
步骤S102，在所述半导体衬底表面形成栅极结构；
步骤S103，以所述栅极结构为掩膜，在所述栅极结构两侧的半导体衬底内形成开口；
步骤S104，在所述开口的侧壁和底部表面形成第一衬垫层，所述第一衬垫层的材料为硅锗或碳化硅；
步骤S105，在所述第一衬垫层表面填充第二衬垫层，所述第二衬垫层的表面不低于所述半导体衬底的表面，所述第二衬垫层的材料与第一衬垫层一致，且所述第二衬垫层内的锗或碳的原子百分比浓度比第一衬垫层内的锗或碳的原子百分比浓度低。
本实施例所述晶体管的形成方法中，在开口的侧壁和底部表面形成第一衬垫层，在所述第一衬垫层表面形成第二衬垫层，且所述第一衬垫层内锗或碳的原子百分比浓度比第二衬垫层高，则所形成的晶体管的载流子迁移率提高，漏电流减少，性能提高。
以下将结合附图对本实施例所述晶体管的形成方法进行说明，图5至图8为本实施例所述晶体管的形成过程的剖面结构示意图。
请参考图5，提供半导体衬底100；在所述半导体衬底100表面形成栅极结构101。
所述半导体衬底100的材料为单晶硅或绝缘体上硅，所述半导体衬底100用于为后续工艺提供工作平台；在本发明的实施例中，所述半导体衬底100表面的晶向为<100>。
所述栅极结构101包括：所述半导体衬底100表面的栅介质层110，所述栅介质层110表面的栅电极层111，以及所述栅电极层111两侧的半导体衬底表面的侧墙112。
所述栅电极层111的材料为多晶硅或金属；当所述栅电极层111的材料为多晶硅时，所述栅介质层110为氧化硅、氮化硅、氮氧化硅；当所述栅电极层111的材料为金属时，所述栅介质层110为高K介质材料为氧化铪、氧化锆、氧化铪硅、氧化镧、氧化锆硅、氧化钛、氧化钽、氧化钡锶钛、氧化钡钛、氧化锶钛或氧化铝，所述金属为铝、铜、银、金、铂、镍、钛、钴、铊、钽或钨；所述侧墙112的材料为氧化硅、氮化硅、氮氧化硅中的一种或多种组合。
当所述栅电极层111的材料为多晶硅，所述栅介质层110为氧化硅、氮化硅、氮氧化硅时，所述栅极结构101的形成工艺为：在所述半导体衬底100表面沉积形成栅介质薄膜；在所述栅介质薄膜表面形成栅电极薄膜；刻蚀所述栅介质薄膜和栅电极薄膜，形成栅介质层110和栅电极层111；在所述半导体衬底100、栅介质层110和栅电极层111表面形成侧墙层；回刻蚀所述侧墙层，在所述栅电极层111两侧的半导体衬底100表面形成侧墙112。
当所述栅电极层111的材料为金属，所述栅介质层110为高K介质材料时，所述栅极结构101的形成工艺为：在所述半导体衬底100表面沉积形成栅介质薄膜；在所述栅介质薄膜表面形成伪栅极薄膜；刻蚀所述栅介质薄膜和为栅极薄膜，形成栅介质层110和伪栅极；在所述半导体衬底100、栅介质层110和伪栅极表面形成侧墙层；回刻蚀所述侧墙层，在所述伪栅极两侧的半导体衬底100表面形成侧墙112；在所述侧墙112和伪栅极两侧的半导体衬底表面形成绝缘层；则形成绝缘层后，去除所述伪栅极，形成开口；在所述开口内填充金属，形成栅电极层111。
需要说明的是，在所述栅电极层111表面还具有硬掩膜层（未示出），所述硬掩膜层的材料为氮化硅、氮化钛、氮化铊、氮化钨、氧化铝中的一种或多种；由于后续形成西格玛形开口的工艺有干法刻蚀和湿法刻蚀，容易对所述栅电极层211造成损伤，所述硬掩膜层能够在后续形成西格玛形的开口的工艺中保护栅电极层111表面；所述硬掩膜层在后续工艺形成第一衬垫层和第二衬垫层之后被去除。
请参考图6，以所述栅极结构101为掩膜，在所述栅极结构101两侧的半导体衬底100内形成开口102。
所述开口102用于在后续工艺中形成第一衬垫层和第二衬垫层；在本实施例中，所述开口102的侧壁与半导体衬底100的表面构成西格玛（Σ，sigma）形，所述开口102侧壁上的顶角向所述栅极结构101下方的半导体衬底100内延伸，从而后续在栅极结构101两侧的开口102内形成的第一衬垫层之间的距离较近，则后续形成的第一衬垫层和第二衬垫层施加于栅极结构下方的沟道区的应力较大，所形成的晶体管的性能提高。
在本实施例中，所述开口102的形成工艺为：以所述栅极结构101为掩膜，采用干法刻蚀在所述半导体衬底100内形成侧壁与半导体衬底100表面垂直的开口（未示出）；在干法刻蚀后，采用湿法刻蚀所述开口，使所述开口侧壁上的顶角向栅极结构101下方的半导体衬底100内延伸，形成西格玛形的开口102。
所述干法刻蚀为各向异性的干法刻蚀，刻蚀气体为氯气、溴化氢或氯气和溴化氢的混合气体；所述干法刻蚀工艺参数为：溴化氢的流量为200~800sccm，氯气的流量为20~100sccm，惰性气体的流量为50~1000sccm，刻蚀腔室的压力为2~200mTorr，刻蚀时间为15~60秒。
所述湿法刻蚀为各向异性的湿法刻蚀，所述刻蚀液为碱性溶液，所述碱性溶液为氢氧化钾（KOH）、氢氧化钠（NaOH）、氢氧化锂（LiOH）、氢氧化锂氨水（NH4OH）或四甲基氢氧化铵（TMAH）。
由于所述半导体衬底100表面的晶面为（100），而所述各向异性的湿法刻蚀在垂直于半导体衬底100表面以及平行于半导体衬底100表面的方向上的刻蚀速率较快，而在刻蚀晶面（111）方向时的刻蚀速率较慢，从而使所述开口102的形状成为西格玛形；当后续在所述开口102内形成第一衬垫层后，相邻第一衬垫层之间距离较小，则所述第一衬垫层施加与沟道区的应力较大。
在另一实施例中，所述开口102的形成工艺为各向异性的干法刻蚀，则所述开口102的侧壁与半导体衬底表面垂直，使工艺简化，节约成本。
请参考图7，在所述开口102的侧壁和底部表面形成第一衬垫层103，所述第一衬垫层103的材料为硅锗或碳化硅。
所述第一衬垫层103的厚度为1埃~200纳米，则所述第一衬垫层103的厚度在难以发生堆垛错层的范围内，从而所述第一衬垫层103能过向沟道区提供足够的应力，同时难以发生堆垛层错，避免了第一衬垫层103内产生缺陷；所述第一衬垫层103的形成工艺为化学气相沉积工艺、分子束外延沉积工艺或原子层沉积工艺；当所形成的晶体管为PMOS晶体管时，所述第一衬垫层103的材料为硅锗，其中锗的原子百分比浓度为5%~100%，较佳的，锗的原子百分比浓度为50~100%；当所形成的晶体管为NMOS晶体管时，所述第一衬垫层103的材料为碳化硅，其中碳的原子百分比浓度为5%~100%，较佳的，碳的原子百分比浓度为50~100%。
在本实施例中，在所述开口102的侧壁和底部形成第一衬垫层103，且所述第一衬垫层103的硅锗或碳化硅材料中，锗或碳的原子百分比浓度较高，且栅极结构101两侧的第一衬垫层103之间的距离较近，则所述第一衬垫层103施加于沟道区的应力较大，使所形成的晶体管的载流子迁移率提高，性能改善；而且所述第一衬垫层103的厚度能够控制在难以发生堆垛错层的范围的内，从而难以在所述第一衬垫层103内产生堆垛错层；此外，由于所述第一衬垫层103内锗或碳的原子百分比浓度较高，则在后续形成通过离子注入形成源/漏区，以及在所形成的晶体管工作时，源/漏区所掺杂的离子难以穿过所述第一衬垫层103而进一步扩散，从而抑制了漏电流的产生，进一步改善了器件的性能。
在本实施例中，当所形成的晶体管为PMOS晶体管时，所述第一衬垫层103的材料为硅锗；所述第一衬底层103的分子束外延沉积工艺的参数为：硅源气体SiH4或SiH2Cl2，锗源气体GeH4和载气氢气，所述硅源气体和锗源气体的流量为1sccm~1000sccm，所述载气的流量为0.1slm~50slm，温度为500~800℃，压强为1~100Torr。
当所形成的晶体管为NMOS晶体管时，所述第一衬垫层103的材料为碳化硅；所述第一衬底层103的分子束外延沉积工艺的参数为：硅源气体SiH4或SiH2Cl2，碳源气体CH4、CH3Cl或CH2Cl2和载气氢气，所述硅源气体和碳源气体的流量为1sccm~1000sccm，所述载气的流量为0.1slm~50slm，温度为500~800℃，压强为1~100Torr。
请参考图8，在所述第一衬垫层103表面形成填充满所述开口的第二衬垫层104，所述第二衬垫层104的表面不低于所述半导体衬底100的表面，所述第二衬垫层104的材料与第一衬垫层103一致，且所述第二衬垫层104内的锗或碳的原子百分比浓度比第一衬垫层103内的锗或碳的原子百分比浓度低。
在本实施例中，所述第二衬垫层104的表面与半导体衬底100表面齐平，所述第二衬垫层104的底部到半导体衬底100表面的厚度为1埃~200纳米；在其他实施例中，所述第二衬垫层104的表面高于所述半导体衬底100表面。
所述第二衬垫层104的形成工艺为化学气相沉积工艺、分子束外延沉积工艺或原子层沉积工艺；当所形成的晶体管为PMOS晶体管时，所述第二衬垫层104的材料为硅锗，其中锗的原子百分比浓度为0%~100%；当所形成的晶体管为NMOS晶体管时，所述第二衬垫层104的材料为碳化硅，其中碳的原子百分比浓度为0%~100%。
所述第二衬垫层104内锗或碳的原子百分比浓度比第一衬垫层103低，则能够使所述第一衬垫层103施加于沟道区内的应力提高的同时，使所述第二衬垫层104内受到的应力减小，因此所述第二衬垫层104内也难以产生堆垛错层；所形成的晶体管的沟道区受到的应力增大，载流子的迁移率提高，同时所形成的晶体管内的缺陷减少，漏电流减少，性能提高。
所述第二衬垫层104的材料与第一衬垫层103一致；在本实施例中，当所形成的晶体管为PMOS晶体管时，所述第二衬垫层104的材料为硅锗；所述第二衬垫层104的分子束外延沉积工艺的参数为：硅源气体SiH4或SiH2Cl2，锗源气体GeH4和载气氢气，所述硅源气体和锗源气体的流量为1sccm~1000sccm，所述载气的流量为0.1slm~50slm，温度为500~800℃，压强为1~100Torr；当所形成的晶体管为NMOS晶体管时，所述第二衬垫层104的材料为碳化硅；所述第二衬垫层104的分子束外延沉积工艺的参数为：硅源气体SiH4或SiH2Cl2，碳源气体CH4、CH3Cl或CH2Cl2和载气氢气，所述硅源气体和碳源气体的流量为1sccm~1000sccm，所述载气的流量为0.1slm~50slm，温度为500~800℃，压强为1~100Torr。
需要说明的是，在形成第二衬垫层104后，还需要在所述第一衬垫层103和第二衬垫层104内进行离子注入，形成源/漏区（未示出）；当需要形成PMOS晶体管时，对所述第一衬垫层103和第二衬垫层104进行p型离子注入，所述离子注入的离子包括：硼离子和铟离子；当需要形成NMOS晶体管时，对所述第一衬垫层103和第二衬垫层104进行n型离子注入，所述离子注入的离子包括磷离子和砷离子。
由于所述第一衬垫层103内锗或碳的原子百分比浓度较高，则在进行离子注入，以及所形成的晶体管工作时，所掺杂的离子难以穿过所述第一衬垫层103而扩散入半导体衬底100内；而且，当所形成的晶体管工作时，载流子也难以穿过所述第一衬垫层103，从而抑制了晶体管的漏电流，提高了器件的稳定性，性能得以改善。
需要说明的是，在本实施例中，在形成源/漏区后，在所述第二衬垫层104表面形成覆盖层105；所述覆盖层105用于作为所形成的晶体管源/漏区的电极；所述覆盖层105的材料为金属硅化物（salicide），包括钛硅、镍硅或钴硅；所述覆盖层105的形成工艺为：在所述栅极结构101两侧的半导体衬底100表面形成掩膜层，所述掩膜层暴露出第一衬垫层103和第二衬垫层104表面；在形成掩膜层后，在所述第一衬垫层103和第二衬垫层104表面选择性外延沉积形成硅层；在所述硅层表面沉积形成金属层，所述金属层的材料为钛、镍或钴；在形成金属层后，进行热退火，使所述金属层和硅层反应，形成覆盖层105；去除覆盖层105表面剩余的金属层和掩膜层。
本实施例所述晶体管的形成方法中，在所述开口102（如图6）的侧壁和底部表面形成第一衬垫层103后，在所述第一衬垫层103表面形成第二衬垫层104，所述第一衬垫层103和第二衬垫层104的材料相同，且所述第一衬垫层103内锗或碳的原子百分比浓度比第二衬垫层104高，则所述第一衬垫层103对沟道区施加的应力较大；而且，所述栅极结构101两侧的第一衬垫层103之间的距离较第二衬垫层104近，则能够进一步增大沟道区受到的应力，因此所形成的晶体管的载流子迁移率提高，漏电流减少，性能改善；此外，由于所述第一衬垫层103内锗或碳的原子百分比浓度较高，则形成源/漏区时所掺杂的离子难以穿过所述第一衬垫层103而扩散，且晶体管工作时载流子也难以穿过所述第一衬垫层103，则所形成的晶体管的漏电流得到抑制，器件性能进一步改善。
综上所述，在晶体管的形成方法中，在所述开口的侧壁和底部表面形成第一衬垫层，在所述第一衬垫层表面形成第二衬垫层，所述第一衬垫层和第二衬垫层的材料相同，为硅锗或碳化硅，且第一衬垫层内锗或碳的原子百分比浓度比第二衬垫层高，使第一衬垫层与半导体衬底之间因晶格失配而产生的应力更大，从而施加于栅极结构下方的沟道区内的应力增大，提高了载流子的迁移率；而且，由于第一衬垫层的厚度较薄，因此难以发生堆垛层错（Stacking Faults）；其次，由于第一衬垫层内锗或碳的原子百分比浓度较高，则后续形成的源/漏区内的掺杂离子难以穿过所述第一衬垫层，从而抑制了所述掺杂离子的扩散，减少了漏电流的产生；此外，由于第二衬垫层内锗或碳的原子百分比浓度比第一衬垫层低，从而避免了第二衬垫层内因堆垛层错而产生缺陷，所形成的晶体管的性能较佳。
本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。
Claims (12)
1.一种晶体管的形成方法，其特征在于，包括：
提供半导体衬底；
在所述半导体衬底表面形成栅极结构；
以所述栅极结构为掩膜，在所述栅极结构两侧的半导体衬底内形成开口；
在所述开口的侧壁和底部表面形成第一衬垫层，所述第一衬垫层的材料为硅锗或碳化硅；
在所述第一衬垫层表面形成填充满所述开口的第二衬垫层，所述第二衬垫层的表面不低于所述半导体衬底的表面，所述第二衬垫层的材料与第一衬垫层一致，且所述第二衬垫层内的锗或碳的原子百分比浓度比第一衬垫层内的锗或碳的原子百分比浓度低。
2.如权利要求1所述晶体管的形成方法，其特征在于，所述第一衬垫层内的锗或碳的原子百分比浓度为5%~100%。
3.如权利要求1所述晶体管的形成方法，其特征在于，所述第一衬垫层的厚度为1埃~200纳米。
4.如权利要求1所述晶体管的形成方法，其特征在于，所述第二衬垫层内的锗或碳的原子百分比浓度为0%~100%。
5.如权利要求1所述晶体管的形成方法，其特征在于，所述第二衬垫层的底部到半导体衬底表面的厚度为1埃~200纳米。
6.如权利要求1所述晶体管的形成方法，其特征在于，所述第一衬垫层和第二衬垫层的形成工艺为化学气相沉积工艺、分子束外延沉积工艺或原子层沉积工艺。
7.如权利要求1所述晶体管的形成方法，其特征在于，所述开口的侧壁与半导体衬底的表面构成西格玛形，所述开口侧壁上的顶角向所述栅极结构下方的半导体衬底内延伸。
8.如权利要求1所述晶体管的形成方法，其特征在于，在形成第二衬垫层后，在所述第一衬垫层和第二衬垫层内进行离子注入，形成源/漏区。
9.如权利要求8所述晶体管的形成方法，其特征在于，在形成源/漏区后，在所述第二衬垫层表面形成覆盖层。
10.如权利要求9所述晶体管的形成方法，其特征在于，所述覆盖层的材料为钛硅，镍硅或钴硅。
11.如权利要求1所述晶体管的形成方法，其特征在于，所述半导体衬底的材料为硅或绝缘体上硅。
12.如权利要求1所述晶体管的形成方法，其特征在于，所述栅极结构包括：
所述半导体衬底表面的栅介质层，所述栅介质层表面的栅电极层，以及所述栅电极层两侧的半导体衬底表面的侧墙。
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