CN114628255A - 半导体结构及其形成方法 - Google Patents

半导体结构及其形成方法 Download PDF

Info

Publication number
CN114628255A
CN114628255A CN202011452915.8A CN202011452915A CN114628255A CN 114628255 A CN114628255 A CN 114628255A CN 202011452915 A CN202011452915 A CN 202011452915A CN 114628255 A CN114628255 A CN 114628255A
Authority
CN
China
Prior art keywords
fin
layer
forming
region
opening
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202011452915.8A
Other languages
English (en)
Inventor
王楠
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Original Assignee
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Manufacturing International Shanghai Corp, Semiconductor Manufacturing International Beijing Corp filed Critical Semiconductor Manufacturing International Shanghai Corp
Priority to CN202011452915.8A priority Critical patent/CN114628255A/zh
Publication of CN114628255A publication Critical patent/CN114628255A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/66803—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with a step of doping the vertical sidewall, e.g. using tilted or multi-angled implants
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0673—Nanowires or nanotubes oriented parallel to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/775—Field effect transistors with one dimensional charge carrier gas channel, e.g. quantum wire FET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Nanotechnology (AREA)
  • Materials Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

一种半导体结构及其形成方法，其中形成方法包括：提供衬底；在衬底上形成鳍部结构，相邻鳍部结构之间具有第一开口，所述鳍部结构包括底部区以及第一鳍部层和第二鳍部层；刻蚀第一开口两侧的部分所述第一鳍部层，形成第一凹槽；在第一凹槽内形成牺牲层；在第一开口内形成隔离结构；形成横跨鳍部结构和隔离结构的若干第一伪栅结构；去除所述第一伪栅结构以及第一伪栅结构覆盖的第二鳍部层和牺牲层，形成第一栅极开口；在所述第一栅极开口内形成第一栅极结构，所述第一栅极结构环绕各第一鳍部层，且第一栅极结构的顶部表面与隔离结构的顶部表面齐平。本发明实施例可以在高集成度的情况下实现工艺难度的降低，并有利于提高半导体结构的性能。

Description

半导体结构及其形成方法
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种半导体结构及其形成方法。
背景技术
鳍式场效应晶体管(FinFET)架构是当今半导体行业的主力军。但是，随着器件的持续微缩，在沟道长度小到一定值时，鳍式场效应晶体管结构又无法提供足够的静电控制以及足够的驱动电流，因此，引入了纳米片(Nanosheet)结构，与鳍式场效应晶体管相比，纳米片的特性提供了出色的沟道控制能力。同时，沟道在三维中的极佳分布使得单位面积的有效驱动电流得以优化。
随着半导体器件尺寸的持续微缩，单元高度的进一步减小将要求标准单元内NMOS和PMOS器件之间的间距更小。但是，对于FinFET和纳米片而言，工艺限制了这些NMOS和PMOS器件之间的间距。为了扩大这些器件的可微缩性，提出了一种创新的架构，称为叉形纳米片(Forksheet)器件。Forksheet可以被认为是纳米片的自然延伸。与纳米片相比，Forksheet的沟道由叉形栅极结构控制，通过在栅极图案化之前在NMOS和PMOS器件之间引入“介电墙”来实现。该墙将NMOS栅沟槽与PMOS栅沟槽物理隔离，从而大幅减少了NMOS和PMOS的间距，使得叉形纳米片具有更佳的面积和性能的可微缩性。
然而，目前叉形纳米片(Forksheet)器件的性能还有待改善。
发明内容
本发明解决的技术问题是提供一种半导体结构及其形成方法，可以降低形成过程中的工艺难度，有利于提高半导体结构的性能。
为解决上述技术问题，本发明实施例提供一种半导体结构的形成方法，包括：提供衬底，所述衬底包括第一区和第二区；分别在所述第一区和所述第二区上形成鳍部结构，相邻所述第一区和所述第二区之间具有第一开口，所述鳍部结构包括底部区和位于所述底部区上的顶部区，所述顶部区包括沿衬底表面法线方向交替堆叠的第一鳍部层和第二鳍部层，所述鳍部结构还包括沿所述鳍部结构延伸方向的第一部分和第二部分；刻蚀所述第一开口两侧的所述第一部分的部分所述第一鳍部层，在相邻所述第二鳍部层之间以及所述第二鳍部层与所述底部区之间形成第一凹槽；在所述第一凹槽内形成牺牲层；在所述第一部分之间的所述第一开口内形成隔离结构，所述隔离结构的顶部表面高于所述鳍部结构的顶部表面；形成横跨所述鳍部结构的第一部分和所述隔离结构的若干第一伪栅结构；去除所述第一伪栅结构以及所述第一伪栅结构覆盖的所述第二鳍部层和牺牲层，形成第一栅极开口；在所述第一栅极开口内形成第一栅极结构，所述第一栅极结构环绕各所述第一鳍部层，且所述第一栅极结构的顶部表面与所述隔离结构的顶部表面齐平。
可选的，所述第一鳍部层的材料与所述第二鳍部层的材料不同；所述第一鳍部层的材料包括硅或硅锗；所述第二鳍部层的材料包括硅或硅锗。
可选的，所述牺牲层的材料与所述第二鳍部层的材料相同；所述牺牲层的材料包括硅或硅锗。
可选的，所述隔离结构的材料包括氧化硅、氮化硅、氮氧化硅、碳化硅、碳氧化硅或硅硼碳氮的其中一种或多种。
可选的，刻蚀所述第一开口两侧的所述第一部分的部分所述第一鳍部层的工艺包括各向同性的湿法刻蚀工艺；所述湿法刻蚀工艺的工艺参数包括：湿法刻蚀溶液包括TMAH溶液或氨水溶液。
可选的，所述鳍部结构上还形成有第一掩膜层，在所述第一凹槽内形成牺牲层的步骤包括：在所述第一凹槽内形成牺牲材料层，所述牺牲材料层还填充满所述第一开口；以所述第一掩膜层为掩膜，刻蚀去除所述第一开口内的所述牺牲材料层，在所述第一凹槽内形成牺牲层。
可选的，在刻蚀所述第一开口两侧的所述第一部分的部分所述第一鳍部层之前，还包括：在所述衬底上形成第二掩膜层，所述第二掩膜层暴露出所述第一开口两侧的所述鳍部结构的第一部分的侧壁。
可选的，所述第二掩膜层的材料包括：无定形碳、底部抗反射材料或光阻材料。
可选的，在形成所述第一伪栅结构之后，还包括：在所述第一伪栅结构两侧的所述鳍部结构内形成源漏开口，所述源漏开口暴露出所述衬底表面；在所述源漏开口内形成源漏掺杂层。
可选的，在形成所述源漏开口之后，形成所述源漏掺杂层之前，还包括：去除所述源漏开口侧壁暴露出的部分所述第二鳍部层，在所述第一鳍部层上形成第二凹槽。
可选的，在形成所述源漏掺杂层之前，还包括：在所述第二凹槽内形成内侧墙，所述内侧墙的侧壁与所述第一鳍部层的侧壁齐平。
可选的，所述内侧墙的材料包括低k介质材料、超低k介质材料、氮化硅或氮氧化硅。
可选的，在形成所述源漏掺杂层之后，还包括：在所述衬底上形成介质层，所述介质层暴露出所述第一伪栅结构的顶部表面。
可选的，还包括：在所述衬底上形成隔离层，所述隔离层覆盖部分所述鳍部结构的侧壁表面。
相应的，本发明实施例还提供一种半导体结构，包括：衬底，所述衬底包括第一区和第二区；鳍部结构，位于第一区和第二区的所述衬底上，所述鳍部结构包括底部区和位于所述底部区上的顶部区，所述顶部区包括沿衬底表面法线方向堆叠的第一鳍部层，相邻所述第一鳍部层之间具有第一间隔，所述鳍部结构还包括沿所述鳍部结构延伸方向的第一部分和第二部分，相邻所述鳍部结构的第一部分之间的距离大于所述第二部分之间的距离；隔离结构，位于所述第一区和第二区的相邻所述鳍部结构的第一部分之间，且所述隔离结构与所述鳍部结构的第一部分之间具有第二间隔；第一栅极结构，横跨所述鳍部结构的第一部分，位于所述第一鳍部层表面且环绕所述第一鳍部层，所述第一栅极结构填充满所述第一间隔和所述第二间隔，所述第一栅极结构的顶部表面与所述隔离结构的顶部表面齐平。
与现有技术相比，本发明实施例的技术方案具有以下有益效果：
在形成隔离结构之前，先刻蚀去除第一开口两侧的部分所述第一鳍部层，形成第一凹槽，然后在第一凹槽内形成牺牲层，牺牲层使第一鳍部层和隔离结构之间具有一定距离，在形成第一栅极结构的过程中，使得去除第二鳍部层和牺牲层的工艺窗口增大，降低了工艺难度，并且使形成的第一栅极结构可以四面环绕第一鳍部层，增强了第一栅极结构对沟道的控制能力，有利于提高最终形成的半导体结构的性能。
本发明提供的半导体结构，隔离结构位于第一区和第二区之间的第一开口内，在集成度高的半导体结构中仍可以实现第一区和第二区的第一栅极结构的电隔离；并且第一鳍部层和隔离结构之间具有第二间隔，第一栅极结构可以四面环绕第一鳍部层，增强了第一栅极结构对沟道的控制能力，有利于提高最终形成的半导体结构的性能。
附图说明
图1至图5是一实施例中半导体结构形成过程的结构示意图；
图6至图26是本发明一实施例中半导体结构形成过程各步骤对应的结构示意图。
具体实施方式
由背景可知，目前的叉形纳米片(Forksheet)器件的性能仍有待改善。现结合具体的实施例进行分析说明。
图1至图5是一实施例中半导体结构形成过程的结构示意图。
参考图1，提供衬底100，所述衬底100包括第一区101和第二区102；在所述第一区101和第二区102上分别形成若干鳍部结构103，所述鳍部结构103包括底部区104以及位于所述底部区104上沿所述衬底100表面法线方向依次堆叠的第一鳍部层105和第二鳍部层106，且所述第一区101和所述第二区102之间具有第一开口107；在所述衬底100上形成隔离层108，所述隔离层108覆盖所述鳍部结构103的部分侧壁表面。
参考图2，在所述第一开口107内形成隔离结构109，所述隔离结构109与所述鳍部结构103的顶部表面齐平。
参考图3，形成横跨所述鳍部结构103和所述隔离结构109的伪栅结构110。
参考图4，去除所述伪栅结构110以及所述伪栅结构110覆盖的所述第二鳍部层106，形成暴露出所述第一鳍部层105表面的栅极开口111。
参考图5，在所述栅极开口111内形成栅极结构112，所述栅极结构112的顶部表面与所述隔离结构109的顶部表面齐平。
采用上述方法形成半导体结构的过程中，第一区101和第二区102的鳍部结构103之间具有第一开口107，由于相邻器件区之间的间距越来越小，在第一开口107内形成隔离结构109以实现第一区101和第二区102上的栅极结构112的隔离，并且隔离结构109的侧壁与两侧的鳍部结构103的侧壁相接触，一方面，在形成栅极结构112的过程中，去除第二鳍部层106以及在栅极开口111内形成栅极结构112的空间小，工艺窗口小，导致工艺难度高；另一方面，最终形成的栅极结构112只有三面包围鳍部结构103，并没有形成环绕鳍部结构103的栅极结构，减弱了栅极结构112对鳍部结构103的控制能力，造成漏电的风险升高，不利于半导体结构的性能。
为了解决上述问题，本发明实施例提供可以一种半导体结构的形成方法，在形成所述隔离结构之前，先刻蚀第一开口两侧的第一部分的部分所述第一鳍部层，在相邻的第二鳍部层之间形成第一凹槽，然后在第一凹槽内形成牺牲层，扩大了鳍部结构的第一部分之间的距离，使第一部分的剩余的第一鳍部层与隔离结构之间具有一定空间，在后续形成第一栅极结构时有更大的工艺空间，降低了工艺难度；并且，形成第一栅极结构之前，去除第二鳍部层和牺牲层，形成的栅极开口完全暴露出第一鳍部层的顶部、底部和侧壁表面，从而使形成的第一栅极结构完全环绕所述第一鳍部层，增强第一栅极结构对鳍部结构的控制能力，提高半导体结构的性能。
为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图6至图26是本发明一实施例中半导体结构形成过程各步骤对应的结构示意图。
参考图6和图7，图6是半导体结构的俯视图，图7是图6沿A-A方向的剖面结构示意图，提供衬底200，所述衬底200包括第一区Ⅰ和第二区Ⅱ。
所述衬底200为后续形成半导体结构提供工艺平台，所述第一区Ⅰ和第二区Ⅱ用于后续形成MOS器件。
本实施例中，所述第一区Ⅰ和第二区Ⅱ沿第一方向X排布。
所述衬底200的材料为硅、锗、锗化硅、碳化硅、砷化镓或镓化铟，所述衬底200还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底。本实施例中，所述衬底200为硅衬底。
继续参考图6和图7，分别在第一区Ⅰ和第二区Ⅱ上形成鳍部结构210，相邻所述第一区Ⅰ和第二区Ⅱ的所述鳍部结构210之间具有第一开口220，所述鳍部结构210包括底部区211和位于所述底部区211上的顶部区，所述顶部区包括沿衬底200表面法线方向交替堆叠的第一鳍部层212和第二鳍部层213，所述鳍部结构210还包括沿所述鳍部结构210延伸方向的第一部分和第二部分。
本实施例中，所述鳍部结构210沿所述第一方向X排列且平行于第二方向Y，所述第二方向Y垂直于所述第一方向X。本实施例中，所述鳍部结构210上还形成有第一掩膜层214。
本实施例中，所述第一开口220为后续形成隔离结构提供空间，具体为在鳍部结构210的第一部分之间的第一开口220内形成隔离结构，鳍部结构210的第二部分之间的第一开口220内后续不形成隔离结构，隔离结构形成在相邻的第一区Ⅰ和第二区Ⅱ的鳍部结构210的第一部分之间，有利于提高半导体结构的集成度。
本实施例中，在所述第一区Ⅰ和所述第二区Ⅱ上形成鳍部结构210的步骤包括：在所述第一区Ⅰ和所述第二区Ⅱ的衬底200上依次交替形成第一鳍部材料层(未图示)和第二鳍部材料层(未图示)，所述第一鳍部材料层用于后续形成第一鳍部层，所述第二鳍部材料层用于后续形成第二鳍部层；在最上层的所述第二鳍部材料层上形成第一掩膜层214，所述第一掩膜层214定义待形成的所述鳍部结构的位置和尺寸；以所述第一掩膜层214为掩膜，刻蚀所述第二鳍部材料层、第一鳍部材料层以及部分厚度的所述衬底200，分别在第一区Ⅰ和第二区Ⅱ形成鳍部结构210。
本实施例中，所述鳍部结构210的底部区211为被图形化的部分衬底200。
所述第一鳍部层212的材料与所述第二鳍部层213的材料不同，所述第一鳍部层212和所述第二鳍部层213具有刻蚀选择比，以避免在后续刻蚀第一鳍部层212时对第二鳍部层213造成刻蚀损伤，或者刻蚀第二鳍部层213对第一鳍部层212造成刻蚀损伤。
具体的，所述第一鳍部层212的材料为硅或锗硅；所述第二鳍部层213的材料为硅或锗硅。本实施例中，所述第一鳍部层212的材料为硅，所述第二鳍部层213的材料为硅锗。
所述第一掩膜层214的材料包括氮化硅、氮氧化硅、碳氮化硅等；本实施例中，所述第一掩膜层214的材料为氮化硅。
继续参考图6和图7，在所述衬底200上形成隔离层230，所述隔离层230覆盖所述鳍部结构210的部分侧壁表面，且所述隔离层230的顶部表面低于所述鳍部结构210的顶部表面。
本实施例中，所述隔离层230覆盖所述鳍部结构210底部区211的侧壁表面。
本实施例中，所述隔离层230的材料为氧化硅。
本实施例中，所述隔离层230的形成方法包括：在所述衬底200上形成初始隔离膜(未图示)，所述初始隔离膜覆盖所述鳍部结构210的侧壁；回刻蚀所述初始隔离膜，形成所述隔离层230。
本实施例中，形成所述初始隔离膜的工艺为流体化学气相沉积工艺。采用流体化学气相沉积工艺形成初始隔离膜，使初始隔离膜的填充性能较好。
参考图8和图9，图8是半导体结构的俯视图，图9和图7的剖视方向一致，在所述衬底200上形成第二掩膜层240，所述第二掩膜层240暴露出所述第一开口220两侧的所述鳍部结构210的第一部分的侧壁。
本实施例中，所述第二掩膜层240覆盖所述鳍部结构210背向所述第一开口220的侧壁，且还覆盖所述第一开口220两侧的所述鳍部结构210的第二部分的侧壁表面。
本实施例中，所述第二掩膜层240暴露出的区域为后续需要形成隔离结构的区域。
本实施例中，所述第二掩膜层240的材料为无定形碳；在其他实施例中，所述第二掩膜层240的材料还可以包括底部抗反射材料或光阻材料。
参考图10和图11，图10是半导体结构省略第一掩膜层214、第二掩膜层240以及最上层的第二鳍部层213的俯视图，形成所述第二掩膜层240后，以所述第二掩膜层240为掩膜，刻蚀所述第一开口220两侧的所述鳍部结构210的第一部分的所述第一鳍部层212，在相邻所述第二鳍部层213之间以及所述第二鳍部层213与所述底部区211之间形成第一凹槽250。
本实施例中，采用各向同性的湿法刻蚀工艺刻蚀所述第一鳍部层212，所述湿法刻蚀工艺的刻蚀方向平行于所述第一方向X。
本实施例中，所述湿法刻蚀的工艺参数包括：湿法刻蚀溶液包括TMAH溶液或氨水溶液。
所述第一凹槽250在所述第一方向X上的深度的范围为1～6nm。如果所述第一凹槽250的深度大于6nm，会导致鳍部结构210的在第二方向Y上的宽度太小，导致半导体器件的电阻变大，开启电流变小，不利于半导体结构的电学性能；如果所述第一凹槽250的深度小于1nm，后续形成的隔离结构与鳍部结构之间的间隔太小，后续形成第一栅极结构时，栅极材料无法填充进隔离结构与鳍部结构之间的间隙内，第一栅极结构不能完全包括第一鳍部层，导致第一栅极结构对沟道的控制能力变弱。
参考图12，图12和图11的剖视方向一致，形成所述第一凹槽250后，在所述第一凹槽250内形成牺牲层251，所述牺牲层251的侧壁与所述第二鳍部层213的侧壁齐平。
本实施例中，在第一凹槽250内形成牺牲层251的步骤包括：在所述第一凹槽250内形成牺牲材料层(未图示)，所述牺牲材料层还填充满所述第一开口220；以所述第一掩膜层214为掩膜，刻蚀去除所述第一开口220内的所述牺牲材料层，在所述第一凹槽250内形成牺牲层251。
本实施例中，由于存在第二掩膜层240，所述牺牲材料层填充满所述第二掩膜层240暴露出的部分第一开口220。
所述牺牲层251的材料与所述第二鳍部层213的材料相同，有利于在后续去除第二鳍部层213时一并去除牺牲层251，简化工艺流程。
本实施例中，所述牺牲层251的材料为硅锗；在其他实施例中，所述牺牲层251的材料也可以是硅。
本实施例中，所述第一掩膜层214与所述牺牲层251具有刻蚀选择比，在去除所述第一开口220内的牺牲层251时，可以避免所述第一掩膜层214以及所述第一掩膜层214覆盖的所述第二鳍部层213和牺牲层251遭受刻蚀损伤。
参考图13和图14，图13是半导体结构省略了隔离层230、第二鳍部层213以及牺牲层251的俯视图，图14和图12的剖视方向一致，在所述鳍部结构210的第一部分之间的所述第一开口220内形成隔离结构260，所述隔离结构260的顶部表面高于所述鳍部结构210的顶部表面。
本实施例中，具体为在所述第二掩膜层240暴露出的所述第一开口220内形成隔离结构260。
本实施例中，所述隔离结构260用于隔离后续在第一区Ⅰ和第二区Ⅱ上形成的第一栅极结构。
本实施例中，形成所述隔离结构260的方法为化学气相沉积工艺；在其他实施例中，还可以采用原子层沉积工艺形成所述隔离结构260。
本实施例中，所述隔离结构260的材料为氧化硅；在其他实施例中，所述隔离结构260的材料还可以是氮化硅、氮氧化硅、碳化硅、碳氧化硅或硅硼碳氮的其中一种或多种。
形成所述隔离结构260后，去除所述第一掩膜层214和所述第二掩膜层240。
采用干法刻蚀工艺或湿法刻蚀工艺去除所述第一掩膜层214。本实施例中，采用干法刻蚀工艺去除所述第一掩膜层214。
采用干法刻蚀工艺或湿法刻蚀工艺去除所述第二掩膜层240。本实施例中，采用干法刻蚀工艺去除所述第二掩膜层240。
参考图15至图17，图15是半导体结构省略了隔离层230、第二鳍部层213以及牺牲层251的的俯视图，图16和图14的剖视方向一致，图17是图15沿B-B方向的剖面结构示意图，形成横跨所述鳍部结构210的第一部分和所述隔离结构260的若干第一伪栅结构270，所述第一伪栅结构270覆盖所述鳍部结构210的第一部分和所述隔离结构260的部分顶部表面和侧壁表面。
本实施例中，还包括：形成横跨所述鳍部结构210的第二部分的第二伪栅结构280，所述第二伪栅结构280覆盖所述鳍部结构210的第二部分的部分顶部和侧壁表面。
在本实施例中，所述第一伪栅结构270的形成方法包括：在所述隔离层230上形成第一伪栅介质层(未标示)；在所述第一伪栅介质层上形成第一伪栅层(未标示)；在所述第一伪栅层上形成第一伪栅保护层(未标示)；在所述第一伪栅层、所述第一伪栅介质层和所述第一伪栅保护层的侧壁形成第一侧墙(未标示)。
在本实施例中，所述第一伪栅介质层的材料采用氧化硅；在其他实施例中，所述第一伪栅介质层材料还可以采用氮氧化硅。
在本实施例中，所述第一伪栅层的材料采用多晶硅。
在本实施例中，所述第二伪栅结构280的形成方法包括：在所述隔离层230上形成第二伪栅介质层(未标示)；在所述第二伪栅介质层上形成第二伪栅层(未标示)；在所述第二伪栅层上形成第二伪栅保护层(未标示)；在所述第二伪栅层、所述第二伪栅介质层和所述第二伪栅保护层的侧壁形成第二侧墙(未标示)。
在本实施例中，所述第二伪栅介质层的材料与所述第一伪栅介质层的材料相同，且所述第二伪栅层的材料与所述第一伪栅层的材料也相同。
在本实施例中，所述第一伪栅结构270和所述第二伪栅结构280同时形成，通过全局工艺同时形成所述第一伪栅结构270和所述第二伪栅结构280，能够有效提升生产效率。
参考图18，图18和图17的剖视方向一致，在所述第一伪栅结构270两侧的所述鳍部结构210内形成源漏开口290，所述源漏开口290暴露出所述衬底200的表面。
所述源漏开口290为后续形成源漏掺杂层提供空间。
本实施例中，形成所述源漏开口290的方法包括：以所述第一伪栅结构270为掩膜，刻蚀所述鳍部结构210，直至暴露出所述衬底200的顶部表面，在所述第一伪栅结构270两侧所述鳍部结构210内形成源漏开口290。
本实施例中，还包括：同时以所述第二伪栅结构280为掩膜，刻蚀所述鳍部结构210，在第二伪栅结构280两侧的鳍部结构210内形成源漏开口。
本实施例中，刻蚀所述鳍部结构210的工艺为各向异性的干法刻蚀。所述各向异性的干法刻蚀工艺有利于形成形貌较好的源漏开口290，避免对第一伪栅结构270和第二伪栅结构280底部的鳍部结构210造成刻蚀损伤，从而有利于形成的半导体结构的性能。
在形成所述源漏开口290之后，去除所述源漏开口290侧壁暴露出的部分所述第二鳍部层213，在所述第一鳍部层212上形成第二凹槽300。
本实施例中，去除部分所述第二鳍部层213的工艺为湿法刻蚀工艺。所述湿法刻蚀溶液对硅和硅锗有很好的选择比，能够保证在去除硅锗的同时，硅的形貌不受影响。本实施例中采用的湿法刻蚀溶液为：体积百分比为20％～90％的氯化氢气体。
参考图19，图19和图17的剖视方向一致，在所述第二凹槽300内形成内侧墙310，所述内侧墙310的侧壁与所述第一鳍部层212的侧壁齐平。
本实施例中，形成所述内侧墙310的方法包括：在所述第二凹槽300、所述衬底200表面以及所述第一伪栅结构270和第二伪栅结构280表面形成内侧墙材料层(未图示)；刻蚀所述内侧墙材料层，直至暴露出所述衬底200表面、所述第一鳍部层212的侧壁表面以及所述第一伪栅结构270和第二伪栅结构280的侧壁和顶部表面，在所述第二凹槽300内形成内侧墙310。
本实施例中，所述内侧墙310的作用，一方面在后续去除第二鳍部层213和牺牲层251时，为第一鳍部层212提供支撑；另一方面可以隔离后续形成的源漏掺杂层和第一栅极结构。
本实施例中，所述内侧墙310的材料为氮化硅；在其他实施例中，所述内侧墙310的材料还可以是氮氧化硅、低k介质材料(低k介质材料指相对介电常数大于或等于2.6、小于等于3.9的介质材料)或超低k介质材料(超低k介质材料指相对介电常数小于2.6的介质材料)等，包括SiOH、SiOCH、SiOC和SiOCN中的一种或多种。
参考图20，图20和图19的剖视方向一致，在所述源漏开口290内形成源漏掺杂层291。
本实施例中，采用外延生长工艺形成所述源漏掺杂层291。
所述源漏掺杂层291内具有源漏掺杂离子。本实施例中，采用原位掺杂工艺掺杂离子。
本实施例中，所述源漏掺杂层291包括位于第一区Ⅰ的鳍部结构210内的第一源漏掺杂层，以及位于第二区Ⅱ的鳍部结构210内的第二源漏掺杂层；所述第一源漏掺杂层具有第一源漏掺杂离子，所述第二源漏掺杂层具有第二源漏掺杂离子；所述第一源漏掺杂离子和所述第二源漏掺杂离子的导电类型不同。
所述第一源漏掺杂离子为P型离子，所述第二源漏掺杂离子为N型离子；或者所述第一源漏掺杂离子为N型离子，所述第二源漏缠在离子为P型离子。
当所述第一区Ⅰ用于形成P型器件时，所述第一源漏掺杂层的材料包括：硅、锗或硅锗；所述第一源漏掺杂离子为P型离子，包括硼离子、BF2-离子或铟离子；所述第二区Ⅱ用于N型器件，所述第二源漏掺杂层的材料包括：硅、砷化镓或铟镓砷；所述第二源漏掺杂离子为N型离子，包括磷离子或砷离子。
参考图21，图21和图20的剖视方向一致，在形成源漏掺杂层291之后，在所述衬底200上形成介质层320，所述介质层320露出所述第一伪栅结构270的顶部表面。
本实施例中，所述介质层320还暴露出所述第二伪栅结构280的顶部表面。
本实施例中，所述介质层320覆盖所述源漏掺杂层291的侧壁和顶部表面、所述鳍部结构210的侧壁和顶部表面以及所述第一伪栅极结构270和第二伪栅结构280的侧壁表面。
本实施例中，所述介质层320的材料为氧化硅；在其它实施例中，所述介质层320的材料还可以是氮化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅。
本实施例中，形成介质层320的方法包括：在衬底200上形成初始介质层膜(未图示)，所述初始介质层膜覆盖所述衬底200表面、源漏掺杂层291表面、鳍部结构210表面、第一伪栅结构270和第二伪栅结构280表面；刻蚀所述初始介质层膜，直至暴露出所述第一伪栅结构270和第二伪栅结构280的顶部表面，在所述衬底200上形成介质层320。
形成所述初始介质层膜的工艺为沉积工艺，如等离子体化学气相沉积工艺或流体化学气相沉积工艺。
刻蚀所述初始介质层膜的工艺包括：化学机械研磨工艺。
参考图22，图22和图21的剖视方向一致，形成介质层320后，去除所述第一伪栅结构270；去除所述第一伪栅结构270覆盖的所述第二鳍部层213以及牺牲层251，在所述介质层320内形成第一栅极开口330。
本实施例中，所述第一栅极开口330暴露出所述第一鳍部层212的表面以及所述隔离结构260的侧壁表面和顶部表面。
所述第一栅极开口330为后续形成第一栅极结构提供空间。
本实施例中，所述第一栅极开口330的形成方法包括：去除所述第一伪栅结构270，在所述介质层320内形成第一初始栅极开口(未图示)；去除所述第一初始栅极开口暴露出的所述第二鳍部层213和牺牲层251，形成第一栅极开口330。
去除第二鳍部层213和所述牺牲层251的方法为干法刻蚀工艺或湿法刻蚀工艺。本实施例中，采用干法刻蚀工艺去除所述第二鳍部层213和所述牺牲层251，所述干法刻蚀工艺对硅和硅锗有很好的刻蚀选择比，从而减少对第一鳍部层212的刻蚀损伤，使得第一鳍部层212的形貌较好。
本实施例中，还包括：去除所述第二伪栅结构280，在所述介质层320内形成第二栅极开口(未图示)。
参考图23至图26，图23是半导体结构省略介质层320的俯视图，图24是图23沿C1-C1方向的剖面结构示意图，图25是图23沿C2-C2方向的剖面结构示意图，图26是图23沿b-b方向的结构示意图，在所述第一栅极开口330内形成第一栅极结构340，所述第一栅极结构340横跨所述鳍部结构210的第一部分，所述第一栅极结构340环绕各所述第一鳍部层212，且所述第一栅极结构340的顶部表面与所述隔离结构260的顶部表面齐平。
本实施例中，所述第一栅极结构340包括位于第一区Ⅰ的第一子栅极结构以及位于第二区Ⅱ的第二子栅极结构，所述隔离结构260隔离了所述第一子栅极结构和所述第二子栅极结构。
本实施例中，由于在形成第一栅极结构340之前，刻蚀去除了所述第一开口220两侧的所述鳍部结构210的第一部分中的部分所述第一鳍部层212，扩大了相邻的鳍部结构210的第一部分之间的距离，使第一鳍部层212和隔离结构260之间具有一定空间，从而使形成的第一栅极结构340可以四面包围所述第一鳍部层212，增加了对沟道的控制能力。
本实施例中，所述第一栅极结构340包括：第一栅介质层(未图示)以及位于所述第一栅介质层表面的第一栅极层(未标示)。
本实施例中，所述第一栅介质层的材料为高k介质材料(介电系数大于3.9)；所述高k介质材料包括氧化铪、氧化锆、氧化铪硅、氧化镧、氧化锆硅、氧化钛、氧化钽、氧化钡锶钛、氧化钡钛、氧化锶钛或氧化铝。
所述第一栅极层的材料为金属，所述金属材料包括铜、钨、镍、铬、钛、钽和铝中的一种或多种组合。
本实施例中，还包括：在所述第二栅极开口内形成第二栅极结构350，所述第二栅极结构350沿第一方向X横跨第一区Ⅰ的鳍部结构210的第二部分和第二区Ⅱ的鳍部结构210的第二部分。
本实施例中，所述第二栅极结构350包括：第二栅介质层(未图示)以及位于所述第二栅介质层表面的第二栅极层(未标示)。
本实施例中，所述第二栅介质层的材料与所述第一栅介质层的材料相同；所述第二栅极层的材料与所述第一栅极层的材料相同。
相应的，本发明实施例还提供了一种半导体结构。
参考图23至图26，所述半导体结构包括：衬底200，所述衬底200包括第一区101和第二区102；鳍部结构210，位于第一区101和第二区102的所述衬底200上，所述鳍部结构210包括底部区211和位于所述底部区211上的顶部区，所述顶部区包括沿衬底200表面法线方向堆叠的第一鳍部层212，相邻所述第一鳍部层212之间具有第一间隔(未标示)，所述鳍部结构还包括沿所述鳍部结构延伸方向的第一部分和第二部分，相邻所述鳍部结构210的第一部分之间的距离d1大于所述第二部分之间的距离d2；隔离结构260，位于第一区101和第二区102的相邻所述鳍部结构210的第一部分之间，且所述隔离结构260与所述鳍部结构210的第一部分之间具有第二间隔(未标示)；第一栅极结构340，横跨所述鳍部结构210的第一部分，位于所述第一鳍部层212表面且环绕所述第一鳍部层212，所述第一栅极结构340的顶部表面与所述隔离结构260的顶部表面齐平。
本实施例中，由于第一鳍部层212与隔离结构260之间具有第二间隔，所述第一栅极结构340可以四面包围所述第一鳍部层212，增强了对沟道的控制能力，有利于提高半导体结构的性能。
本实施例中，所述隔离结构260的材料为氧化硅；在其他实施例中，所述隔离结构260的材料还可以是氮化硅、氮氧化硅、碳化硅、碳氧化硅或硅硼碳氮的其中一种或多种。
本实施例中，所述第一栅极结构340包括位于第一区Ⅰ的第一子栅极结构以及位于第二区Ⅱ的第二子栅极结构，所述隔离结构260用于实现所述第一子栅极结构和第二子栅极结构之间的隔离。
本实施例中，还包括：第二栅极结构350，所述第二栅极结构350沿第一方向X横跨所述鳍部结构210的第二部分，且在所述第一方向X上连续。
本实施例中，还包括：位于所述第一栅极结构340和第二栅极结构350两侧的鳍部结构210内的源漏掺杂层291。
本实施例中，所述源漏掺杂层291包括位于第一区Ⅰ的第一源漏掺杂层以及位于第二区Ⅱ的第二源漏掺杂层，所述第一源漏掺杂层内具有第一源漏掺杂离子，所述第二源漏掺杂层内具有第二源漏掺杂离子；所述第一源漏掺杂离子和所述第二源漏掺杂离子的导电类型不同；所述第一源漏掺杂离子包括N型离子或P型离子；所述第二源漏掺杂离子包括N型离子或P型离子。
本实施例中，还包括：位于所述衬底200上的介质层320，所述介质层320覆盖所述第一栅极结构340和所述第二栅极结构350的侧壁。
本实施例中，还包括：位于所述衬底200上的隔离层230，所述隔离层230覆盖所述鳍部结构210的部分侧壁表面，且所述隔离层230的顶部表面低于所述鳍部结构210的顶部表面。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (15)

1.一种半导体结构的形成方法，其特征在于，包括：
提供衬底，所述衬底包括第一区和第二区；
分别在所述第一区和所述第二区上形成鳍部结构，相邻所述第一区和所述第二区之间具有第一开口，所述鳍部结构包括底部区和位于所述底部区上的顶部区，所述顶部区包括沿衬底表面法线方向交替堆叠的第一鳍部层和第二鳍部层，所述鳍部结构还包括沿所述鳍部结构延伸方向的第一部分和第二部分；
刻蚀所述第一开口两侧的所述第一部分的部分所述第一鳍部层，在相邻所述第二鳍部层之间以及所述第二鳍部层与所述底部区之间形成第一凹槽；
在所述第一凹槽内形成牺牲层；
在所述第一部分之间的所述第一开口内形成隔离结构，所述隔离结构的顶部表面高于所述鳍部结构的顶部表面；
形成横跨所述鳍部结构的第一部分和所述隔离结构的若干第一伪栅结构；去除所述第一伪栅结构以及所述第一伪栅结构覆盖的所述第二鳍部层和牺牲层，形成第一栅极开口；
在所述第一栅极开口内形成第一栅极结构，所述第一栅极结构环绕各所述第一鳍部层，且所述第一栅极结构的顶部表面与所述隔离结构的顶部表面齐平。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一鳍部层的材料与所述第二鳍部层的材料不同；所述第一鳍部层的材料包括硅或硅锗；所述第二鳍部层的材料包括硅或硅锗。
3.如权利要求1所述的半导体结构的形成方法，其特征在于，所述牺牲层的材料与所述第二鳍部层的材料相同；所述牺牲层的材料包括硅或硅锗。
4.如权利要求1所述的半导体结构的形成方法，其特征在于，所述隔离结构的材料包括氧化硅、氮化硅、氮氧化硅、碳化硅、碳氧化硅或硅硼碳氮的其中一种或多种。
5.如权利要求1所述的半导体结构的形成方法，其特征在于，刻蚀所述第一开口两侧的所述第一部分的部分所述第一鳍部层的工艺包括各向同性的湿法刻蚀工艺；所述湿法刻蚀工艺的工艺参数包括：湿法刻蚀溶液包括TMAH溶液或氨水溶液。
6.如权利要求1所述的半导体结构的形成方法，其特征在于，所述鳍部结构上还形成有第一掩膜层，在所述第一凹槽内形成牺牲层的步骤包括：在所述第一凹槽内形成牺牲材料层，所述牺牲材料层还填充满所述第一开口；以所述第一掩膜层为掩膜，刻蚀去除所述第一开口内的所述牺牲材料层，在所述第一凹槽内形成牺牲层。
7.如权利要求1所述的半导体结构的形成方法，其特征在于，在刻蚀所述第一开口两侧的所述第一部分的部分所述第一鳍部层之前，还包括：在所述衬底上形成第二掩膜层，所述第二掩膜层暴露出所述第一开口两侧的所述鳍部结构的第一部分的侧壁。
8.如权利要求7所述的半导体结构的形成方法，其特征在于，所述第二掩膜层的材料包括无定形碳、底部抗反射材料或光阻材料。
9.如权利要求1所述的半导体结构的形成方法，其特征在于，在形成所述第一伪栅结构之后，还包括：在所述第一伪栅结构两侧的所述鳍部结构内形成源漏开口，所述源漏开口暴露出所述衬底表面；在所述源漏开口内形成源漏掺杂层。
10.如权利要求9所述的半导体结构的形成方法，其特征在于，在形成所述源漏开口之后，形成所述源漏掺杂层之前，还包括：去除所述源漏开口侧壁暴露出的部分所述第二鳍部层，在所述第一鳍部层上形成第二凹槽。
11.如权利要求10所述的半导体结构的形成方法，其特征在于，在形成所述源漏掺杂层之前，还包括：在所述第二凹槽内形成内侧墙，所述内侧墙的侧壁与所述第一鳍部层的侧壁齐平。
12.如权利要求11所述的半导体结构的形成方法，其特征在于，所述内侧墙的材料包括低k介质材料、超低k介质材料、氮化硅或氮氧化硅。
13.如权利要求9所述的半导体结构的形成方法，其特征在于，在形成所述源漏掺杂层之后，还包括：在所述衬底上形成介质层，所述介质层暴露出所述第一伪栅结构的顶部表面。
14.如权利要求1所述的半导体结构的形成方法，其特征在于，还包括：在所述衬底上形成隔离层，所述隔离层覆盖部分所述鳍部结构的侧壁表面。
15.一种半导体结构，其特征在于，包括：
衬底，所述衬底包括第一区和第二区；
鳍部结构，位于第一区和第二区的所述衬底上，所述鳍部结构包括底部区和位于所述底部区上的顶部区，所述顶部区包括沿衬底表面法线方向堆叠的第一鳍部层，相邻所述第一鳍部层之间具有第一间隔，所述鳍部结构还包括沿所述鳍部结构延伸方向的第一部分和第二部分，相邻所述鳍部结构的第一部分之间的距离大于所述第二部分之间的距离；
隔离结构，位于所述第一区和第二区的相邻所述鳍部结构的第一部分之间，且所述隔离结构与所述鳍部结构的第一部分之间具有第二间隔；
第一栅极结构，横跨所述鳍部结构的第一部分，位于所述第一鳍部层表面且环绕所述第一鳍部层，所述第一栅极结构的顶部表面与所述隔离结构的顶部表面齐平。
CN202011452915.8A 2020-12-11 2020-12-11 半导体结构及其形成方法 Pending CN114628255A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202011452915.8A CN114628255A (zh) 2020-12-11 2020-12-11 半导体结构及其形成方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202011452915.8A CN114628255A (zh) 2020-12-11 2020-12-11 半导体结构及其形成方法

Publications (1)

Publication Number Publication Date
CN114628255A true CN114628255A (zh) 2022-06-14

Family

ID=81895823

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202011452915.8A Pending CN114628255A (zh) 2020-12-11 2020-12-11 半导体结构及其形成方法

Country Status (1)

Country Link
CN (1) CN114628255A (zh)

Similar Documents

Publication Publication Date Title
CN112750908B (zh) 在芯轴上具有包括二维材料的沟道区的场效应晶体管
CN110581173A (zh) 半导体结构及其形成方法
CN113809010A (zh) 半导体结构及其形成方法
CN113539969B (zh) 半导体结构及其形成方法
CN113903666B (zh) 半导体结构及其形成方法
CN113690313A (zh) 半导体结构及半导体结构的形成方法
CN114628255A (zh) 半导体结构及其形成方法
CN115249705A (zh) 半导体结构及其形成方法
CN113838803A (zh) 半导体结构及其形成方法
CN113903808A (zh) 半导体结构及其形成方法
CN114068700B (zh) 半导体结构及其形成方法
CN114068396B (zh) 半导体结构及其形成方法
CN111128731A (zh) 半导体器件及其形成方法
CN113937163B (zh) 半导体器件及其形成方法
CN114068706B (zh) 半导体结构及其形成方法
CN115036370A (zh) 半导体结构及其形成方法
CN110034022B (zh) 半导体结构及其形成方法
CN109273407B (zh) 半导体器件及其形成方法
CN114864689A (zh) 半导体结构及其形成方法
CN114551356A (zh) 半导体结构及其形成方法、sram器件
CN114188413A (zh) 半导体结构及其形成方法
CN117673145A (zh) 半导体结构及其形成方法
CN114864691A (zh) 半导体结构及其形成方法
WO2022193085A1 (zh) 半导体结构及其形成方法
CN115224027A (zh) 半导体结构及其形成方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination