KR20180036549A - 반도체 제조를 위한 향상된 유전체 필름 - Google Patents

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리-수안 추
칭-웬 웬
치아-춘 헝
첸-리앙 창
친-즈 리
시앙 리우
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Abstract

반도체 제조 방법이 개시된다. 방법은 제1 금속 또는 제1 금속의 산화물이 노출되는 제1 표면을 가진 디바이스를 수용하는 단계를 포함한다. 방법은, 유전체 필름이, 유전체 필름의 제2 부분보다 유전체 필름의 제1 부분에서 더 높은 농도의 N 및 C를 갖도록, 제1 표면 위에 Si, N, C, 및 O를 가진 유전체 필름을 성막하는 단계를 더 포함한다. 유전체 필름의 제1 부분은 제1 표면 근처에 있고, 유전체 필름의 제2 부분은 제1 부분보다 제1 표면으로부터 더 멀리 위치하고 있다. 방법은 유전체 필름 위에 도전성 피처를 형성하는 단계를 더 포함한다. 유전체 필름은 제1 금속 또는 제1 금속의 산화물로부터 도전성 피처를 전기적으로 절연시킨다.

Description

반도체 제조를 위한 향상된 유전체 필름{AN IMPROVED DIELECTRIC FILM FOR SEMICONDUCTOR FABRICATION}
유전체 필름들은 반도체 제조에서 본질적 엘리먼트이다. 예컨대, 층간 유전체(ILD : inter-layer dielectric) 필름들은 집적회로(IC : integrated circuits)의 다양한 금속 비아들 및 금속 와이어들을 내장하기(embedding) 위해 IC에 사용된다. 다른 실시예에서, 유전체 필름들은 FSI(front-side illuminated) 이미지 센서들 및 BSI(back-side illuminated) 이미지 센서들과 같은 CMOS 이미지 센서들에서의 딥 트렌치 아이솔레이션 피처(deep trench isolation feature)들에 사용된다. 또 다른 실시예에서, 유전체 필름들은 3D(3차원) IC 패키징 내의 TSV(through-silicon vias)에서의 라이닝 층(lining layer)들로서 사용된다.
유전체 필름들의 하나의 주요 기능은 상이한 금속 피처들을 전기적으로 절연하는 것이다. 예컨대, 하이-k 금속 게이트 트랜지스터들로 IC를 제조할 때, 금속 게이트 위에 실리콘 산화물 필름(유전체 필름)을 성막하고 실리콘 산화물 필름 위에 금속 비아들 및 금속 와이어들을 형성하는 것이 통상적으로 실시된다. 실리콘 산화물 필름은 금속 비아들과 금속 와이어들로부터 금속 게이트를 절연하기로 되어 있다. 그러나 때때로 한 가지 문제가 발생한다: 금속 게이트는 실리콘 산화물 필름의 성막 중에 특정 화학 물질들과 반응하여 일부 금속 화합물들이 최종적으로 성막된 실리콘 산화물 필름에 혼합될 수 있다. 이러한 금속 화합물들은 금속 게이트와 후속하여 제조된 금속 비아들 사이의 회로 단락을 초래할 수 있다.
따라서, 반도체 제조를 위한 향상된 유전체 필름 및 그 제조 방법이 요구된다.
본 발명의 양상은 첨부 도면을 참조하여 이하의 상세한 설명으로부터 가장 잘 이해된다. 이 산업에서의 표준 관행(standard practice)에 따라 다양한 피처(feature)는 비례적으로 도시되어 있지 않다는 것을 강조한다. 실제로, 다양한 피처들의 치수는 논의의 명확성을 위해 임의로 증가 또는 감소될 수 있다.
도 1은 본 개시의 하나 이상의 실시형태들에 따른 향상된 유전체 필름을 가진 반도체 디바이스를 제조하는 방법의 플로우 차트이다.
도 2a, 2b, 및 2c는 일부 실시형태들에 따른, 도 1의 방법의 일부 제조 단계들 중에 반도체 디바이스의 단면도들을 나타낸다.
도 2d는 일부 실시형태들에 따른, 도 1의 방법의 제조 단계 이후의 향상된 유전체 필름의 콘텐트(content)들을 나타낸다.
도 3a는 본 개시의 하나 이상의 실시형태들에 따른 향상된 유전체 필름을 가진 다른 반도체 디바이스를 나타낸다.
도 3b 및 도 3c는 도 3a의 디바이스의 특정 피처들의 부분 확대도이다.
이하의 설명은 제공된 본 발명의 주제(subject matter)의 상이한 피처들을 구현하기 위한 다수의 상이한 실시형태들 또는 실시예들을 제공한다. 본 발명을 간략화하기 위해 콤포넌트 및 어레인지먼트의 특정 실시예가 이하 개시된다. 물론, 이것은 단지 예시이며, 한정을 의도하지 않는다. 예컨대, 이어지는 설명에 있어서 제2 피처 상에서 또는 그 위에서의 제1 피처의 형성은, 제1 및 제2 피처가 형성되어 직접 접촉하는 실시형태를 포함할 수 있고, 제1 및 제2 피처가 직접 접촉하지 않도록 제1 및 제2 피처 사이에 추가 피처가 형성될 수 있는 실시형태를 포함할 수도 있다. 또한, 본 발명은 다양한 실시예에서 도면부호 및/또는 문자가 반복될 수 있다. 이러한 반복은 간략함 및 명확함을 위한 것이고, 그 자체가 다양한 실시형태 및/또는 논의되는 구성 사이의 관계를 나타내는 것은 아니다.
또한, 여기서 "아래", "밑에", "낮은", "높은", "상부의" 등의 공간 관련 용어는 도면에 예시된 바와 같이, 하나의 엘리먼트 또는 다른 엘리먼트에 대한 피처(feature)의 관계를 나타내기 위한 설명의 편의를 위해 사용될 수 있다. 공간 관련 용어는 도면에 도시된 배향(orientation)에 대한 사용 또는 동작에 있어서 디바이스의 상이한 배향을 포함하는 것을 의도하고 있다. 장치는 다르게 배향(90도 회전 또는 다른 배향)될 수 있고, 이에 따라 여기서 사용되는 공간 관련 기술어(descriptor)도 마찬가지로 해석될 수 있다.
본 개시는 일반적으로 반도체 제조를 위한 유전체 필름들에 관련되고, 특히 Si, N, C, 및 O 콘텐트를 가진 향상된 유전체 필름에 관한 것이다. 실시형태에서, 향상된 유전체 필름은 상부 부분보다 하부 부분에서 더 높은 농도의 N 및 C를 갖는다. 이 특성(property)은 유전체 필름 아래의 금속 엘리먼트(예컨대, 금속 게이트들)들을 유전체 필름 위에 있는 금속 엘리먼트(예컨대, 금속 비아들)들로부터 전기적으로 절연시키는 것을 돕는다. 향상된 유전체 필름은 예컨대 LT CVD(low-temperature chemical vapor deposition) 또는 원자 층 증착을 이용하여 성막될 수 있다. 제공된 주제의 일부 실시형태들에 따르면, 향상된 유전체 필름을 성막하기 위해 사용되는 전구체들은 하부의 금속 엘리먼트들과 반응하지 않는다(또는 미약하게 반응). 따라서, 실리콘 산화물 유전체 필름들에 의해 금속 누설이 발생할 가능성이 감소된다. 향상된 유전체 필름 및 그 제조 방법에 대한 더 상세한 설명이 도 1 내지 도 3c와 관련하여 후술된다.
도 1을 참조하면, 본 개시의 다양한 양태들에 따른 트랜지스터 층과 금속 상호접속 층 사이의 ILD(inter-layer dielectric) 필름으로서 향상된 유전체 층을 가진 반도체 디바이스(100)를 형성하는 방법(10)의 플로우 차트가 도시되어 있다. 방법(10)은 단지 실시예이고, 청구범위에 명확하게 기술된(recited) 것 이상의 본 개시를 한정하는 것을 의도하지 않는다. 상기 방법(10) 이전, 도중, 및 이후에 추가 동작들이 제공될 수 있고, 설명한 일부 동작들은 상기 방법의 추가 실시형태에서 교체, 제거 또는 재배치될 수 있다. 방법(10)은 제조 프로세스의 다수의 단계들에서의 반도체 디바이스(100)의 단면도인 도 2a, 2b, 및 2c와 관련하여 설명된다. 또한, 도 2d는 실시형태에서의 향상된 유전체 필름의 특성들을 나타낸다. 반도체 디바이스(100)는 설명의 목적으로 제공되며, 본 개시의 실시형태들을 임의의 수의 디바이스들, 임의의 수의 영역들, 또는 구조체 또는 영역들의 임의의 구성으로 제한하지는 않는다. 또한, 도 2a, 2b, 및 2c에 도시된 바와 같은 반도체 디바이스(100)는, IC 또는 그 일부의 프로세싱 중에 제조되며, SRAM(static random access memory) 및/또는 다른 로직 회로들, 저항기, 커패시터, 및 인덕터와 같은 수동 콤포넌트들과 PFET(p-type field effect transistor), NFET(n-type FET), FinFET, MOSFET(metal-oxide semiconductor field effect transistor), CMOS(complementary metal-oxide semiconductor) 트랜지스터, 바이폴라 트랜지스터, 고전압 트랜지스터, 고주파수 트랜지스터, 다른 메모리 셀들, 및 이들의 조합을 포함할 수 있는, 중간 디바이스가 될 수 있다.
도 1을 참조하면, 동작(12)에서, 방법(10)은 디바이스(100)의 전구체를 수용한다(또는 전구체가 제공된다). 논의의 편의상, 디바이스(100)의 전구체는 디바이스(100)로도 지칭된다. 디바이스(100)는 금속 또는 금속 산화물이 노출되는 표면을 갖는다. 향상된 유전체 필름은 표면 상에 성막된다.
디바이스(100)의 실시형태가 도 2a에 도시된다. 도 2a를 참조하면, 디바이스(100)는 반도체 층(98) 및 게이트 층(99)을 포함한다. 반도체 층(98)은 반도체 기판(102) 및 반도체 기판에 형성된 다수의 피처들을 포함한다. 게이트 층(99)은 반도체 기판(102) 상에 형성되는 실리사이드 피처들(106), 게이트 스택들(108), 게이트 스페이서들(116) 및 다수의 유전체 층들(118 및 120)을 포함한다. 다수의 금속 엘리먼트들 및/또는 금속 산화물들은 게이트 층(130)의 상부 표면(130)을 통해 노출된다. 본 개시에 따른 향상된 유전체 필름은 표면(130) 상에 성막된다.
도 2a를 계속 참조하면, 기판(102)은 다수의 트랜지스터 소스 및 드레인(S/D) 피처들(104) 및 S/D 피처들(104) 사이의 트랜지스터 채널들(105)을 포함한다. 게이트 스택들(108)은 트랜지스터 채널들(105) 위에 배치된다. 게이트 스페이서(gate spacer)들(116)이 각 게이트 스택(108)의 측벽들 상에 배치된다. 다수의 유전체 층들은 게이트 스페이서들(116)의 측벽들 상 및 실리사이드 피처들(106) 상의 CES(contact etch stop) 층(118) 및 CES 층(118) 위의 ILD(inter-layer dielectric) 층(120)을 포함한다. 디바이스(100)의 다양한 피처(또는 콤포넌트)들은 이하에 더 설명된다.
기판(102)은 본 실시형태에서 실리콘 기판이다. 대체 실시형태들에서, 기판(102)은 게르마늄 등의 다른 기본 반도체들; 실리콘 카바이드(silicon carbide), 갈륨 비화물(gallium arsenide), 인듐 비화물(indium arsenide), 또는 인듐 인화물(indium phosphide) 등의 화합물 반도체; 또는 실리콘 게르마늄 카바이드(silicon germanium carbide), 갈륨 비소 인화물(gallium arsenic phosphide) 및 갈륨 인듐 인화물(gallium indium phosphide) 등의 합금 반도체를 포함한다. 실시형태들에서, 기판(102)은 SOI(silicon on insulator) 기판을 포함하고, 성능 향상을 위해 변형 및/또는 응력을 받고, 에피택셜 영역을 포함하고, 분리 영역들을 포함하고, 도핑 영역들을 포함하고, 그리고/또는 다른 적합한 피처들과 층들을 포함할 수 있다.
S/D 피처들(104)은 HDD(heavily doped S/D)(좌측의 S/D 피처 등), LDD(lightly doped S/d), 상승 영역(raised region)들, 변형 영역(strained region)들, 에피택셜 성장 영역들(우측의 2개의 S/D 피처들(104) 등), 및/또는 다른 적합한 피처들을 포함할 수 있다. S/D 피처들(104)은 에칭과 에피택셜 성장, 할로 주입(halo implatation), S/D 주입, S/D 활성화, 및/또는 다른 적합한 프로세스들에 의해 형성될 수 있다. 실리사이드 피처들(106)은 S/D 접촉 저항을 감소시키기 위한 S/D 피처들(104) 위에 직접 형성되고, 자기 정렬 실리사이드화(silicidation)(salicidation)을 포함할 수 있다. 예컨대, 실리사이드 피처들(106)은, 금속 층을 성막하는 단계, 실리사이드 또는 게르만 실리사이드화(germane-silicidation)를 형성하기 위해 S/D 피처들(104)에서 금속 층이 반도체 물질과 반응할 수 있도록 금속 층을 어닐링하는 단계, 및 미반응 금속 층을 제거하는 단계를 포함하는, 프로세스에 의해 형성될 수 있다. 트랜지스터 채널들(105)은 한쌍의 S/D 피처들(104) 사이에 샌드위칭된다. 반도체 디바이스(100)가 사용 중일 때 트랜지스터 채널들(105)은 각각의 S/D 피처들(104) 사이에 전류를 도전한다. 실시형태에서, 기판(102)은 FinFET과 같은 멀티-게이트 FET를 형성하기 위해 핀형(fin-like) 활성 영역들을 포함한다. 본 실시형태에 추가하여, S/D 피처들(104) 및 트랜지스터 채널들(105)은 핀(fin)들 내에 또는 위에 형성된다.
게이트 스택들(108)은 트랜지스터 채널들(105) 위에 배치된다. 각 게이트 스택(108)은 다중 층 구조체이다. 실시형태에서, 게이트 스택(108)은 계면 층(interfacial layer)(107), 게이트 유전체 층(110), 일 함수 금속 층(work function metal layer)(112), 금속 충전 층(114), 및 다른 층들(표시되지 않음)을 포함한다. 계면 층(107)은 실리콘 산화물(SiO2) 또는 실리콘 산질화물(SiON) 등의 유전체 물질을 포함할 수 있고, 화학적 산화, 열 산화, ALD(atomic layer deposition), CVD(chemical vapor deposition), 및/또는 다른 적합한 방법들 의해 형성될 수 있다. 게이트 유전체 층(110)은, HfO2(hafnium oxide), ZrO2(zirconium oxide), La2O3(lanthanum oxide), TiO2(titanium oxide), Y2O3(yttrium oxide), SrTiO3(strontium titanate), 다른 적합한 금속 산화물들, 또는 이들의 조합과 같은 하이-k 유전체 물질을 포함할 수 있고, ALD 및/또는 다른 적합한 방법들에 의해 형성될 수 있다. 일 함수 금속 층(112)은 p 타입 또는 n 타입 일 함수 층이 될 수 있다. p 타입 일 함수 층은 TiN(titanium nitride), TaN(tantalum nitride), Ru(ruthenium), Mo(molybdenum), W(tungsten), Pt(platinum), 또는 이들의 조합의 그룹(이 그룹에 한정되지는 않음)으로부터 선택된 금속을 포함한다. n 타입 일 함수 층은 Ti(titanium), Al(aluminum), TaC(tantalum carbide), TaCN(tantalum carbide nitride), TaSiN(tantalum silicon nitride), 또는 이들의 조합의 그룹(이 그룹에 한정되지는 않음)으로부터 선택된 금속을 포함한다. 일 함수 금속 층(112)은 복수의 층들을 포함할 수 있고, CVD, PVD, 및/또는 다른 적합한 프로세스에 의해 성막될 수 있다. 금속 충전 층(114)은 알루미늄(Al), 텅스텐(W), 코발트(Co), 구리(Cu), 및/또는 다른 적합한 물질들을 포함할 수 있다. 금속 충전 층(114)은 CVD, PVD, 플레이팅(plating), 및/또는 다른 적합한 프로세스들에 의해 형성될 수 있다. 게이트 스택들(108)은 게이트 퍼스트 프로세스(gate-first process) 또는 게이트 라스트 프로세스(gate-last process)(즉, 교체 게이트 프로세스(replacement gate process))에서 형성될 수 있다.
게이트 스페이서들(116)은 게이트 스택들(108)의 측벽들 상에 배치된 단일 층 또는 다중 층 구조체가 될 수 있다. 실시형태에서, 스페이서들(116)은 로우-k(예컨대, k < 3.9) 유전체 물질을 포함한다. 일부 실시형태들에서, 게이트 스페이서들(116)은 실리콘 산화물(SiO2), 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 다른 유전체 물질, 또는 이들의 조합과 같은 유전체 물질을 포함한다. 실시예에서, 디바이스(100) 위에 라이너 층으로서 제1 유전체 층(예컨대, 균일한 두께를 갖는 SiO2 층)을 그리고 제1 유전체 층 위에 메인 D 형상 스페이서로서 제2 유전체 층(예컨대, SiN 층)을 블랭킷 성막(blanket depositing)하고, 이어서 게이트 스페이서들(116)을 형성하도록 유전체 층들의 일부를 제거하기 위해 이방성으로 에칭함으로써 게이트 스페이서들(116)이 형성된다.
CES 층(118)은 실리콘 질화물(SiN), 실리콘 산화물(SiO2), 실리콘 산질화물(SiON), 및/또는 다른 물질들과 같은 유전체 물질을 포함할 수 있다. CES 층(118)은 PECVD(plasma enhanced CVD) 프로세스 및/또는 다른 적합한 성막 또는 산화 프로세스들에 의해 형성될 수 있다. ILD 층(120)은 TEOS(tetraethylorthosilicate) 산화물 등의 유전체 물질들, 비도핑 규산염 유리, 또는 BPSG(borophosphosilicate glass) 등의 도핑된 실리콘 산화물, FSG(fused silica glass), PSG(phosphosilicate glass), BSG(boron doped silicon glass), 및/또는 다른 적합한 유전체 물질들을 포함할 수 있다. ILD 층(120)은 PECVD 프로세스, FCVD(flowable CVD) 프로세스, 또는 다른 적합한 성막 기술에 의해 성막될 수 있다.
실시형태에서, CES 층(118)은 다양한 구조체들을 커버하는 기판(102) 위에 성막되고, ILD 층(120)은 CES 층(118) 위에 성막된다. 후속하여, ILD 층(120) 및 CES 층(118)을 평탄화하고 부분적으로 제거하여 게이트 스택들(108)의 상부 표면들을 포함하는 평평한 상부 표면(130)을 생성하기 위해 CMP(chemical mechanical polishing) 프로세스가 수행된다. 특히, 하나 이상의 금속 엘리먼트들 및/또는 하나 이상의 금속 산화물들은 표면(130)을 통해 노출된다. 예컨대, 금속 충전 층(114)은 표면(130)에서 노출되고, Al, W, Co, Cu, 및/또는 다른 적합한 금속 물질들을 포함할 수 있다.
일부 제조 프로세스들에서, 실리콘 산화물 필름이 표면(130) 위에 형성되고, 후속하여 금속 비아들과 금속 와이어들이 실리콘 산화물 필름 내에 또는 위에 형성된다. 예컨대, 실리콘 산화물 필름은 CVD() 방법을 사용하여 산소로 실란(SiH4)을 감소시킴으로써 형성될 수 있다. 이러한 제조 프로세스들에서 때때로 문제가 발생한다 - 표면(130)에서 노출된 금속 엘리먼트들은 성막 중에 실리콘 라디칼(silicon radicals)과 반응하여 Si-금속 합금을 형성할 수 있다. 이러한 반응은 하기 식과 같이 설명될 수 있다:
SiH4 + O2 + Metal → SiO2 + SiOH + H2O + Si-Metal (1)
Si-금속 합금은, SiO2 필름에 랜덤하게 분포될 수 있고, 금속 충전 층(114) 내의 금속 엘리먼트들뿐만 아니라 표면(130)에서 노출된 다른 IC 피처들에 따라, 알루미늄 실리콘 합금, 구리 실리콘 합금, 또는 다른 금속 실리콘 합금들을 포함할 수 있다. 이 실리콘 산화물 필름 위에 금속 비아들(도 2c의 금속 비아들(154) 등)이 형성되면, Si-금속 합금은 금속 비아들과 금속 게이트들(108) 사이의 누설 경로가 되어 회로 단락 또는 다른 타입의 결함들을 초래한다. 제공된 주제는 표면(130) 위에 향상된 유전체 필름(132)을 성막함으로써 이러한 이슈를 해결한다. 향상된 유전체 필름(132)은 내부에 Si-금속 합금(들) 없이 Si, N, C, 및 O를 함유한다. 이것은 도 2b 및 도 2d와 결합하여 논의된다.
동작(14)에서, 방법(10)(도 1)은 표면(130) 위에 향상된 유전체 필름(132)을 성막한다. 도 2b를 참조하면, 유전체 필름(132)은 본 실시형태에서 표면(130) 위에 직접 성막된다. 실시형태에서, 동작(14)는 실리콘 및 질소를 가진 유기 화합물과 산소를 전구체들로서 사용하는 LT CVD(low-temperature chemical vapor deposition) 프로세스를 포함한다. 일례로서, 유기 화합물은 BTBAS(bis(tertiarybutylamino)silane)이다. 제공된 주제의 발명자들은 저온 환경에서 산소에 의해 BTBAS를 감소시키면 유전체 필름(132) 내에 금속 실리콘 합금이 생성되지 않는다는 것을 발견했다. 반응의 메카니즘이 청구범위의 범위에 영향을 주지 않지만, 일부 실시형태들에서, 하기의 반응은 BTBAS 및 산소로 LT CVD 프로세스에서 지배적일 수 있다고 믿어진다:
BTBAS + O2 + Metal → SiO2 + SiCON + SiCN + SiC + Metal (2)
상기 반응 (2)에서, Si 라디칼은 금속과 반응하지 않는다. 따라서, Si-금속 합금이 생성되지 않는다. 또한, 유전체 필름(132)은 상부 부분(136)보다 유전체 필름(132)의 하부 부분(134)에서 더 높은 농도의 N 및/또는 C를 함유하는 고유 특성을 갖는다. 여기에서 사용된 바와 같이, 표면(130) 근처에 있는 유전체 필름(132)의 부분을 하부 부분(134)이라 하고, 표면(130)으로부터 떨어져 있는 유전체 필름(132)의 다른 부분을 상부 부분(136)이라 한다. 이 특성은 실시형태에 따른 유전체 필름(132) 내의 O, Si, H, N, 및 C 콘텐트의 측정을 이용하여 도 2d에 더 도시된다.
도 2d를 참조하면, 그래프(200)는 Z 축을 따라(도 2b) 유전체 필름(132)의 상부 표면(140)과 표면(130) 사이의 유전체 필름(132)의 깊이의 함수에 따라, 유전체 필름(132) 내의 O, Si, H, N, 및 C 콘텐트의 상대적 농도를 나타낸다. 상부 표면(140)은 CMP 프로세스에 의해 평탄한 표면으로서 제공될 수 있다. 특히, 커브(202)는 유전체 필름(132) 내의 N 콘텐트를 나타내고, 커브(204)는 C 콘텐트를, 커브(206)는 O 콘텐트를, 커브(208)은 Si 콘텐트를, 커브(210)는 H 콘텐트를 나타낸다. 도 2d에 도시된 바와 같이, N 및 C 콘텐트의 농도는 상부 부분(136)에서보다 하부 부분(134)에서 더 높다. 본 실시형태에서, N 및 C의 농도 각각은 상부 부분(136)에서보다 하부 부분(134)에서 적어도 10배 더 높다. N 및 C 콘텐트는 SiCON, SiCN, 및/또는 SiC의 형태로 존재할 수 있다. 효과적으로, 하부 부분(134)은 실리콘 카바이드 및/또는 실리콘 카바이드 질화물의 층이다. 실리콘 카바이드 및/또는 실리콘 카바이드 질화물의 층은 LT CVD 프로세스 동안 표면(130)의 금속 엘리먼트들이 실리콘 라디칼과 반응하는 것을 방지하는 표면(130) 위의 보호 층으로서 기능한다. 대조적으로, 실리콘 산화물은 유전체 필름(132)의 상부 부분(136)에서 지배적인 콘텐트이다.
실시형태들에서, 동작(14)의 LT CVD 프로세스는 표면(130)에서의 금속 엘리먼트들의 녹는점(melting point) 미만의 온도에서 수행된다. 예컨대, LT CVD 프로세스는 알루미늄(660.3 ℃) 및 구리(1,085 ℃)의 녹는점 미만인 300도로부터 400도까지의 범위의 온도에서 수행될 수 있다. 금속 충전 층(114)이 Co 또는 W(녹는점은 각각 1,495 ℃ 및 3,422 ℃)를 사용하는 경우, CVD 프로세스를 위해 더 높은 온도가 사용될 수 있다. 또한, LT CVD 프로세스는 BTBAS에 추가하여 또는 BTBAS를 대신하여 실리콘 및 질소를 가진 다른 유기 화합물을 사용할 수 있다. 예컨대, LT CVD 프로세스는 BDEAS(bis(diethylamino)silane) 및 TIPAS(tris(isopropylamino)silane) 등의 다른 아미노 실란(amino silane)을 사용할 수 있다. 다른 예로서, 유기 화합물은 BDEAES (bis(diethylamino)ethylsilane) 또는 TEAS (tris(ethylamino)silane)이 될 수 있다. 유기 화합물 BTBAS, BDEAS, TIPAS, BDEAES, 및 TEAS는 하기의 구조적 화학식을 갖는다:
Figure pat00001
또한, 동작(14)은 유전체 필름(132)을 형성하기 위해 ALD(atomic layer deposition) 프로세스를 사용할 수 있다. ALD 프로세스는 전구체들로서 실리콘 및 질소를 가진 유기 화합물 및 산소를 사용하고, 표면(130) 내의 금속 엘리먼트들의 녹는점 미만의 온도에서 수행된다. 유기 화합물은 BTBAS, BDEAS, TIPAS, BDEAES, TEAS, 및 다른 적합한 유기 화합물들 중 하나가 될 수 있다.
동작(16)에서, 방법(10)(도 1)은 유전체 필름(132) 위에 하나 이상의 도전성 피처(conductive feature)들을 형성한다. 도 2c를 참조하면, 도전성 피처들은 유전체 필름(132)을 관통하는 S/D 콘택트(144) 또는 게이트 콘택트(미도시)를 포함할 수 있다. 또한, 도전성 피처들은 유전체 필름(132) 위에 성막되는 금속 비아들(154) 및 금속 와이어들(156)을 포함한다. 이 실시형태들에서, 유전체 필름(132)은, 게이트 콘택트가 금속 게이트들(108)에 고의로 접속되는 경우를 제외하고 하나 이상의 도전성 피처들을 금속 게이트들(108)로부터 전기적으로 절연시킨다. 동작(16)의 세부 사항들은 이하에 논의된다.
실시형태에서, S/D 콘택트(144)의 프로세스는 유전체 필름(1320, ILD 층(120), 및 CES 층(118)을 통해 콘택트 홀(contact hole)을 형성하여 실리사이드 피처(106)를 노출시키는 단계를 포함한다. 콘택트 홀은 포토리소그래피 프로세스 및 에칭 프로세스를 사용하여 형성될 수 있다. 후속하여, 장벽 층(142)이 콘택트 홀의 측벽들 상에 성막되고, S/D 콘택트(144)가 장벽 층(142) 위의 콘택트 홀에 성막된다. S/D 콘택트(144)는, 알루미늄(Al), 텅스텐(W), 구리(Cu), 코발트(Co), 이들의 조합과 같은 금속 또는 다른 적합한 금속을 사용할 수 있고, CVD, PVD, 플레이팅(plating) 등의 적합한 프로세스 및/또는 다른 적합한 프로세스들을 사용하여 성막될 수 있다. S/D 콘택트(144)가 성막된 후에 디바이스(100)의 상부 표면을 평탄화하기 위해 CMP 프로세스가 수행된다. 본 실시형태에서, 유전체 필름(132)과 장벽 층(142)은 함께 S/D 콘택트(144)와 금속 게이트들(108)의 금속 엘리먼트들 사이의 금속 누설을 방지한다.
실시형태에서, 금속 비아들(154) 및 금속 와이어들(156)를 형성하는 프로세스는 유전체 필름(132) 위에 하나 이상의 유전체 층들(150)을 성막하는 단계를 포함한다. 하나 이상의 유전체층 (150)은 로우-k 유전체 물질, 익스트림 로우-k(extreme low-k) 유전제 물질(들), 무질소(netrogen-free) 반사 방지 물질(들) 및 다른 적합한 유전체 물질들을 포함할 수 있다. 이어서, 유전체 층들(150)에 내장되는 금속 비아들(154) 및 금속 와이어들(156)을 형성하기 위해 싱글 다마신(single damascene) 또는 듀얼 다마신(dual damascene) 프로세스가 사용된다. 일 실시예에서, 하나 이상의 포토리소그래피 프로세스들 및 에칭 프로세스들에 의해 유전체 층들(150) 내에 비아 홀(via hole)들 및 와이어 트렌치(wire trench)들이 형성된다. TiN과 같은 금속 장벽 층(152)은 비아 홀들 및 와이어 트렌치들의 측벽들 상에 형성된다. 후속하여, 알루미늄(Al), 텅스텐(W), 구리(Cu), 코발트(Co), 이들의 조합과 같은 금속, 또는 다른 적합한 금속이 장벽 층(152) 위의 비아 홀들 및 와이어 트렌치들에 성막되고, 이에 따라 금속 비아들(154) 및 금속 와이어들(156)이 형성된다. 와이어 트렌치들의 외측 금속 물질을 제거하기 위해 CMP 프로세스가 수행될 수 있다. 유전체 필름(132)은 금속 비아들(154)을 금속 게이트들(108)의 금속 충전 층(114)으로부터 효과적으로 절연시킨다.
동작(18)에서, 방법(10)은 디바이스(100)의 제조를 완성하기 위해 추가 동작들을 수행한다. 예컨대, 방법(10)은 금속 와이어들(156) 위에 상호접속 구조체의 추가 층들을 형성할 수 있다.
도 3a, 3b, 및 3c는 본 개시의 향상된 유전체 필름으로부터 이익을 얻는 반도체 디바이스들의 다른 실시형태를 예시한다. 도 3a를 참조하면, 실시형태에 따른 3D 적층형 BSI 이미지 센서(3D stacked BSI image sensor)(300)가 도시되어 있다. 이미지 센서(300)는 웨이퍼-레벨 본딩을 통해 함께 본딩된 제1 기판(예컨대, 반도체 웨이퍼)(302)와 제2 기판(예컨대, 다른 반도체 웨이퍼)(352)을 포함한다. 각 기판들(302 및 352)은 실리콘 또는 게르마늄 등의 기본 반도체들; 실리콘 카바이드(silicon carbide), 갈륨 비화물(gallium arsenide), 인듐 비화물(indium arsenide), 및 인듐 인화물(indium phosphide) 등의 화합물 반도체; 또는 실리콘 게르마늄 카바이드(silicon germanium carbide), 갈륨 비소 인화물(gallium arsenic phosphide) 및 갈륨 인듐 인화물(gallium indium phosphide) 등의 합금 반도체를 포함할 수 있다. 제1 기판(302)은 제1(전방) 사이드(304) 및 제2(후방) 사이드(306)를 갖는다. 제2 기판(352)은 제1(전방) 사이드(354) 및 제2(후방) 사이드(356)를 갖는다. 2개의 전방 사이드들(304 및 354)은 금속 본딩, 다이렉트 본딩, 하이브리드 본딩, 또는 다른 본딩 방법들을 사용하여 함께 본딩된다. 기판(302)은 제1 부분(308)에서 금속 와이어들(310)을 포함한다. 제2 부분(309)에서, 기판(302)은 DTI(deep trench isolation) 피처들(318)에 의해 서로 절연된 감광 엘리먼트(photo-sensitive element)들(예컨대, 포토다이오드들)(312)을 포함한다. 이미지 센서(300)는 후방 사이드(306) 위에 배치된 마이크로 렌즈들(316) 및 컬러 필터들(314)을 더 포함한다. 이미지 센서(300)에 입사하는 방사선은 감광 엘리먼트들(312)에 이미지를 형성할 것이다. DTI 피처들(318)에 의한 절연은 이미지 센서(300)의 감도 및 해상도를 향상시킨다. 본 개시의 향상된 유전체 필름은 DTI 피처들(318)에서 라이닝 층(lining layer)으로서 사용될 수 있다.
도 3a를 계속 참조하면, 기판(352)은 제1 부분(358)에서 금속 와이어들(360)을 포함한다. 제2 부분(359)에서, 기판(352)은 예컨대 이미지 센서(300)를 양면(dual-facing) 이미지 센서로 만들기 위해 감광 엘리먼트들(미도시)을 포함할 수도 있다. 이미지 센서(300)는, 기판들(302 및 352)의 기능들을 통합하기 위해 금속 와이어들(310 및 360)을 상호접속하는 TSV(through-silicon via)들(322) 및 도전성 피처들(320)을 더 포함한다. 본 개시의 향상된 유전체 필름은 TSV들(322)에서 라이닝 층으로서 사용될 수 있다. 다른 실시형태에서, 기판들(302 및 352)은 TSV들(322)를 사용하는 대신 304/354의 인터페이스에서의 금속 다이렉트 본딩을 사용하여 상호접속될 수 있다.
도 3b를 참조하면, 실시형태에 따른, DTI(318)를 더 상세하게 도시하는 이미지 센서(300)의 확대된 다이어그램 뷰(diagrammatic view)가 도시되어 있다. DTI(318)는 기판(302)에 내장된 다중 층들을 포함한다. 예컨대, DTI(318)는, 기판(302)에 에칭된 딥 트렌치(deep trench)의 바닥과 측벽들 상의 접착 층(318a), 접착 층(318a) 위의 하나 이상의 음전하 축적 층들(318b), 층들(318b) 위의 향상된 유전체 층(318c), 층(318c) 위의 금속 장벽 층(318d)(예컨대, TiN), 및 금속 장벽 층(318d) 위의 금속 층(318e)을 포함한다. 실시형태에서, 층(318b)은 Ta2O5(tantalum pentoxide) 등의 금속 산화물을 포함하고, 금속 층(318e)은 W, Al, Cu, Co, 또는 다른 적합한 금속들을 포함한다. 본 실시형태에서 추가적으로, 산소 및 실리콘과 질소를 가진 유기 화합물이 전구체들인 CVD 또는 ALD 방법을 사용하여 층(318b) 위에 향상된 유전체 층(318c)이 성막된다. 유기 화합물은 BTBAS, BDEAS, TIPAS, BDEAES, TEAS, 및 다른 적합한 유기 화합물들 중 하나가 될 수 있다. 향상된 유전체 필름(318c)은 내부에 Si-금속 합금 없이 Si, N, C, 및 O를 함유한다. 또한, 유전체 필름(132)에 관하여 위에서 논의된 바와 같이, 층(318c)은 그 상부 부분보다 하부 부분에서 더 높은 농도의 N 및/또는 C를 함유한다. 여기에서 사용된 바와 같이, 표면(318b) 근처에 있는 유전체 층(318c)의 부분을 하부 부분이라 하고, 표면(318b)으로부터 떨어져 있는 유전체 필름(318c)의 다른 부분을 상부 부분이라 한다. 유전체 층(318c)은 층들(318d 및 318e)에서의 금속 엘리먼트들을 층(318b)에서의 금속 엘리먼트들로부터 효과적으로 절연시킨다.
도 3c를 참조하면, 실시형태에 따른, TSV(322)를 더 상세하게 도시하는 이미지 센서(300)의 확대된 다이어그램 뷰(diagrammatic view)가 도시되어 있다. TSV(322)는 유전체 층(324)에 내장된 도전성 피처(320)와 전기적으로 접촉한다. TSV(322)는 기판들(302/352)에 내장된 다중 층들을 포함한다. 예컨대, TSV(322)는 기판들(302 및 352)에 에칭된 트렌치의 적어도 측벽들 상에 성막된 제1 유전체 층(322a), 제1 유전체 층(322a) 위의 금속 장벽 층(322b), 및 금속 장벽 층(322b) 위의 금속 층(322c)을 포함한다. 금속 장벽 층(322b)은 실시형태에서 TiN을 함유할 수 있다. 금속 층(322c)은 W, Al, Cu, Co, 또는 다른 적합한 금속들을 함유할 수 있다. 실시형태에서, 이미지 센서(300)는 제1 유전체 층(322a)과 기판들(302/352) 사이에 금속 산화물 층(미도시)을 포함한다. 산소 및 실리콘과 질소를 가진 유기 화합물이 전구체들인 CVD 또는 ALD 방법을 사용하여 제1 유전체 층(322a)이 성막된다. 유기 화합물은 BTBAS, BDEAS, TIPAS, BDEAES, TEAS, 및 다른 적합한 유기 화합물들 중 하나가 될 수 있다. 향상된 유전체 층(322a)은 내부에 Si-금속 합금 없이 Si, N, C, 및 O를 함유한다. 또한, 유전체 필름들(132 및 318c)에 관하여 위에서 논의된 바와 같이, 층(322a)은 그 상부 부분보다 하부 부분에서 더 높은 농도의 N 및/또는 C를 함유한다. 제1 유전체 층(322a)은 층들(322b 및 322c) 내의 금속 엘리먼트들을 제1 유전체 층(322a) 아래의 임의의 금속 산화물 층뿐만 아니라 기판들(302/352)로부터 효과적으로 절연시킨다.
한정을 의도하지 않지만, 본 개시의 하나 이상의 실시형태들은 반도체 제조에 다수의 장점을 제공한다. 예컨대, 본 개시에 따른 향상된 유전체 필름은 금속 게이트들 및 금속 비아들과 같은 금속 엘리먼트들 사이에 효과적인 전기적 절연을 제공한다. 향상된 유전체 필름을 성막하는 방법들은 실리콘 금속 합금을 생성하지 않고, 이에 따라 금속 누설 및 금속 확산을 효과적으로 방지한다. 하이-k 메탈 게이트들이 진보된 반도체 제조에서 보편화됨에 따라,이 향상된 유전체 필름은 얇은 유전체 필름을 통한 금속 게이트 단락 결함 및 금속 확산의 문제에 대한 효과적인 해결책을 제공한다. 또한, 제공된 방법들은 기존의 반도체 프로세스 흐름에 용이하게 통합될 수 있다.
하나의 예시적 양태에서, 본 개시는 반도체 제조를 위한 방법에 관련된다. 방법은 제1 금속 또는 제1 금속의 산화물이 노출되는 제1 표면을 가진 디바이스를 수용하는 단계를 포함한다. 방법은, 유전체 필름이 제1 부분보다 제1 표면으로부터 더 멀리 있는 유전체 필름의 제2 부분보다 제1 표면에 근접한 유전체 필름의 제1 부분에서 더 높은 농도의 N 및 C를 갖도록, 제1 표면 위에 Si, N, C, 및 O를 가진 유전체 필름을 성막하는 단계를 더 포함한다. 방법은 유전체 필름 위에 도전성 피처를 형성하는 단계를 더 포함한다.
다른 예시적 양태에서, 본 개시는 반도체 제조를 위한 방법에 관련된다. 방법은 반도체 물질 또는 디바이스의 제1 금속이 노출되는 제1 표면을 가진 디바이스를 수용하는 단계를 포함한다. 방법은, 유전체 필름이 제1 표면으로부터 멀리 있느 유전체 필름의 제2 부분보다 제1 표면에 근접한 유전체 필름의 제1 부분에서 더 높은 농도의 C 및 N을 갖도록, LT CVD(low temperature chemical vapor deposition) 프로세스에 의해 제1 표면 위에 Si, N, C, 및 O를 가진 유전체 필름을 성막하는 단계를 더 포함한다. 방법은 유전체 필름 위에 제2 금속을 성막하는 단계를 더 포함한다.
또 다른 예시적 양태에서, 본 개시는 반도체 디바이스에 관련된다. 반도체 디바이스는 제1 금속 또는 제1 금속의 산화물이 노출되는 제1 표면을 가진 제1 층을 포함한다. 반도체 디바이스는, 제1 표면 바로 위의 유전체 필름을 더 포함하고, 유전체 필름은 Si, N, C, 및 O를 포함하고, 제1 부분보다 제1 표면으로부터 더 멀리 위치하고 있는 유전체 필름의 제2 부분에서보다 제1 표면 근처에 위치한 유전체 필름의 제1 부분에서 더 높은 농도의 C 및 N을 갖는다. 반도체 디바이스는 유전체 필름 위의 도전성 피처를 더 포함한다.
반도체 디바이스의 실시형태에서, 유전체 필름의 제1 부분에서의 C의 농도는 유전체 필름의 제2 부분에서의 농도보다 적어도 10배 높다. 반도체 디바이스의 다른 실시형태에서, 유전체 필름의 제1 부분에서의 N의 농도는 유전체 필름의 제2 부분에서의 농도보다 적어도 10배 높다. 반도체 디바이스의 또 다른 실시형태에서, 유전체 필름의 제1 부분에서의 C 및 N의 각각의 농도는 유전체 필름의 제2 부분에서의 농도보다 적어도 10배 높다.
본 발명의 실시형태에 따른 반도체 제조 방법은, 제1 금속 또는 상기 제1 금속의 산화물이 노출되는 제1 표면을 가진 디바이스를 수용하는 단계; 유전체 필름이, 유전체 필름의 제2 부분보다 상기 유전체 필름의 제1 부분에서 더 높은 농도의 N 및 C를 갖도록, 상기 제1 표면 위에 Si, N, C, 및 O를 가진 상기 유전체 필름을 성막하는 단계; 및 상기 유전체 필름 위에 도전성 피처(conductive feature)를 형성하는 단계를 포함하고, 상기 유전체 필름의 제1 부분은 상기 제1 표면 근처에 있고, 상기 유전체 필름의 제2 부분은 상기 제1 부분보다 상기 제1 표면으로부터 더 멀리 위치하고 있는 것이다.
본 발명의 실시형태에 따른 반도체 제조 방법에 있어서, 상기 유전체 필름을 성막하는 단계는, 실리콘 및 질소를 가진 유기 화합물 및 산소를 전구체들로서 사용하는 LT CVD(low-temperature chemical vapor deposition) 프로세스에 의한 것이다.
본 발명의 실시형태에 따른 반도체 제조 방법에 있어서, 상기 유기 화합물은 BTBAS(bis(tertiarybutylamino)silane)이다.
본 발명의 실시형태에 따른 반도체 제조 방법에 있어서, 상기 유기 화합물은 BDEAS(bis(diethylamino)silane)이다.
본 발명의 실시형태에 따른 반도체 제조 방법에 있어서, 상기 유기 화합물은 TIPAS(tris(isopropylamino)silane) 중 하나이다.
본 발명의 실시형태에 따른 반도체 제조 방법에 있어서, 상기 유기 화합물은 BDEAES(bis(diethylamino)ethylsilane) 또는 TEAS(tris(ethylamino)silane)이다.
본 발명의 실시형태에 따른 반도체 제조 방법에 있어서, 상기 LT CVD 프로세스는 300℃로부터 400℃까지의 온도 범위에서 수행된다.
본 발명의 실시형태에 따른 반도체 제조 방법에 있어서, 상기 제1 금속은 Al 또는 Cu이다.
본 발명의 실시형태에 따른 반도체 제조 방법에 있어서, 상기 유전체 필름을 성막하는 단계는 실리콘 및 질소를 가진 유기 화합물 및 산소를 전구체들로서 사용하는 ALD(atomic layer deposition) 프로세스에 의한 것이다.
본 발명의 실시형태에 따른 반도체 제조 방법에 있어서, 상기 유전체 필름의 제1 부분에서의 C의 농도는 상기 유전체 필름의 제2 부분에서의 C의 농도보다 적어도 10배 높다.
본 발명의 실시형태에 따른 반도체 제조 방법에 있어서, 상기 유전체 필름의 제1 부분에서의 N의 농도는 상기 유전체 필름의 제2 부분에서의 N의 농도보다 적어도 10배 높다.
본 발명의 실시형태에 따른 반도체 제조 방법에 있어서, 상기 제1 표면은 트렌치(trench)의 바닥 및 측벽들이고, 상기 유전체 필름은 상기 트렌치를 부분적으로 충전시키고, 상기 도전성 피처는 또한 상기 트렌치에 성막된다.
본 발명의 다른 실시형태에 따른 반도체 제조 방법은, 디바이스의 반도체 물질 또는 제1 금속이 노출되는 제1 표면을 가진 디바이스를 수용하는 단계; 유전체 필름이, 상기 제1 표면으로부터 멀리 있는 상기 유전체 필름의 제2 부분에서보다 상기 제1 표면 근처에 있는 상기 유전체 필름의 제1 부분에서 더 높은 농도의 C 및 N을 갖도록 LT CVD(low-temperature chemical vapor deposition) 프로세스에 의해 상기 제1 표면 위에 Si, N, C, 및 O를 가진 상기 유전체 필름을 성막하는 단계; 및 상기 유전체 필름 위에 제2 금속을 성막하는 단계를 포함한다.
본 발명의 다른 실시형태에 따른 반도체 제조 방법은, 상기 LT CVD 프로세스는 전구체들로서 BTBAS(bis(tertiarybutylamino)silane), TIPAS(tris(isopropylamino)silane), 및 BDEAS(bis(diethylamino)silane) 중 하나와 산소를 사용한다.
본 발명의 다른 실시형태에 따른 반도체 제조 방법에 있어서, 상기 LT CVD 프로세스는 전구체들로서 BDEAES(bis(diethylamino)ethylsilane) 및 TEAS(tris(ethylamino)silane) 중 하나와 산소를 사용한다.
본 발명의 다른 실시형태에 따른 반도체 제조 방법에 있어서, 상기 유전체 필름의 제1 부분에서의 C 및 N의 각각의 농도는 상기 유전체 필름의 제2 부분에서의 C 및 N의 각각의 농도보다 적어도 10배 높다.
본 발명의 또 다른 실시형태에 따른 반도체 디바이스는, 제1 금속 또는 상기 제1 금속의 산화물이 노출되는 제1 표면을 가진 제1 층; 상기 제1 표면 바로 위에 있는 유전체 필름으로서, Si, N, C, 및 O를 포함하고, 상기 유전체 필름의 제2 부분보다 상기 유전체 필름의 제1 부분에서 더 높은 농도의 C 및 N을 갖는 상기 유전체 필름; 및 상기 유전체 필름 위의 도전성 피처를 포함하고, 상기 유전체 필름의 제1 부분은 상기 제1 표면 근처에 있고, 상기 유전체 필름의 제2 부분은 상기 제1 부분보다 상기 제1 표면으로부터 더 멀리 위치하고 있는 것이다.
본 발명의 또 다른 실시형태에 따른 반도체 디바이스에 있어서, 상기 유전체 필름의 제1 부분에서의 C의 농도는 상기 유전체 필름의 제2 부분에서의 C의 농도보다 적어도 10배 높다.
본 발명의 또 다른 실시형태에 따른 반도체 디바이스에 있어서, 상기 유전체 필름의 제1 부분에서의 N의 농도는 상기 유전체 필름의 제2 부분에서의 N의 농도보다 적어도 10배 높다.
본 발명의 또 다른 실시형태에 따른 반도체 디바이스에 있어서, 상기 유전체 필름의 제1 부분에서의 C 및 N의 각각의 농도는 상기 유전체 필름의 제2 부분에서의 C 및 N의 각각의 농도보다 적어도 10배 높다.
상기 내용은 당업자가 본 발명의 상세한 내용을 더 잘 이해할 수 있도록 몇가지 실시형태의 특징의 개요를 설명한 것이다. 여기 개시된 실시형태의 동일 목적을 수행하는 것 및/또는 동일 장점을 달성하는 것을 위해 다른 프로세스 및 구조를 디자인 또는 수정하기 위한 기초로서 본 발명을 용이하게 사용할 수 있다는 것을 통상의 기술자는 인식해야 한다. 또한, 이러한 동등물은 본 발명의 사상 및 범위로부터 벗어나지 않는다는 것과 본 발명의 사상 및 범위로부터 벗어나지 않는 다양한 변경, 대체, 및 개조가 이루어질 수 있다는 것을 통상의 기술자는 인식해야 한다.

Claims (10)

  1. 반도체 제조 방법에 있어서,
    제1 금속 또는 상기 제1 금속의 산화물이 노출되는 제1 표면을 가진 디바이스를 수용하는 단계;
    유전체 필름이, 유전체 필름의 제2 부분보다 상기 유전체 필름의 제1 부분에서 더 높은 농도의 N 및 C를 갖도록, 상기 제1 표면 위에 Si, N, C, 및 O를 가진 상기 유전체 필름을 성막하는 단계; 및
    상기 유전체 필름 위에 도전성 피처(conductive feature)를 형성하는 단계
    를 포함하고,
    상기 유전체 필름의 제1 부분은 상기 제1 표면 근처에 있고, 상기 유전체 필름의 제2 부분은 상기 제1 부분보다 상기 제1 표면으로부터 더 멀리 위치하고 있는 것인 반도체 제조 방법.
  2. 제1항에 있어서,
    상기 유전체 필름을 성막하는 단계는, 실리콘 및 질소를 가진 유기 화합물 및 산소를 전구체들로서 사용하는 LT CVD(low-temperature chemical vapor deposition) 프로세스에 의한 것인 반도체 제조 방법.
  3. 제1항에 있어서,
    상기 유전체 필름을 성막하는 단계는 실리콘 및 질소를 가진 유기 화합물 및 산소를 전구체들로서 사용하는 ALD(atomic layer deposition) 프로세스에 의한 것인 반도체 제조 방법.
  4. 제1항에 있어서,
    상기 유전체 필름의 제1 부분에서의 C의 농도는 상기 유전체 필름의 제2 부분에서의 C의 농도보다 적어도 10배 높은 것인 반도체 제조 방법.
  5. 제1항에 있어서,
    상기 유전체 필름의 제1 부분에서의 N의 농도는 상기 유전체 필름의 제2 부분에서의 N의 농도보다 적어도 10배 높은 것인 반도체 제조 방법.
  6. 제1항에 있어서,
    상기 제1 표면은 트렌치(trench)의 바닥 및 측벽들이고, 상기 유전체 필름은 상기 트렌치를 부분적으로 충전시키고, 상기 도전성 피처는 또한 상기 트렌치에 성막되는 것인 반도체 제조 방법.
  7. 반도체 제조 방법에 있어서,
    디바이스의 반도체 물질 또는 제1 금속이 노출되는 제1 표면을 가진 디바이스를 수용하는 단계;
    유전체 필름이, 상기 제1 표면으로부터 멀리 있는 상기 유전체 필름의 제2 부분에서보다 상기 제1 표면 근처에 있는 상기 유전체 필름의 제1 부분에서 더 높은 농도의 C 및 N을 갖도록 LT CVD(low-temperature chemical vapor deposition) 프로세스에 의해 상기 제1 표면 위에 Si, N, C, 및 O를 가진 상기 유전체 필름을 성막하는 단계; 및
    상기 유전체 필름 위에 제2 금속을 성막하는 단계
    를 포함하는 반도체 제조 방법.
  8. 제7항에 있어서,
    상기 LT CVD 프로세스는 전구체들로서 BTBAS(bis(tertiarybutylamino)silane), TIPAS(tris(isopropylamino)silane), 및 BDEAS(bis(diethylamino)silane) 중 하나와 산소를 사용하는 것인 반도체 제조 방법.
  9. 제7항에 있어서,
    상기 LT CVD 프로세스는 전구체들로서 BDEAES(bis(diethylamino)ethylsilane) 및 TEAS(tris(ethylamino)silane) 중 하나와 산소를 사용하는 것인 반도체 제조 방법.
  10. 반도체 디바이스에 있어서,
    제1 금속 또는 상기 제1 금속의 산화물이 노출되는 제1 표면을 가진 제1 층;
    상기 제1 표면 바로 위에 있는 유전체 필름으로서, Si, N, C, 및 O를 포함하고, 상기 유전체 필름의 제2 부분보다 상기 유전체 필름의 제1 부분에서 더 높은 농도의 C 및 N을 갖는 상기 유전체 필름; 및
    상기 유전체 필름 위의 도전성 피처
    를 포함하고,
    상기 유전체 필름의 제1 부분은 상기 제1 표면 근처에 있고, 상기 유전체 필름의 제2 부분은 상기 제1 부분보다 상기 제1 표면으로부터 더 멀리 위치하고 있는 것인 반도체 디바이스.
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2018139188A1 (ja) * 2017-01-24 2018-08-02 ソニーセミコンダクタソリューションズ株式会社 半導体装置および製造方法、固体撮像素子、並びに電子機器
CN108470711B (zh) * 2018-02-12 2020-10-02 上海集成电路研发中心有限公司 图像传感器的深沟槽和硅通孔的制程方法
DE102018121897A1 (de) 2018-09-07 2020-03-12 Infineon Technologies Ag Halbleitervorrichtung mit einem silizium und stickstoff enthaltenden bereich und herstellungsverfahren
WO2020226900A2 (en) * 2019-04-23 2020-11-12 Cerium Laboratories Llc Radiation detection systems and methods
CN113272948B (zh) * 2019-12-13 2023-10-31 西安电子科技大学 半导体器件封装结构及其制备方法
US11823989B2 (en) * 2020-07-17 2023-11-21 Taiwan Semiconductor Manufacturing Co., Ltd. Multi-liner TSV structure and method forming same
US20220310678A1 (en) * 2021-03-26 2022-09-29 Taiwan Semiconductor Manufacturing Co., Ltd. High reflectance isolation structure to increase image sensor performance
US20220344383A1 (en) * 2021-04-27 2022-10-27 Taiwan Semiconductor Manufacturing Co., Ltd. Backside structure for image sensor
EP4261871A1 (fr) * 2022-04-11 2023-10-18 STMicroelectronics Crolles 2 SAS Circuit intégré comportant un pilier métallique en contact avec une région en silicium sur une région de couplage ohmique, et procédé de fabrication correspondant

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070232071A1 (en) * 2006-03-31 2007-10-04 Applied Materials, Inc. Method to improve the step coverage and pattern loading for dielectric films
US20080014741A1 (en) * 2006-07-17 2008-01-17 Taiwan Semiconductor Manufacturing Company, Ltd. Process for improving the reliability of interconnect structures and resulting structure
US7964422B1 (en) * 2005-11-01 2011-06-21 Nvidia Corporation Method and system for controlling a semiconductor fabrication process
US20130175697A1 (en) * 2012-01-05 2013-07-11 International Business Machines Corporation Interlevel Dielectric Stack for Interconnect Structures

Family Cites Families (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4086673B2 (ja) * 2003-02-04 2008-05-14 Ｎｅｃエレクトロニクス株式会社 半導体装置及びその製造方法
JP4454242B2 (ja) * 2003-03-25 2010-04-21 株式会社ルネサステクノロジ 半導体装置およびその製造方法
US8358011B1 (en) * 2007-09-07 2013-01-22 International Business Machines Corporation Interconnect structures with engineered dielectrics with nanocolumnar porosity
US7144825B2 (en) * 2003-10-16 2006-12-05 Freescale Semiconductor, Inc. Multi-layer dielectric containing diffusion barrier material
US20060045986A1 (en) 2004-08-30 2006-03-02 Hochberg Arthur K Silicon nitride from aminosilane using PECVD
US7667275B2 (en) * 2004-09-11 2010-02-23 Texas Instruments Incorporated Using oxynitride spacer to reduce parasitic capacitance in CMOS devices
CN101393862B (zh) * 2007-09-20 2011-03-23 中芯国际集成电路制造(上海)有限公司 栅极侧壁层的制造方法及半导体器件的制造方法
JP2009260151A (ja) 2008-04-18 2009-11-05 Tokyo Electron Ltd 金属ドープ層の形成方法、成膜装置及び記憶媒体
US8193586B2 (en) 2008-08-25 2012-06-05 Taiwan Semiconductor Manufacturing Company, Ltd. Sealing structure for high-K metal gate
JP2010182822A (ja) 2009-02-04 2010-08-19 Renesas Electronics Corp 半導体装置およびその製造方法
JP2010206056A (ja) * 2009-03-05 2010-09-16 Renesas Electronics Corp 半導体集積回路装置の製造方法
JP5247619B2 (ja) 2009-07-28 2013-07-24 キヤノンアネルバ株式会社 誘電体膜、誘電体膜を用いた半導体装置の製造方法及び半導体製造装置
KR20120059557A (ko) 2009-09-17 2012-06-08 도쿄엘렉트론가부시키가이샤 성막 방법, 반도체 소자의 제조 방법, 절연막 및 반도체 소자
US8709948B2 (en) 2010-03-12 2014-04-29 Novellus Systems, Inc. Tungsten barrier and seed for copper filled TSV
US8390089B2 (en) 2010-07-27 2013-03-05 Taiwan Semiconductor Manufacturing Company, Ltd. Image sensor with deep trench isolation structure
JP5544343B2 (ja) 2010-10-29 2014-07-09 東京エレクトロン株式会社 成膜装置
JP5839804B2 (ja) * 2011-01-25 2016-01-06 国立大学法人東北大学 半導体装置の製造方法、および半導体装置
US9029260B2 (en) 2011-06-16 2015-05-12 Taiwan Semiconductor Manufacturing Company, Ltd. Gap filling method for dual damascene process
US8803322B2 (en) 2011-10-13 2014-08-12 Taiwan Semiconductor Manufacturing Company, Ltd. Through substrate via structures and methods of forming the same
US9190316B2 (en) * 2011-10-26 2015-11-17 Globalfoundries U.S. 2 Llc Low energy etch process for nitrogen-containing dielectric layer
US8779592B2 (en) 2012-05-01 2014-07-15 Taiwan Semiconductor Manufacturing Company, Ltd. Via-free interconnect structure with self-aligned metal line interconnections
US8946095B2 (en) 2012-10-25 2015-02-03 Taiwan Semiconductor Manufacturing Co., Ltd. Method of forming interlayer dielectric film above metal gate of semiconductor device
US20140252521A1 (en) 2013-03-11 2014-09-11 Taiwan Semiconductor Manufacturing Company, Ltd. Image Sensor with Improved Dark Current Performance
US20140273516A1 (en) * 2013-03-13 2014-09-18 Applied Materials, Inc. Vbd and tddb improvement thru interface engineering
US9224811B2 (en) * 2014-03-17 2015-12-29 Globalfoundries Inc Stacked semiconductor device
CN105097657B (zh) * 2014-05-09 2018-06-29 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法
CN104409419B (zh) 2014-11-17 2018-01-02 上海集成电路研发中心有限公司 一种空气侧墙的制作方法
US9312224B1 (en) * 2014-12-11 2016-04-12 International Business Machines Corporation Interconnect structure containing a porous low k interconnect dielectric/dielectric cap
CN104465506B (zh) 2014-12-24 2018-01-26 上海集成电路研发中心有限公司 铜互连中空气隙的形成方法
US9536826B1 (en) * 2015-06-15 2017-01-03 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor (finFET) device structure with interconnect structure
US10304850B2 (en) * 2015-09-08 2019-05-28 Toshiba Memory Corporation Semiconductor memory device
KR102500813B1 (ko) * 2015-09-24 2023-02-17 삼성전자주식회사 반도체 소자 및 이의 제조 방법
US9711456B2 (en) * 2015-12-19 2017-07-18 International Business Machines Corporation Composite manganese nitride/low-K dielectric cap
US9917121B2 (en) * 2016-03-24 2018-03-13 Taiwan Semiconductor Manufacturing Company, Ltd. BSI image sensor and method of forming same

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7964422B1 (en) * 2005-11-01 2011-06-21 Nvidia Corporation Method and system for controlling a semiconductor fabrication process
US20070232071A1 (en) * 2006-03-31 2007-10-04 Applied Materials, Inc. Method to improve the step coverage and pattern loading for dielectric films
US20080014741A1 (en) * 2006-07-17 2008-01-17 Taiwan Semiconductor Manufacturing Company, Ltd. Process for improving the reliability of interconnect structures and resulting structure
US20130175697A1 (en) * 2012-01-05 2013-07-11 International Business Machines Corporation Interlevel Dielectric Stack for Interconnect Structures

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Publication number Publication date
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