JP2013135210A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【課題】 優れた電気的特性を有するとともに、抵抗膜を精密にパターニング可能な半導体装置を提供する。
【解決手段】 基板１００は、メモリーセルが形成されるセル領域Ｉ、及びメモリーセルを駆動させる周辺回路及び抵抗パターンが形成されるロジック領域ＩＩなど形成する。ロジック領域ＩＩの抵抗領域の第１層間絶縁膜３４０の内部に形成される第１抵抗パターン３１２は、第１層間絶縁膜３４０の上面より低い上面を有するとともに、第１層間絶縁膜３４０によって上面がカバーされる。第１コンタクトプラグ４５２、第３コンタクトプラグ４５０、第４コンタクトプラグ４５４、及び共有コンタクトプラグ４５６の形成工程において、第１抵抗パターン３１２は、第１層間絶縁膜３４０によって保護される。これにより、第１抵抗パターン３１２は、優れた電気的特性を有するとともに、精密にパターニングされる。
【選択図】 図１
【解決手段】 基板１００は、メモリーセルが形成されるセル領域Ｉ、及びメモリーセルを駆動させる周辺回路及び抵抗パターンが形成されるロジック領域ＩＩなど形成する。ロジック領域ＩＩの抵抗領域の第１層間絶縁膜３４０の内部に形成される第１抵抗パターン３１２は、第１層間絶縁膜３４０の上面より低い上面を有するとともに、第１層間絶縁膜３４０によって上面がカバーされる。第１コンタクトプラグ４５２、第３コンタクトプラグ４５０、第４コンタクトプラグ４５４、及び共有コンタクトプラグ４５６の形成工程において、第１抵抗パターン３１２は、第１層間絶縁膜３４０によって保護される。これにより、第１抵抗パターン３１２は、優れた電気的特性を有するとともに、精密にパターニングされる。
【選択図】 図１
Description
本発明は半導体装置及びその製造方法に関し、より詳しくは、抵抗パターンを有する半導体装置及びその製造方法に関する。
半導体装置に使用される抵抗パターンとして不純物がドーピングされたポリシリコンが主に使用されてきた。しかしながら、近年、高性能の金属ゲートが使用されるとともに、種々の金属を使用して抵抗パターンを形成する工程が開発されており、優れた電気的特性を有する抵抗パターンを精密に形成する方法が要求されている。
本発明の目的は、優れた電気的特性を有するとともに、抵抗膜を精密にパターニング可能な半導体装置を提供することにある。
本発明の他の目的は、優れた電気的特性を有するとともに、抵抗膜を精密にパターニング可能な半導体装置を製造する方法を提供することにある。
本発明の半導体装置は、ゲート構造物、層間絶縁膜、抵抗パターン、及び第１コンタクトプラグを含む。ゲート構造物は、基板上に形成されて第１金属を含む。層間絶縁膜は、ゲート構造物を覆い、基板上に形成される。抵抗パターンは、層間絶縁膜内部に形成されて層間絶縁膜の上面より低い上面を有し、第１金属と異なる第２金属を少なくとも上部に含む。第１コンタクトプラグは、層間絶縁膜の一部を貫通して抵抗パターン上部に直接接触する。
基板はアクティブ領域及びフィールド領域に区分することができ、半導体装置は、層間絶縁膜の一部を貫通して、アクティブ領域に電気的に接続された少なくとも１つ以上の第２コンタクトプラグ及び層間絶縁膜を貫通し、ゲート構造物の上面及び第２コンタクトプラグの上面に接触する共有コンタクトプラグをさらに含むことができる。
第１コンタクトプラグ及び共有コンタクトプラグは、同じ高さの上面を有してもよい。
層間絶縁膜は、内部に第２コンタクトプラグの上面と同じ高さの底面を有するエッチング阻止膜を含んでもよい。
半導体装置は、層間絶縁膜の一部及びエッチング阻止膜を貫通して、共有コンタクトプラグに接触しない第２コンタクトプラグの上面に接触し、第１コンタクトプラグと同じ高さの上面を有する第３コンタクトプラグをさらに含んでもよい。
抵抗パターンは、タングステンまたはタングステンシリサイドを含んでもよい。
半導体装置は、層間絶縁膜の内部に形成されて、抵抗パターンの底面と同じ高さの底面を有し、第２金属を含む位置決めキーをさらに含んでもよい。
抵抗パターンの底面は、ゲート構造物の上面より低い高さを有してもよい。
抵抗パターンの底面は、ゲート構造物の上面より高い高さを有してもよい。
ゲート構造物は、基板上に順次に積層されたトンネル絶縁膜パターン、フローティングゲート、誘電膜パターン及びコントロールゲートを含むことができ、コントロールゲートは第１金属を含んでもよい。
本発明の半導体装置は、ゲート構造物、層間絶縁膜、抵抗パターン、第１コンタクトプラグ、第２コンタクトプラグ、及び共有コンタクトプラグを含む。ゲート構造物は、アクティブ領域及びフィールド領域に区分され、セル領域及びロジック領域を含む基板のセル領域に形成されて第１金属を含む。層間絶縁膜は、ゲート構造物を覆って基板上に形成される。抵抗パターンは、ロジック領域の層間絶縁膜の内部に形成され層間絶縁膜の上面より低い上面を有し、第１金属と異なる第２金属を含む。第１コンタクトプラグは、ロジック領域の層間絶縁膜の一部を貫通し、抵抗パターンの上面に接触する。第２コンタクトプラグは、セル領域の層間絶縁膜の一部を貫通し、アクティブ領域に電気的に接続され、少なくとも１つ以上形成される。共有コンタクトプラグは、セル領域の層間絶縁膜を貫通し、ゲート構造物の上面及び第２プラグの上面に接触する。
本発明の半導体装置はゲート構造物、層間絶縁膜、抵抗パターン、第１コンタクトプラグ、少なくとも１つ以上の第２コンタクトプラグ、及び共有コンタクトプラグを含む。ゲート構造物は、アクティブ領域及びフィールド領域に区分され、セル領域及びロジック領域を含む基板のセル領域に形成され、第１金属を含む。層間絶縁膜は、ゲート構造物を覆いつつ基板上に形成される。抵抗パターンは、ロジック領域の層間絶縁膜の内部に形成され層間絶縁膜の上面より低い上面を有し、第１金属と異なる第２金属を含む。第１コンタクトプラグは、ロジック領域の層間絶縁膜の一部を貫通し、抵抗パターンの上面に接触する。第２コンタクトプラグは、セル領域の層間絶縁膜の一部を貫通し、アクティブ領域に電気的に接続される。共有コンタクトプラグは、セル領域の層間絶縁膜を貫通し、ゲート構造物の上面及び第２コンタクトプラグの上面に接触する。
本発明の半導体装置の製造方法において、基板上に第１金属を含むゲート構造物を形成する。基板上にゲート構造物を覆う層間絶縁膜を形成する。層間絶縁膜の上部を部分的に除去してトレンチを形成する。トレンチ内に層間絶縁膜の上面より低い上面を有し、第１金属と異なる第２金属を含む抵抗パターンを形成する。層間絶縁膜と同じ材料でトレンチの残り部分を満たす。層間絶縁膜の一部を貫通して抵抗パターンの上面に直接接触するコンタクトプラグを形成する。
層間絶縁膜の上部を部分的に除去してトレンチを形成するとき、層間絶縁膜の上部を部分的に除去して位置決めキーリセスを形成することができる。
抵抗パターンを形成する時、トレンチ及び位置決めキーリセスが形成された層間絶縁膜上に抵抗膜を形成し、層間絶縁膜と同じ材料を使用してトレンチ及び位置決めキーリセスの残り部分を十分に埋めたてし、層間絶縁膜上にフォトレジストパターンを形成し、フォトレジストパターンを使用して抵抗膜をパターニングすることができる。
抵抗膜をパターニングする時、位置決めキーリセス内に位置決めキーを形成することができる。
本発明の半導体装置では、半導体装置の製造工程時、層間絶縁膜の上部にトレンチ及び位置決めキーリセスを形成し、その内部に抵抗膜を形成することによって、位置決めキーリセスの深さによる抵抗膜の段差を感知して抵抗膜を精密にパターニングすることができる。さらに、抵抗パターンが層間絶縁膜の上面より低い高さを有し、また、層間絶縁膜によって上面がカバーされることによって、以後、コンタクトプラグ形成のための化学機械的研磨（ＣＭＰ）工程時に大きな工程マージンを有することができ、抵抗パターンが露出し損傷されることを防止することができる。
以下、添付する図面を参照して本発明の複数の実施形態を詳細に説明する。
本明細書に開示されている本発明の複数の実施形態において、特定の構成ないし機能の説明は、単に本発明の実施形態を説明するための目的で例示されたものであり、本発明の実施形態は多様な形態で実施することができ、本明細書に説明された実施形態に限定されるものではない。
本発明は多様な変更を加えることができ、種々の形態を有することができるが、特定の実施形態を図面に例示して本明細書に詳細に説明する。しかし、これは本発明を特定の開示形態に限定しようとするものではなく、本発明の思想及び技術範囲に含まれるすべての変更、均等物ないし代替物を含むと理解するべきである。
（第１実施形態）
図１は本発明の第１実施形態に係る半導体装置の断面図である。
図１を参照すると、半導体装置は基板１００上に形成されたゲート構造物２００、第１層間絶縁膜３４０、第１抵抗パターン３１２及び第１コンタクトプラグ４５２を含む。また、半導体装置は、第２コンタクトプラグ２８０、第３コンタクトプラグ４５０、及び第４コンタクトプラグ４５４、共有コンタクトプラグ４５６及び第１位置決めキー３１４をさらに含んでもよい。
図１は本発明の第１実施形態に係る半導体装置の断面図である。
図１を参照すると、半導体装置は基板１００上に形成されたゲート構造物２００、第１層間絶縁膜３４０、第１抵抗パターン３１２及び第１コンタクトプラグ４５２を含む。また、半導体装置は、第２コンタクトプラグ２８０、第３コンタクトプラグ４５０、及び第４コンタクトプラグ４５４、共有コンタクトプラグ４５６及び第１位置決めキー３１４をさらに含んでもよい。
基板１００は、シリコン基板、ゲルマニウム基板、或いは、シリコン−ゲルマニウム基板などのような半導体基板、または、ＳＯＩ（Ｓｉｌｉｃｏｎ−Ｏｎ−Ｉｎｓｕｌａｔｏｒ）基板、或いは、ＧＯＩ（Ｇｅｒｍａｎｉｕｍ−Ｏｎ−Ｉｎｓｕｌａｔｏｒ）基板などであってもよい。基板１００は、素子分離膜１１０が形成されたフィールド領域及び素子分離膜１１０が形成されていないアクティブ領域に区分することができる。
また、基板１００は、メモリーセルが形成されるセル領域Ｉ、メモリーセルを駆動させる周辺回路及び抵抗パターンが形成されるロジック領域ＩＩ、及び各種素子、或いは、チップの位置決めに使用する位置決めキー（ａｌｉｇｎ ｋｅｙｓ）が形成されるスクライブレーン（ｓｃｒｉｂｅ ｌａｎｅ）領域ＩＩＩを含んでもよい。特にロジック領域ＩＩは、周辺回路が形成される周辺回路領域と抵抗パターンが形成される抵抗領域を含むことができ、説明の便宜のために図１では抵抗領域だけが示されている。
ゲート構造物２００は、基板１００のセル領域Ｉ上に順次に積層された低誘電膜パターン１２０、高誘電膜パターン１８０及びゲート電極１９０を含むことができ、ゲート構造物２００の側壁にはゲートスペーサ１４０がさらに形成されてもよい。この時、低誘電膜パターン１２０及び高誘電膜パターン１８０は、ゲート絶縁膜パターンの役割をすることができ、場合により低誘電膜パターン１２０は省略されることもできる。第１実施形態に係る半導体装置では、高誘電膜パターン１８０は低誘電膜パターン１２０上に形成されてゲート電極１９０の底面及び側壁を包むことができる。
低誘電膜パターン１２０は、シリコン酸化物を含むことができ、高誘電膜パターン１８０は、金属酸化物、例えば、ハフニウム酸化物（ＨｆＯ2）、タンタル酸化物（Ｔａ2Ｏ5）、ジルコニウム酸化物（ＺｒＯ2）などを含むことができる。ゲート電極１９０は、アルミニウム（Ａｌ）、銅（Ｃｕ）などのような低抵抗金属を含むことができ、ゲートスペーサ１４０は、例えば、シリコン窒化物を含んでもよい。
第１実施形態に係る半導体装置では、基板１００のセル領域Ｉ上に複数のゲート構造物２００が形成されることができ、これに伴い、ゲート構造物２００の側壁に形成されるゲートスペーサ１４０も複数で形成されることができる。
一方、ゲート構造物２００に隣接して不純物領域１０５及び／またはエレベーテッド・ソース・ドレイン層（Ｅｌｅｖａｔｅd Ｓｏｕｒｃｅ Ｄｒａiｎ、以下、「ＥＳＤ層」という）１５０がさらに形成され、ゲート構造物２００、不純物領域１０５及び／またはＥＳＤ層１５０は１つのトランジスタを形成することができる。
不純物領域１０５は、ゲート構造物２００に隣接した基板１００のアクティブ領域に形成されてもよい。第１実施形態に係る半導体装置では、不純物領域１０５はホウ素のようなｐ型不純物がドーピングされた単結晶シリコン−ゲルマニウム（ＳＩＧｅ）を含むか、或いは、リンのようなｎ型不純物がドーピングされた単結晶シリコン炭化物（ＳＩＣ）を含んでもよい。
第１実施形態に係る半導体装置では、ＥＳＤ層１５０は不純物領域１０５上に形成されてゲートスペーサ１４０に接し、下部に形成された不純物領域１０５と同じ導電型の不純物を含む単結晶シリコンを含むことができる。例えば、ＥＳＤ層１５０は、ホウ素のようなｐ型不純物がドーピングされた単結晶シリコンを含むか、或いは、リンのようなｎ型不純物がドーピングされた単結晶シリコンを含んでもよい。場合によっては、ＥＳＤ層１５０は省略することもできる。
不純物領域１０５及びＥＳＤ層１５０が、ｐ型不純物を含む場合、隣接するゲート構造物２００と共にＰＭＯＳ（Ｐ−ｃｈａｎｎｅｌ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタを形成することができ、不純物領域１０５及びＥＳＤ層１５０がｎ型不純物を含む場合、隣接するゲート構造物２００と共にＮＭＯＳ（Ｎ−ｃｈａｎｎｅｌ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタを形成することができる。
第１実施形態に係る半導体装置は、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）装置であり、トランジスタはＳＲＡＭ装置の駆動（Ｄｒｉｖｅ）トランジスタ、ロード（ｌｏａｄ）トランジスタ、または、アクセス（ａｃｃｅｓｓ）トランジスタであってもよい。
第１層間絶縁膜３４０は、ゲート構造物２００及びゲートスペーサ１４０を覆って基板１００の全領域上に形成される。
第１実施形態に係る半導体装置では、第１層間絶縁膜３４０はシリコン酸化物を含む。一方、第１層間絶縁膜３４０は、内部にエッチング阻止膜２９０をさらに含んでもよい。第１実施形態に係る半導体装置では、エッチング阻止膜２９０はシリコン窒化物を含んでもよい。
第１抵抗パターン３１２は、ロジック領域ＩＩの抵抗領域の第１層間絶縁膜３４０の内部に形成され、第１層間絶縁膜３４０の上面より低い上面を有する。即ち、第１抵抗パターン３１２の上面は、少なくとも部分的に第１層間絶縁膜３４０によってカバーされることができる。第１実施形態に係る半導体装置では、第１抵抗パターン３１２の底面は、ゲート構造物２００の上面より低い。
一方、第１抵抗パターン３１２は、ゲート電極１９０が含む金属とは違った金属、及び／または、金属シリサイドを少なくとも上部に含んでもよい。例えば、第１抵抗パターン３１２は、ゲート電極１９０に含まれた金属に比べて相対的に抵抗が高いタングステンまたはタングステンシリサイドなどを含んでもよい。
第１コンタクトプラグ４５２は、第１層間絶縁膜３４０一部を貫通して第１抵抗パターン３１２上部に直接接触する。これに伴い、第１コンタクトプラグ４５２は、金属或いは金属シリサイドを含む第１抵抗パターン３１２の上部に直接接触することができる。第１実施形態に係る半導体装置では、第１コンタクトプラグ４５２は、第１層間絶縁膜３４０の上面と同じ高さの上面を有する。
第１実施形態に係る半導体装置では、第１コンタクトプラグ４５２は、第１導電膜パターン４４２及びこれを包む第１バリア膜パターン４３２を含む。この時、第１導電膜パターン４４２は、金属、金属窒化物、及び／または、金属シリサイドを含むことができ、第１バリア膜パターン４３２は金属または金属窒化物を含んでもよい。
第２コンタクトプラグ２８０は、第１層間絶縁膜３４０の一部及びゲートスペーサ１４０を包む第２絶縁膜２４０を貫通してＥＳＤ層１５０の上面に接触することができ、これに伴い、ゲート構造物２００に隣接した不純物領域１０５に電気的に接続されることができる。ただし、ＥＳＤ層１５０が形成されていない場合には、第２コンタクトプラグ２８０は不純物領域１０５の上面に直接接触することができる。また、ＥＳＤ層１５０上に金属シリサイドパターン２３０が形成されることもでき、この場合、第２コンタクトプラグ２８０は金属シリサイドパターン２３０と接触することができる。
第１実施形態に係る半導体装置では、第２コンタクトプラグ２８０の上面は、エッチング阻止膜２９０の底面と同じ高さを有することができ、セル領域Ｉに少なくとも１つ以上形成されてもよい。
第２コンタクトプラグ２８０は、第２導電膜パターン２７０及びこれを包む第２バリア膜パターン２６０を含んでもよい。この時、第２導電膜パターン２７０は、ドーピングされたポリシリコン、金属、金属窒化物、及び／または、金属シリサイドを含むことができ、第２バリア膜パターン２６０は、金属または金属窒化物を含んでもよい。
例えば、第２絶縁膜２４０はシリコン酸化物を含むことができ、金属シリサイドパターン２３０はニッケルシリサイド、白金シリサイドなどを含むことができる。
第３コンタクトプラグ４５０は、第１層間絶縁膜３４０の一部及びエッチング阻止膜２９０を貫通して第２コンタクトプラグ２８０の上面に接触することができる。第１実施形態に係る半導体装置では、第３コンタクトプラグ４５０は、第１層間絶縁膜３４０の上面と同じ高さの上面を有することができ、これに伴い、第１コンタクトプラグ４５２の上面とも同じ高さを有することができる。
第３コンタクトプラグ４５０は、第３導電膜パターン４４０及びこれを包む第３バリア膜パターン４３０を含んでもよい。この時、第３導電膜パターン４４０は、金属、金属窒化物、及び／または、金属シリサイドを含むことができ、第３バリア膜パターン４３０は、金属または金属窒化物を含むことができる。
第４コンタクトプラグ４５４は、第１層間絶縁膜３４０及びエッチング阻止膜２９０を貫通してゲート構造物２００の上面に接触することができる。第１実施形態に係る半導体装置では、第４コンタクトプラグ４５４は第１層間絶縁膜３４０の上面と同じ高さの上面を有することができ、これに伴い、第１及び第３コンタクトプラグ４５２、４５０の上面とも同じ高さを有することができる。
第４コンタクトプラグ４５４は、第４導電膜パターン４４４及びこれを包む第４バリア膜パターン４３４を含んでもよい。この時、第４導電膜パターン４４４は、金属、金属窒化物、及び／または、金属シリサイドを含むことができ、第４バリア膜パターン４３４は、金属または金属窒化物を含むことができる。
共有コンタクトプラグ４５６は、第１層間絶縁膜３４０及びエッチング阻止膜２９０を貫通し、ゲート構造物２００上面及び第２コンタクトプラグ２８０の上面に同時に接触することができる。これに伴い、ゲート構造物２００と不純物領域１０５は、共有コンタクトプラグ４５６を互いに共有してもよい。ただし、共有コンタクトプラグ４５６を共有するゲート構造物２００と不純物領域１０５は、互いに異なる導電型のトランジスタに含まれることもできる。即ち、ＰＭＯＳトランジスタのゲート構造物２００及びＮＭＯＳトランジスタの不純物領域１０５が、１つの共有コンタクトプラグ４５６を共有するか、または、これとは反対にＮＭＯＳトランジスタのゲート構造物２００及びＰＭＯＳトランジスタの不純物領域１０５が１つの共有コンタクトプラグ４５６を共有することもできる。これに伴い、図面上で共有コンタクトプラグ４５６に接触する第２コンタクトプラグ２８０は、点線で表示していて、共有コンタクトプラグ４５６に接触するゲート構造物２００を含むトランジスタとは異なる導電型のトランジスタに含まれた不純物領域１０５に接触していることを示している。
第１実施形態に係る半導体装置では、共有コンタクトプラグ４５６は、第１層間絶縁膜３４０の上面と同じ高さの上面を有することができ、これに伴い、第１、第３及び第４コンタクトプラグ４５２、４５０、４５４の上面とも同じ高さを有してもよい。
共有コンタクトプラグ４５６は、第５導電膜パターン４４６及びこれを包む第５バリア膜パターン４３６を含むことができる。この時、第５導電膜パターン４４６は、金属、金属窒化物、及び／または、金属シリサイドを含むことができ、第５バリア膜パターン４３６は、金属または金属窒化物を含むことができる。
第１位置決めキー３１４は、スクライブレーン領域ＩＩＩの第１層間絶縁膜３４０の内部に形成される。第１実施形態に係る半導体装置では、第１位置決めキー３１４は、第１抵抗パターン３１２の底面と同じ高さの底面を有し、第１抵抗パターン３１２の厚さと実質的に同一または類似する厚さを有してもよい。また、第１位置決めキー３１４は、第１抵抗パターン３１２が含む金属及び／または金属シリサイドと実質的に同じ金属及び／または金属シリサイドを含んでもよい。
第１実施形態に係る半導体装置では、第１位置決めキー３１４は、その断面がＵ字状であってもよい。これとは違って、第１位置決めキー３１４は、その断面が基板１００の上面に平行なバー状であってもよい。
上述した第１、第３及び第４コンタクトプラグ４５２、４５０、４５４、及び、共有コンタクトプラグ４５６は、実質的に同じ材料を含んでもよい。即ち、第１、第３、第４及び第５導電膜パターン４４２、４４０、４４４、４４６は、実質的に同じ材料を含むことができ、第１、第３、第４及び第５バリア膜パターン４３２、４３０、４３４、４３６も実質的に同じ材料を含むことができる。
一方、半導体装置は、第１及び第２配線４８２、４８０、第２層間絶縁膜４９０、並びに、保護膜４９５をさらに含んでもよい。
第１実施形態に係る半導体装置では、第１配線４８２は、第６導電膜パターン４６２及びこれを包む第６バリア膜パターン４７２を含んでもよい。この時、第６導電膜パターン４６２は、金属、金属窒化物、及び／または、金属シリサイドを含むことができ、第６バリア膜パターン４７２は金属または金属窒化物を含むことができる。
また、第２配線４８０は、第７導電膜パターン４６０及びこれを包む第７バリア膜パターン４７０を含んでもよい。この時、第７導電膜パターン４６０は、金属、金属窒化物、及び／または、金属シリサイドを含むことができ、第７バリア膜パターン４７０は金属または金属窒化物を含むことができる。
第１実施形態に係る半導体装置では、第１配線４８２は、第１コンタクトプラグ４５２に電気的に接続することができ、第２配線４８０は、第３、第４及び共有コンタクトプラグ４５０、４５４、４５６に電気的に接続されることができる。しかし、第１及び第２配線４８２、４８０は、上述したこととは違った電気的接続を有することができ、他の配線（図示せず）がさらに形成されることもできる。
第２層間絶縁膜４９０は、第１層間絶縁膜３４０上に形成されて第１配線４８２、及び第２配線４８０の側壁をカバーすることができ、保護膜４９５は、第２層間絶縁膜４９０及び第１配線４８２、及び第２配線４８０上に形成されてもよい。第２層間絶縁膜４９０及び保護膜４９５は絶縁材料を含んでもよい。
上述したように、第１実施形態に係る半導体装置は、第１層間絶縁膜３４０の上面より低い上面を有する第１抵抗パターン３１２、即ち、第１層間絶縁膜３４０によって上面がカバーされる第１抵抗パターン３１２を具備し、これに伴い、第１コンタクトプラグ４５２、第３コンタクトプラグ４５０、第４コンタクトプラグ４５４、及び共有コンタクトプラグ４５６の形成工程において、第１抵抗パターン３１２は、第１層間絶縁膜３４０によって保護されることができる。これに伴い、第１抵抗パターン３１２は、優れた電気的特性を有することができ、これを具備する半導体装置もやはり優れた電気的特性を有することができる。
図２は第１実施形態に係る半導体装置の変形例の断面図である。図２の半導体装置は、第１抵抗パターン３１２及び第１位置決めキー３１４の代わりに第２抵抗パターン３１６及び第２位置決めキー３１８を有する点を除いては、図１の半導体装置と同一である。これに伴い、ここでは第２抵抗パターン３１６及び第２位置決めキー３１８に対してだけ説明する。
図２を参照すると、第２抵抗パターン３１６は、第１抵抗パターン３１２と同一にロジック領域ＩＩの抵抗領域の第１層間絶縁膜３４０の内部に形成され、第１層間絶縁膜３４０の上面より低い上面を有する。即ち、第２抵抗パターン３１６の上面は、少なくとも部分的に第１層間絶縁膜３４０によってカバーされることができる。しかし、第１抵抗パターン３１２とは違って、第２抵抗パターン３１６の底面は、ゲート構造物２００の上面より高い。
一方、第２位置決めキー３１８は、第１位置決めキー３１４と同一にスクライブレーン領域ＩＩＩの第１層間絶縁膜３４０の内部に形成される。第１実施形態に係る半導体装置では、第２位置決めキー３１８は、第２抵抗パターン３１６の底面と同じ高さの底面を有し、第２抵抗パターン３１６の厚さと実質的に同一または類似する厚さを有してもよい。これに伴い、第２位置決めキー３１８の底面は、ゲート構造物２００の上面より高い。一方、第２位置決めキー３１８は、第１位置決めキー３１４と同一に第１抵抗パターン３１２が含む金属及び／または金属シリサイドと実質的に同じ金属及び／または金属シリサイドを含んでもよい。
上述したように、第２抵抗パターン３１６及び第２位置決めキー３１８は、第１層間絶縁膜３４０の内部でその高さだけが第１抵抗パターン３１２及び第１位置決めキー３１４と異なるので、これからは第１抵抗パターン３１２及び第１位置決めキー３１４を有する半導体装置について説明する。
図３〜図１９は、第１実施形態に係る半導体装置の製造方法を説明するための断面図である。半導体装置の製造方法は、図１に示した半導体装置を製造するための方法であるが、必ずしもこれに限定されるのではない。
図３を参照すると、基板１００上に素子分離膜１１０を形成した後、複数のダミーゲート構造物及びゲートスペーサ１４０を、基板１００及び素子分離膜１１０上に形成する。
基板１００は素子分離膜１１０が形成されたフィールド領域及び素子分離膜１１０が形成されていないアクティブ領域に区分することができる。第１実施形態に係る半導体装置では、素子分離膜１１０は、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）工程によって形成されることができる。
一方、基板１００は、メモリーセルが形成されるセル領域Ｉ、メモリーセルを駆動させる周辺回路、及び抵抗パターンが形成されるロジック領域ＩＩ、並びに、各種素子、或いはチップの位置決めに使われる位置決めキーが形成されるスクライブレーン領域ＩＩＩを含んでもよい。特にロジック領域ＩＩは、周辺回路が形成される周辺回路領域と抵抗パターンが形成される抵抗領域を含むことができ、説明の便宜のために図面上に抵抗領域だけを示している。
各ダミーゲート構造物は、基板１００及び素子分離膜１１０上に、低誘電膜パターン１２０及びダミーゲート電極１３０を順次に積層することによって形成されることができる。
具体的に、素子分離膜１１０が形成された基板１００上に低誘電膜及びダミーゲート電極膜を順次に形成する。第１実施形態に係る半導体装置では、低誘電膜は、化学気相蒸着（ＣＶＤ）工程などを通じてシリコン酸化物を基板１００及び素子分離膜１１０上に蒸着することによって形成されることができる。ダミーゲート電極膜は、化学気相蒸着（ＣＶＤ）工程などを通じてポリシリコン、アモルファスシリコンなどを低誘電膜上に蒸着することによって形成されることができる。以後、写真エッチング工程を通じてダミーゲート電極膜及び低誘電膜をパターニングすることによって、基板１００のセル領域Ｉ上に順次に積層された低誘電膜パターン１２０及びダミーゲート電極１３０を各々含むダミーゲート構造物を形成することができる。
以後、ダミーゲート構造物をカバーするゲートスペーサ膜を素子分離膜１１０及び基板１００上に形成した後、これを異方性エッチング工程を通じてパターニングすることによって、ダミーゲート構造物の側壁上にゲートスペーサ１４０を形成することができる。第１実施形態に係る半導体装置では、ゲートスペーサ膜は、シリコン窒化物を使用して形成することができる。
図４を参照すると、ダミーゲート構造物に隣接した基板１００のアクティブ領域の上部に不純物領域１０５を形成し、不純物領域１０５上にＥＳＤ層１５０を形成する。
具体的に、ダミーゲート構造物及びゲートスペーサ１４０をエッチングマスクとして使用して基板１００のアクティブ領域の上部を除去することによって、第１トレンチ（図示せず）を形成する。以後、第１トレンチを埋め立てる不純物領域１０５を形成する。
第１実施形態に係る半導体装置の製造方法では、第１トレンチによって露出した基板１００上面をシード膜（ｓｅｅｄ ｌａｙｅｒ）として使用して第１選択エピタキシャル成長（Ｓｅｌｅｃｔｉｖｅ Ｅｐｉｔａｘｉａｌ Ｇｒｏｗｔｈ：ＳＥＧ）工程を遂行することによって不純物領域１０５を形成することができる。第１実施形態に係る半導体装置の製造方法では、第１選択エピタキシャル成長（ＳＥＧ）工程は、約５００℃〜約９００℃の温度、及び、約０．１ｔｏｒｒ〜常圧の圧力で遂行されることができる。
第１ＳＥＧ工程は、例えば、ジクロロシラン（ＳｉＨ2Ｃｌ2）ガス、四水素化ゲルマニウム（ＧｅＨ4）ガスなどをソースガスとして使用して遂行することができ、これに伴い、単結晶シリコン−ゲルマニウム（ＳｉＧｅ）層が形成されることができる。この時、ｐ型不純物ソースガス、例えば、ジボラン（Ｂ2Ｈ6）ガスなどを共に使用して、ｐ型不純物がドーピングされた単結晶シリコン−ゲルマニウム層を形成することができる。
一方、第１ＳＥＧ工程は、例えば、ジシラン（Ｓｉ2Ｈ6）ガス及びモノメチルシラン（ＳｉＨ3ＣＨ3）ガスなどをソースガスとして使用して遂行することもでき、これに伴い、単結晶シリコン炭化物（ＳｉＣ）層が形成されることもできる。この時には、ｎ型不純物ソースガス、例えば、リン化水素（ＰＨ３）ガスなどを共に使用して、不純物がドーピングされた単結晶シリコン炭化物層を形成することができる。
第１実施形態に係る半導体装置の製造方法では、第１ＳＥＧ工程においてｐ型不純物がドーピングされた単結晶シリコン−ゲルマニウム層形成及びｎ型不純物がドーピングされた単結晶シリコン炭化物層形成が順次に遂行され、これに伴い、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタの不純物領域１０５が共に形成されることができる。
以後、第２ＳＥＧ工程を遂行して不純物領域１０５上にＥＳＤ層１５０を形成する。第２ＳＥＧ工程は不純物領域１０５をシード膜として使用して遂行することができる。第１実施形態に係る半導体装置の製造方法では、第２ＳＥＧ工程は、約５００℃〜約９００℃の温度、及び、約０.１ｔｏｒｒ〜常圧の圧力で遂行されることができる。例えば、第２ＳＥＧ工程は、ジクロロシラン（ＳｉＨ2Ｃｌ2）ガス及びジボラン（Ｂ2Ｈ6）ガスのようなｐ型不純物ソースガスを使用して遂行でき、これに伴い、ｐ型不純物がドーピングされた単結晶シリコン層が形成されてもよい。また、第２ＳＥＧ工程は、ジクロロシラン（ＳｉＨ2Ｃｌ2）ガス及びリン化水素（ＰＨ3）ガスのようなｎ型不純物ソースガスを使用して遂行することもでき、これに伴い、ｎ型不純物がドーピングされた単結晶シリコン層が形成されることもできる。
第１実施形態に係る半導体装置の製造方法では、不純物領域１０５を形成する第１ＳＥＧ工程とＥＳＤ層１５０を形成する第２ＳＥＧ工程は、Ｉｎ−ｓｉｔｕで遂行されることができる。即ち、不純物領域１０５を形成する時、シリコンソースガス、ゲルマニウムソースガス、及びｐ型不純物ソースガスを供給してＳＥＧ工程を遂行した後、ゲルマニウムソースガス供給を中断してＥＳＤ層１５０を形成することができる。これとは違って、不純物領域１０５を形成する時、シリコンソースガス、炭素ソースガス、及びｎ型不純物ソースガスを供給してＳＥＧ工程を遂行した後、炭素ソースガス供給を中断してＥＳＤ層１５０を形成することもできる。
一方、ＥＳＤ層１５０を形成する工程は場合によっては省略することもできる。
図５を参照すると、ダミーゲート構造物及びゲートスペーサ１４０を覆う第１絶縁膜１６０を基板１００、素子分離膜１１０、及びＥＳＤ層１５０上に形成する。第１実施形態に係る半導体装置の製造方法では、第１絶縁膜１６０は、シリコン酸化物を使用して形成することができる。以後、ロジック領域ＩＩ及びスクライブレーン領域ＩＩＩに形成された第１絶縁膜１６０部分を除去し、ダミーゲート電極１３０の上面が露出するまで第１絶縁膜１６０の上部を平坦化する。第１実施形態に係る半導体装置の製造方法では、平坦化工程は、化学機械的研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）工程によって遂行される。
以後、露出したダミーゲート電極１３０を除去してリセス１７０を形成し、これによって、低誘電膜パターン１２０が露出することができる。この時、低誘電膜パターン１２０がダミーゲート電極１３０と共に除去されることもできる。ダミーゲート電極１３０は、湿式エッチング工程、或いは、乾式エッチング工程によって除去されることができる。
図６を参照すると、リセス１７０の内壁に高誘電膜パターン１８０を形成し、リセス１７０の残り部分を埋め立てるゲート電極１９０を形成する。
具体的に、リセス１７０内壁、第１絶縁膜１６０の上面、及び素子分離膜１１０の上面に高誘電膜を形成し、リセス１７０の残り部分を十分に埋め立てるゲート電極膜を高誘電膜上に形成する。
高誘電膜は、金属酸化物を蒸着することで形成されることができる。金属酸化物は、例えば、ハフニウム酸化物（ＨｆＯ2）、タンタル酸化物（Ｔａ2Ｏ5）、ジルコニウム酸化物（ＺｒＯ2）などを含んでもよい。一方、ゲート電極膜は、アルミニウム（Ａｌ）、銅（Ｃｕ）などのような低抵抗金属を使用して原子層堆積法（ＡＬＤ）、物理蒸着法（ＰＶＤ）などを通じて形成されることができる。以後、ゲート電極膜に対して急速熱アニーリング（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ：ＲＴＡ）工程、スパイクＲＴＡ（ｓｐｉｋｅ−ＲＴＡ）工程、フラッシュＲＴＡ工程、または、レーザーアニーリング（ｌａｓｅｒ ａｎｎｅａｌｉｎｇ）工程などのような熱処理工程をさらに遂行することもできる。
以後、ロジック領域ＩＩ及びスクライブレーン領域ＩＩＩに形成されたゲート電極膜及び高誘電膜を除去し、第１絶縁膜１６０の上面が露出するまで、ゲート電極膜及び高誘電膜の上部を平坦化して、リセス１７０の内壁上に高誘電膜パターン１８０を形成し、高誘電膜パターン１８０上にリセス１７０の残り部分を埋め立てるゲート電極１９０を形成する。第１実施形態に係る半導体装置の製造方法では、平坦化工程はＣＭＰ工程によって遂行される。
これによって、低誘電膜パターン１２０、高誘電膜パターン１８０、及びゲート電極１９０を各々有するゲート構造物２００が形成され、ゲート構造物２００の側壁には、ゲートスペーサ１４０が形成される。この時、低誘電膜パターン１２０及び高誘電膜パターン１８０は、ゲート絶縁膜パターンの役割をすることができる。
各ゲート構造物２００とこれに隣接した不純物領域１０５及びＥＳＤ層１５０はトランジスタを形成することができる。
第１実施形態に係る半導体装置の製造方法では、半導体装置はＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）装置であり、トランジスタはＳＲＡＭ装置の駆動（Ｄｒｉｖｅ）トランジスタ、ロード（ｌｏａｄ）トランジスタ、または、アクセス（ａｃｃｅｓｓ）トランジスタであってもよい。
図７を参照すると、ゲート構造物２００をカバーするキャッピング膜パターン２１０を形成し、キャッピング膜パターン２１０をエッチングマスクとして使用して第１絶縁膜１６０を除去することによってＥＳＤ層１５０を露出させる第１開口２２０を形成する。この時、キャッピング膜パターン２１０は、ゲート構造物２００だけでなく、第１絶縁膜１６０一部上にも形成されることができ、この場合第１絶縁膜１６０は、部分的に除去され一部は残留することもある。
キャッピング膜パターン２１０は、ゲート構造物２００、第１絶縁膜１６０及び素子分離膜１１０上にキャッピング膜を形成し、写真エッチング工程を通じてキャッピング膜をパターニングすることによって形成されることができる。第１実施形態に係る半導体装置の製造方法では、キャッピング膜は、第１絶縁膜１６０に対して高いエッチング選択比を有する材料、例えば、シリコン窒化物を使用して形成されてもよい。
図８を参照すると、第１開口２２０によって露出されたＥＳＤ層１５０上に金属シリサイドパターン２３０を形成する。
具体的に、ＥＳＤ層１５０、ゲートスペーサ１４０、キャッピング膜パターン２１０、及び素子分離膜１１０上に金属膜を形成し、これを熱処理することによって、シリコンを含むＥＳＤ層１５０上に金属シリサイド膜を形成することができる。以後、金属膜中で反応しなかった部分を除去することによって、第１開口２２０によって露出されたＥＳＤ層１５０上に金属シリサイドパターン２３０を形成することができる。第１実施形態に係る半導体装置の製造方法では、金属膜はニッケル、白金などを使用して形成され、これに伴い、金属シリサイドパターン２３０は、ニッケルシリサイド、白金シリサイドなどを含むことができる。
以後、第１開口２２０の残り部分を埋め立てる第２絶縁膜２４０を形成する。
即ち、金属シリサイドパターン２３０、ゲートスペーサ１４０、キャッピング膜パターン２１０、及び素子分離膜１１０上に第１開口２２０の残り部分を十分に埋め立てるように絶縁膜を形成した後、キャッピング膜パターン２１０の上面が露出されるまで絶縁膜を平坦化することによって、第２絶縁膜２４０を形成することができる。第１実施形態に係る半導体装置の製造方法では、第２絶縁膜２４０は第１絶縁膜１６０と実質的に同じ材料、即ち、シリコン酸化物を使用して形成することができ、これに伴い、第１絶縁膜１６０及び第２絶縁膜２４０は、併合されることができる。
一方、平坦化工程はゲート電極１９０上面が露出するまで遂行されることもできて、これに伴いキャッピング膜パターン２１０が除去されることができる。ただし、後述する第２コンタクトプラグ２８０（図９参照）がゲート構造物２００及びゲートスペーサ１４０に自己整列形態で形成される場合には、キャッピング膜パターン２１０が残留するように平坦化工程はキャッピング膜パターン２１０の上面が露出されるまで遂行されることができる。以後、キャッピング膜パターン２１０が除去された場合に限って説明する。
図９を参照すると、ゲート構造物２００、ゲートスペーサ１４０、第１絶縁膜１６０、及び第２絶縁膜２４０を覆う第１層間絶縁膜２５０を基板１００上に形成する。
第１実施形態に係る半導体装置の製造方法では、第１層間絶縁膜２５０は、シリコン酸化物を使用して、ＣＶＤ工程を通じて形成することができる。
以後、第１層間絶縁膜２５０及び第２絶縁膜２４０を部分的に除去して少なくとも１つ以上の金属シリサイドパターン２３０を露出させる第２開口（図示せず）を形成し、第２開口を埋め立てる第２コンタクトプラグ２８０を形成する。
第２コンタクトプラグ２８０は、露出した金属シリサイドパターン２３０及び第１層間絶縁膜２５０上に第２バリア膜を形成し、第２バリア膜上に第２開口の残り部分を十分に埋め立てる第２導電膜を形成した後、第１層間絶縁膜２５０の上面が露出するまで第２導電膜及び第２バリア膜の上部を平坦化することによって形成されることができる。
第１実施形態に係る半導体装置の製造方法では、第２バリア膜は金属または金属窒化物を使って形成することができ、第２導電膜はドーピングされたポリシリコン、金属、金属窒化物、及び／または、金属シリサイドを使って形成されてもよい。
図１０を参照すると、第１層間絶縁膜２５０上にエッチング阻止膜２９０を形成し、写真エッチング工程を通じてロジック領域ＩＩ及びスクライブレーン領域ＩＩＩでエッチング阻止膜２９０及び第１層間絶縁膜２５０上部を部分的に除去して各々第２トレンチ３００及び第１位置決めキーリセス３０５を形成する。
第１実施形態に係る半導体装置の製造方法によると、第２トレンチ３００及び第１位置決めキーリセス３０５は、後続して形成される抵抗膜３１０（図１１参照）の厚さよりさらに大きい深さを有するように形成される。これによって、第２トレンチ３００及び第１位置決めキーリセス３０５上に形成される抵抗膜３１０の上面は、第１層間絶縁膜２５０の上面より低い上面を有するように形成されることができる。また、第１位置決めキーリセス３０５は抵抗膜３１０パターニングのための第１フォトレジストパターン３３０の位置決めに使用できるように十分な深さを有するように形成される。第１実施形態に係る半導体装置の製造方法では、第２トレンチ３００及び第１位置決めキーリセス３０５は、同じ深さを有するように形成されることができる。
第１実施形態に係る半導体装置の製造方法では、第２トレンチ３００及び第１位置決めキーリセス３０５は、ゲート構造物２００の上面より低い高さの底面を有するように形成されることができる。第１実施形態に係る半導体装置の製造方法では、第２トレンチ３００及び第１位置決めキーリセス３０５は、２００Å以上の深さを有するように形成されることができる。
図１１を参照すると、第２トレンチ３００及び第１位置決めキーリセス３０５が形成された第１層間絶縁膜２５０上に抵抗膜３１０を形成する。
第１実施形態にかかる半導体装置の製造方法では、抵抗膜３１０は、ゲート電極１９０を形成する金属より抵抗が大きい金属、例えば、タングステンを使って形成することができる。この時、抵抗膜３１０はシリコンをさらに含むことができ、抵抗膜３１０内のシリコン濃度によって抵抗膜３１０の抵抗値が変わることができる。第１実施形態に係る半導体装置の製造方法では、抵抗膜３１０は、略２００Åの厚さを有するように形成されることができる。
図１２を参照すると、第２トレンチ３００及び第１位置決めキーリセス３０５を十分に埋め立てる第３絶縁膜３２０を形成し、第２トレンチ３００及び第１位置決めキーリセス３０５を部分的にカバーする第１フォトレジストパターン３３０を第３絶縁膜３２０上に形成する。
第３絶縁膜３２０は、第１抵抗パターン３１２（図１３参照）形成以後、第１フォトレジストパターン３３０を除去する工程時に、第１抵抗パターン３１２上面が酸化されることを防止する役割を遂行することができ、場合によっては省略することもできる。第１実施形態に係る半導体装置の製造方法では、第３絶縁膜３２０は第１層間絶縁膜２５０と実質的に同じ材料、例えば、シリコン酸化物を使用して形成されることができる。
第１実施形態に係る半導体装置の製造方法では、第１フォトレジストパターン３３０は第２トレンチ３００の中間部分及び第１位置決めキーリセス３０５の中間部分をカバーするように形成されることができる。具体的に、フォトレジスト膜を第３絶縁膜３２０上に形成した後、フォトレジスト膜をパターニングして第１フォトレジストパターン３３０を形成することができる。この時、第１位置決めキーリセス３０５の底面上に形成された抵抗膜３１０部分と、エッチング阻止膜２９０上に形成された抵抗膜３１０部分との間の段差を感知することによって、段差が感知された領域を一種の位置決めキーを使用して第１フォトレジストパターン３３０の形成位置を決めることができる。
図１３を参照すると、第１フォトレジストパターン３３０をエッチングマスクとして使用して第３絶縁膜３２０と抵抗膜３１０をパターニングし、各々第３絶縁膜パターン３２５と、第１抵抗パターン３１２及び第１位置決めキー３１４を形成する。
第１実施形態に係る半導体装置の製造方法では、第１抵抗パターン３１２は、第２トレンチ３００底面の中間部分上に形成され、第１位置決めキー３１４は、第１位置決めキーリセス３０５の底面上に形成される。この時、第１位置決めキーリセス３０５の側壁上に抵抗膜３１０が残留して、第１位置決めキー３１４は、第１位置決めキーリセス３０５の側壁の一部上にも形成されることができ、これに伴い、第１位置決めキー３１４はその断面がＵ字状を有することができる。
以後、第１フォトレジストパターン３３０を除去する。第１実施形態に係る半導体装の製造方法では、酸素を使用してアッシング、及び／または、ストリップ工程を通じて第１フォトレジストパターン３３０を除去することができる。一方、第３絶縁膜パターン３２５は、第１抵抗パターン３１２及び第１位置決めキー３１４上に残留することができ、場合によっては第３絶縁膜パターン３２５を除去して第１抵抗パターン３１２及び第１位置決めキー３１４を露出させることもできる。
図１４を参照すると、エッチング阻止膜２９０、第３絶縁膜パターン３２５、及び第１層間絶縁膜２５０上に第２トレンチ３００を十分に埋め立てて第３絶縁膜パターン３２５の上面より高い上面を有する第４絶縁膜を形成する。
第１実施形態に係る半導体装置の製造方法では、第４絶縁膜は、第３絶縁膜パターン３２５及び第１層間絶縁膜２５０と実質的に同じ材料を使用して形成することができ、これによって、第１層間絶縁膜２５０、第３絶縁膜パターン３２５、及び第４絶縁膜は１つの膜で併合することができる。これからは併合された膜を第１層間絶縁膜３４０と通称する。
上述したように、第４絶縁膜を形成する以前に第３絶縁膜パターン３２５が除去された場合には、第２トレンチ３００及び第１位置決めキーリセス３０５の残り部分を十分に埋め立てる厚さで第４絶縁膜を露出された第１抵抗パターン３１２及び第１位置決めキー３１４上に形成することができる。この時、第４絶縁膜及び第１層間絶縁膜２５０も１つの膜で併合されることができ、同様に第１層間絶縁膜３４０と通称する。
一方、第１層間絶縁膜３４０の上面を平坦化する工程、例えば、ＣＭＰ工程をさらに遂行することもできる。
図１５を参照すると、第１層間絶縁膜３４０上に第１ハードマスク膜及び第２フォトレジストパターン３７０を形成する。
第１実施形態に係る半導体装置の製造方法では、第１ハードマスク膜として第１スピンオンハードマスク（Ｓｐｉｎ Ｏｎ Ｈａｒｄｍａｓｋ：ＳＯＨ）膜３５０及び第１シリコン酸窒化膜３６０を順次に形成することができる。
第２フォトレジストパターン３７０は、少なくとも１つ以上の第２コンタクトプラグ２８０にオーバーラップしないように形成されることができる。
図１６を参照すると、第２フォトレジストパターン３７０を使って第１ハードマスク膜をパターニングし、パターニングされた第１ハードマスク膜をエッチングマスクとして使用して第１層間絶縁膜３４０及びエッチング阻止膜２９０を部分的に除去して、第２コンタクトプラグ２８０の上面を露出させる第３開口３８０を形成する。
以後、第２フォトレジストパターン３７０及び第１ハードマスク膜は除去されることができる。
図１７を参照すると、第３開口３８０を埋め立てる第２ハードマスク膜を露出した第２コンタクトプラグ２８０及び第１層間絶縁膜３４０上に形成し、第２ハードマスク膜上に第３フォトレジストパターン４１０を形成する。
第１実施形態に係る半導体装置の製造方法において、第２ハードマスク膜として第２ＳＯＨ膜３９０及び第２シリコン酸窒化膜４００を順次に形成することができる。
第３フォトレジストパターン４１０は、少なくとも１つ以上のゲート構造物２００及び第１抵抗パターン３１２の少なくとも一部にオーバーラップしないように形成されてもよい。第１実施形態に係る半導体装置の製造方法では、第３フォトレジストパターン４１０は、少なくとも第２コンタクトプラグ２８０に隣接するゲート構造物２００にオーバーラップしないように形成されてもよい。
図１８を参照すると、第３フォトレジストパターン４１０を使って第２ハードマスク膜をパターニングし、パターニングされた第２ハードマスク膜をエッチングマスクとして利用して第１層間絶縁膜３４０及びエッチング阻止膜２９０を部分的に除去して、第１抵抗パターン３１２を露出させる第４開口４２２とゲート構造物２００上面を露出させる第５及び第６開口４２４、４２６を形成する。
以後、第３フォトレジストパターン４１０及び第２ハードマスク膜は除去されることができ、これによって、第２コンタクトプラグ２８０を露出させる第３開口３８０が再び現れることになる。この時、第２コンタクトプラグ２８０に隣接する第６開口４２６と第２コンタクトプラグ２８０の上面を露出させる第３開口３８０は互いに連通して１つの開口を画定することができ、これからはこれを第６開口４２６と呼ぶ。
図１９を参照すると、露出した第１抵抗パターン３１２、ゲート構造物２００、及び第２コンタクトプラグ２８０上に、第３〜第６開口３８０、４２２、４２４、４２６を埋め立てる第１、第３及び第４コンタクトプラグ４５２、４５０、４５４、並びに、共有コンタクトプラグ４５６を形成する。
具体的に、露出した第１抵抗パターン３１２、ゲート構造物２００及び第２コンタクトプラグ２８０の上面と、第３〜第６開口３８０、４２２、４２４、４２６の側壁上に第１バリア膜を形成し、第１バリア膜上に第３〜第６開口３８０、４２２、４２４、４２６を十分に埋め立てる第１導電膜を形成した後、第１層間絶縁膜３４０の上面が露出するまで第１導電膜及び第１バリア膜上部を平坦化する。第１実施形態にかかる半導体装置の製造方法では、第１バリア膜は金属または金属窒化物を使用して形成することができ、第１導電膜は金属、金属窒化物、及び／または、金属シリサイドを使用して形成してもよい。
第１実施形態に係る半導体装置の製造方法では、平坦化工程は、ＣＭＰ工程によって遂行されることができる。第１抵抗パターン３１２が第１層間絶縁膜３４０の上面より低い上面を有するので、ＣＭＰ工程時に第１抵抗パターン３１２は損傷を受けないことができる。これによって、ＣＭＰ工程は、大きな工程マージンを確保することができ、また、第１抵抗パターン３１２は優れた電気的特性を有することができる。
これによって、第１抵抗パターン３１２上面に直接接触して第４開口４２２を埋め立てる第１コンタクトプラグ４５２が形成され、第２コンタクトプラグ２８０の上面に直接接触して第３開口３８０を埋め立てる第３コンタクトプラグ４５０が形成され、ゲート構造物２００上面に直接接触し、第５開口４２４を埋め立てる第４コンタクトプラグ４５４が形成され、ゲート構造物２００の上面及び第２コンタクトプラグ２８０の上面に同時接触し、第６開口４２６を埋め立てる共有コンタクトプラグ４５６が形成される。
この時、第１コンタクトプラグ４５２は第１バリア膜パターン４３２及び第１導電膜パターン４４２を含み、第３コンタクトプラグ４５０は第３バリア膜パターン４３０及び第３導電膜パターン４４０を含み、第４コンタクトプラグ４５４は第４バリア膜パターン４３４及び第４導電膜パターン４４４を含み、共有コンタクトプラグ４５６は第５バリア膜パターン４３６及び第５導電膜パターン４４６を含むように形成することができる。
再び図１を参照すれば、第１層間絶縁膜３４０及び第１コンタクトプラグ４５２、第３コンタクトプラグ４５０、第４コンタクトプラグ４５４、及び共有コンタクトプラグ４５６上に第２層間絶縁膜４９０を形成し、第２層間絶縁膜４９０を貫通しつつコンタクトプラグ４５２、４５０、４５４、４５６に電気的に接続される第１配線４８２、及び第２配線４８０を形成する。
第１実施形態に係る半導体装置の製造方法では、第２層間絶縁膜４９０を部分的に除去して第１コンタクトプラグ４５２、第３コンタクトプラグ４５０、第４コンタクトプラグ４５４、及び共有コンタクトプラグ４５６を露出させる第７開口（図示せず）を形成した後、露出した第１コンタクトプラグ４５２、第３コンタクトプラグ４５０、第４コンタクトプラグ４５４、及び共有コンタクトプラグ４５６の上面、第７開口の側壁、第１層間絶縁膜３４０、及び第２層間絶縁膜４９０上に第３バリア膜を形成し、第３バリア膜上に第７開口を十分に埋め立てる第３導電膜を形成した後、第２層間絶縁膜４９０上面が露出するまで第３導電膜及び第３バリア膜を平坦化することによって第１及び第２配線４８２、４８０を形成することができる。この時、第３バリア膜は、金属または金属窒化物を使って形成することができ、第３導電膜は金属、金属窒化物、及び／または、金属シリサイドを使って形成することができる。
第１実施形態に係る半導体装置の製造方法では、第１コンタクトプラグ４５２に電気的に接続される第１配線４８２を形成し、第３、第４及び共有コンタクトプラグ４５０、４５４、４５６に電気的に接続される第２配線４８０を形成することができるが、これとは他の電気的接続を有する配線を形成することもできる。
以後、絶縁材料を使用して第２層間絶縁膜４９０、第１配線４８２、及び第２配線４８０上に保護膜４９５を形成することができる。
上述した通り、第１層間絶縁膜２５０上部に第２トレンチ３００及び第１位置決めキーリセス３０５を形成し、その内部に抵抗膜３１０を形成することによって、第１位置決めキーリセス３０５の深さに係る抵抗膜３１０の段差を感知して抵抗膜３１０を精密にパターニングすることができる。さらに、第１抵抗パターン３１２が第１層間絶縁膜３４０の上面より低い高さを有し、また、第１層間絶縁膜３４０によって上面がカバーされることによって、以後第１コンタクトプラグ４５２、第３コンタクトプラグ４５０、第４コンタクトプラグ４５４、及び共有コンタクトプラグ４５６を形成するためのＣＭＰ工程時に大きな工程マージンを有することができ、第１抵抗パターン３１２が露出して損傷することを防止することができる。
（第２実施形態）
図２０〜図２２は第２実施形態に係る半導体装置の製造方法を説明するための断面図である。半導体装置の製造方法は、第４開口４２２の形成順序を除いては、図１〜図１９を参照で説明した製造方法と実質的に同一または類似しているので、同じ構成要素には同じ参照符号を付与して重複説明は省略する。
図２０〜図２２は第２実施形態に係る半導体装置の製造方法を説明するための断面図である。半導体装置の製造方法は、第４開口４２２の形成順序を除いては、図１〜図１９を参照で説明した製造方法と実質的に同一または類似しているので、同じ構成要素には同じ参照符号を付与して重複説明は省略する。
先ず、図３〜図１４を参照で説明した工程と実質的に同一または類似する工程を遂行する。
以後、図２０を参照すると、第１層間絶縁膜３４０上に第１ハードマスク膜として第１ＳＯＨ膜３５０及び第１シリコン酸窒化膜３６０を順次に形成し、第１ハードマスク膜上に第４フォトレジストパターン３７５を形成する。
第４フォトレジストパターン３７５は、少なくとも１つ以上の第２コンタクトプラグ２８０及び第１抵抗パターン３１２の少なくとも一部にオーバーラップしないように形成することができる。
図２１を参照すると、第４フォトレジストパターン３７５を使用して第１ハードマスク膜をパターニングし、パターニングされた第１ハードマスク膜をエッチングマスクとして使用して第１層間絶縁膜３４０及びエッチング阻止膜２９０を部分的に除去して、第２コンタクトプラグ２８０の上面を露出させる第３開口３８０と第１抵抗パターン３１２の上面を露出させる第４開口４２２とを形成する。
以後、第４フォトレジストパターン３７５及び第１ハードマスク膜は除去されることができる。
図２２を参照すると、第３及び第４開口３８０、４２２を埋め立てる第２ハードマスク膜として第２ＳＯＨ膜３９０及び第２シリコン酸窒化膜４００を、露出した第２コンタクトプラグ２８０、第１抵抗パターン３１２、及び第１層間絶縁膜３４０上に順次に形成し、第２ハードマスク膜上に第５フォトレジストパターン４１５を形成する。
第５フォトレジストパターン４１５は、少なくとも１つ以上のゲート構造物２００にオーバーラップしないように形成されることができる。第２実施形態に係る半導体装置の製造方法では、第５フォトレジストパターン４１５は少なくとも第２コンタクトプラグ２８０に隣接するゲート構造物２００にオーバーラップしないように形成されることができる。
以後、図１８〜図１９及び図１を参照で説明した工程と実質的に同一または類似する工程を遂行することによって、図１に示した半導体装置を製造することができる。
（第３実施形態）
図２３は、第３実施形態に係る半導体装置を説明するための断面図である。半導体装置は、スクライブレーン領域ＩＩＩに位置決めキーを具備しないことを除いては、図１を参照で説明した半導体装置と実質的に同一または類似しているので、同じ構成要素には同じ参照符号を付与して重複説明は省略する。
図２３は、第３実施形態に係る半導体装置を説明するための断面図である。半導体装置は、スクライブレーン領域ＩＩＩに位置決めキーを具備しないことを除いては、図１を参照で説明した半導体装置と実質的に同一または類似しているので、同じ構成要素には同じ参照符号を付与して重複説明は省略する。
図２４〜図２５は第３実施形態に係る半導体装置の製造方法を説明するための断面図である。半導体装置の製造方法は、第６フォトレジストパターン３３５を除いては、図１〜図１９を参照で説明した製造方法と実質的に同一または類似しているので、同じ構成要素には同じ参照符号を付与して重複説明は省略する。
先ず、図１〜図１１を参照で説明した工程と実質的に同一または類似する工程を遂行する。
以後、図２４を参照すると、第２トレンチ３００及び第１位置決めキーリセス３０５を十分に埋め立てる第３絶縁膜３２０を形成し、第２トレンチ３００を部分的にカバーする第６フォトレジストパターン３３５を第３絶縁膜３２０上に形成する。
第３実施形態に係る半導体装置の製造方法では、第６フォトレジストパターン３３５は、第２トレンチ３００の中で部分をカバーするように形成されてもよい。即ち、第６フォトレジストパターン３３５は、第１フォトレジストパターン３３０とは違って第１位置決めキーリセス３０５一部をカバーしはしないように形成される。具体的に、フォトレジスト膜を第３絶縁膜３２０上に形成した後、フォトレジスト膜をパターニングして第６フォトレジストパターン３３５を形成することができる。この時、第１位置決めキーリセス３０５の底面上に形成された抵抗膜３１０部分とエッチング阻止膜２９０上に形成された抵抗膜３１０部分との間の段差を感知することによって、段差が感知された領域を一種の位置決めキーとして使用して第６フォトレジストパターン３３５の形成位置を決めることができる。
図２５を参照すると、第６フォトレジストパターン３３５をエッチングマスクとして使用して第３絶縁膜３２０と抵抗膜３１０をパターニングして、各々第３絶縁膜パターン３２５と第１抵抗パターン３１２を形成する。
第３実施形態にかかる半導体装置の製造方法では、第１抵抗パターン３１２は第２トレンチ３００底面の中間部分上に形成され、図１〜図１９を参照して説明した半導体装置とは違って位置決めキーは形成されない。第１位置決めキーリセス３０５の内部に形成された抵抗膜３１０部分が既に第６フォトレジストパターン３３５の位置決めに使用されたので、抵抗膜３１０をパターニングして位置決めキー自体を必ず形成する必要はない。
以後、第６フォトレジストパターン３３５を除去することができる。
以後、図１４〜図１９及び図１を参照して説明した工程と実質的に同一または類似する工程を遂行して図２３の半導体装置を製造することができる。
（第４実施形態）
図２６は本発明の第４実施形態に係る半導体装置を説明するための断面図である。
図２６は本発明の第４実施形態に係る半導体装置を説明するための断面図である。
図２６を参照すると、半導体装置は基板５００上に形成された複数のゲート構造物５６０、第１層間絶縁膜６４０、第１抵抗パターン６３２、及び第１コンタクトプラグ６８５を含む。また、半導体装置は、第２コンタクトプラグ６８０及び第１位置決めキー６３４をさらに含むことができる。
基板５００は、シリコン基板、ゲルマニウム基板、或いはシリコン−ゲルマニウム基板などのような半導体基板であるか、または、ＳＯＩ基板或いはＧＯＩ基板などであってもよい。基板５００は素子分離膜５１０が形成されたフィールド領域及び素子分離膜５１０が形成されていないアクティブ領域に区分することができる。
また、基板５００はメモリーセルが形成されるセル領域Ｉ、メモリーセルを駆動させる周辺回路及び抵抗パターンが形成されるロジック領域ＩＩ、及び、各種素子或いはチップの位置決めに使われる位置決めキーが形成されるスクライブレーン領域ＩＩＩを含んでもよい。特にロジック領域ＩＩは、周辺回路が形成される周辺回路領域と抵抗パターンが形成される抵抗領域を含むことができ、説明の便宜のために図２５には抵抗領域だけを示している。第４実施形態に係る半導体装置では、基板５００のセル領域Ｉでアクティブ領域は、基板５００上面に平行する第１方向に延伸し、第１方向に実質的に垂直する第２方向に沿って複数形成される。図２５ではセル領域Ｉのアクティブ領域だけを示している。
各ゲート構造物５６０は基板５００のセル領域Ｉ上に順次に積層されたトンネル絶縁膜パターン５２０、フローティングゲート５３０、誘電膜パターン５４０、及びコントロールゲート５５０を含む。第４実施形態に係る半導体装置では、ゲート構造物５６０は基板５００の上面に平行する第１方向に沿って複数で形成されてもよい。
トンネル絶縁膜パターン５２０は、シリコン酸化物と同じ酸化物、シリコン酸窒化物のような酸窒化物、不純物がドーピングされたシリコン酸化物、或いは、低誘電材料などを含むことができ、フローティングゲート５３０は、不純物がドーピングされたポリシリコン、或いはタングステン、チタン、コバルト、ニッケルなどのような高い仕事関数を有する金属材料を含んでもよい。また、誘電膜パターン５４０は、酸化膜／窒化膜／酸化膜で構成されたＯＮＯ膜であるか、或いは、高誘電率を有する金属酸化膜であってもよい。この時、高誘電金属酸化膜は、ハフニウム酸化物、チタン酸化物、タンタル酸化物、ジルコニウム酸化物、アルミニウム酸化物などを含んでもよい。一方、コントロールゲート５５０は、ドーピングされたポリシリコン、アルミニウム、銅などの低抵抗金属、金属窒化物、金属シリサイドなどを含んでもよい。
これとは違って、各ゲート構造物５６０は、トンネル絶縁膜パターン５２０上に順次に積層されたフローティングゲート５３０、誘電膜パターン５４０、及びコントロールゲート５５０の代わりに、トンネル絶縁膜パターン５２０上に順次に積層された電荷トラッピング膜パターン（図示せず）、遮断膜パターン（図示せず）、及びゲート電極（図示せず）を含むこともできる。
この時、電荷トラッピング膜パターンは、シリコン窒化物のような窒化物、或いはハフニウムシリコン酸化物のようなハフニウム酸化物を含むことができ、遮断膜はシリコン酸化物或いはハフニウム酸化物、チタン酸化物、タンタル酸化物、ジルコニウム酸化物、アルミニウム酸化物などのように高誘電率を有する金属酸化物を含んでもよい。また、ゲート電極は、ドーピングされたポリシリコン、アルミニウム、銅などの低抵抗金属、金属窒化物、金属シリサイドなどを含んでもよい。
以下では、トンネル絶縁膜パターン５２０上にフローティングゲート５３０、誘電膜パターン５４０、及びコントロールゲート５５０が順次に積層された場合に限って説明する。
第４実施形態にかかる半導体装置では、トンネル絶縁膜パターン５２０及びフローティングゲートら５３０は、基板５００のアクティブ領域上に互いに孤立された形状を有してもよい。また、誘電膜パターン５４０及びコントロールゲート５５０は、各々第１方向に実質的に垂直する第２方向に延伸して、フローティングゲート５３０及び素子分離膜５１０上に順次に形成されてもよい。これとは違って、トンネル絶縁膜パターン５２０は、互いに孤立された形状を有しないで、アクティブ領域上で第１方向で延伸するように形成されることもできる。
ゲート構造物５６０に隣接した基板５００のアクティブ領域には第１〜第３不純物領域５０３、５０５、５０７がさらに形成されることができ、これによって、ゲート構造物５６０及び不純物領域５０３、５０５、５０７は、トランジスタを形成することができる。第４実施形態に係る半導体装置では、半導体装置はＮＡＮＤフラッシュ（ＮＡＮＤ ｆｌａｓｈ）装置であり、各トランジスタはセルトランジスタであってもよい。
一方、ゲート構造物５６０側壁にはスペーサら５７０が形成されることができ、ゲート構造物５６０及びスペーサら５７０をカバーする保護膜パターン５８０がさらに形成されることができる。この時、互いに狭い間隔で離隔されたゲート構造物５６０の間の空間は、スペーサ５７０によって全部埋め立てられることができる。第４実施形態に係る半導体装置では、スペーサ５７０及び保護膜パターン５８０は、シリコン窒化物のような窒化物を含むことができる。
第１層間絶縁膜６４０は、保護膜パターン５８０を覆って基板５００の全領域上に形成される。第４実施形態に係る半導体装置では、第１層間絶縁膜６４０はシリコン酸化物を含む。一方、第１層間絶縁膜６４０は内部にエッチング阻止膜６１０をさらに含むことができる。第４実施形態の半導体装置では、エッチング阻止膜６１０は、シリコン窒化物を含むことができる。
第１抵抗パターン６３２は、ロジック領域ＩＩの抵抗領域の第１層間絶縁膜６４０の内部に形成され、第１層間絶縁膜６４０の上面より低い上面を有する。即ち、第１抵抗パターン６３２の上面は、少なくとも部分的に第１層間絶縁膜６４０によってカバーされることができる。第４実施形態に係る半導体装置では、第１抵抗パターン６３２の底面は、ゲート構造物５６０の上面より低い。
一方、第１抵抗パターン６３２は、各ゲート構造物５６０のコントロールゲート５５０が含む金属及び／または金属シリサイドとは違った金属及び／または金属シリサイドを少なくとも上部に含んでもよい。例えば、第１抵抗パターン６３２は、少なくとも上部にコントロールゲート５５０に含まれた金属及び／または金属シリサイドに比べて相対的に抵抗が高いタングステンまたはタングステンシリサイドなどを含んでもよい。
第１コンタクトプラグ６８５は、第１層間絶縁膜６４０の一部を貫通して第１抵抗パターン６３２の上部に直接接触する。これによって、第１コンタクトプラグ６８５は、金属及び／または金属シリサイドを含む第１抵抗パターン６３２の上部に直接接触することができる。第４実施形態に係る半導体装置では、第１コンタクトプラグ６８５は、第１層間絶縁膜６４０の上面と同じ高さの上面を有する。
第４実施形態に係る半導体装置では、第１コンタクトプラグ６８５は、第１導電膜パターン６７５及びこれを包む第１バリア膜パターン６６５を含む。この時、第１導電膜パターン６７５は、金属、金属窒化物、及び／または、金属シリサイドを含むことができ、第１バリア膜パターン６６５は、金属または金属窒化物を含むことができる。
第２コンタクトプラグ６８０は、第１層間絶縁膜６４０を貫通して第３不純物領域５０７の上面に接触してこれに電気的に接続されることができる。第４実施形態に係る半導体装置ではて、第２コンタクトプラグ６８０は、第１層間絶縁膜６４０上に形成されたビットライン７１０に電気的に接続されてビットラインコンタクト機能を遂行することができる。この時、ビットライン７１０は、第３導電膜パターン６９０及びこれを包む第３バリア膜パターン７００を含んでもよい。この時、第３導電膜パターン６９０は、金属、金属窒化物、及び／または、金属シリサイドを含むことができ、第３バリア膜パターン７００は、金属または金属窒化物を含むことができる。
第４実施形態に係る半導体装置では、第２コンタクトプラグ６８０は、第２導電膜パターン６７０及びこれを包む第２バリア膜パターン６６０を含んでもよい。この時、第２導電膜パターン６７０は、金属、金属窒化物、及び／または、金属シリサイドを含むことができ、第２バリア膜パターン６６０は金属または金属窒化物を含むことができる。
上述した第１及び第２コンタクトプラグ６８５、６８０は、実質的に同じ材料を含んでもよい。即ち、第１及び第２導電膜パターン６７５、６７０は、実質的に同じ材料を含むことができ、第１及び第２バリア膜パターン６６５、６６０も実質的に同じ材料を含むことができる。
第１位置決めキー６３４は、スクライブレーン領域ＩＩＩの第１層間絶縁膜６４０の内部に形成される。第４実施形態に係る半導体装置では、第１位置決めキー６３４は、第１抵抗パターン６３２の底面と同じ高さの底面を有し、第１抵抗パターン６３２の厚さと実質的に同一または類似する厚さを有してもよい。また、第１位置決めキー６３４は、第１抵抗パターン６３２が含む金属及び／または金属シリサイドと実質的に同じ金属及び／または金属シリサイドを含むことができる。
第４実施形態に係る半導体装置では、第１位置決めキー６３４は、その断面がＵ字状であってもよい。これとは違って、第１位置決めキー６３４は、その断面が基板５００上面に平行なバー状でもあってもよい。
一方、半導体装置は配線７１５、第２層間絶縁膜７２０、及び保護膜７３０をさらに含んでもよい。
配線７１５は、第４導電膜パターン６９５及びこれを包む第４バリア膜パターン７０５を含んでもよい。この時、第４導電膜パターン６９５は、金属、金属窒化物、及び／または、金属シリサイドを含むことができ、第４バリア膜パターン７０５は、金属または金属窒化物を含んでもよい。第４実施形態に係る半導体装置では、配線７１５は、第１層間絶縁膜６４０上に形成されて、第１コンタクトプラグ６８５に電気的に接続されることができる。
第２層間絶縁膜７２０は、第１層間絶縁膜６４０上に形成されてビットライン７１０及び配線７１５の側壁をカバーすることができ、保護膜７３０は、第２層間絶縁膜７２０、ビットライン７１０、及び配線７１５上に形成されてもよい。第２層間絶縁膜７２０及び保護膜７３０は絶縁材料を含んでもよい。
半導体装置は、第２不純物領域５０５に電気的に接続された共通ソースライン（Ｃｏｍｍｏｎ Ｓｏｕｒｃｅ Ｌｉｎｅ：ＣＳＬ）６００をさらに含んでもよい。第４実施形態に係る半導体装置では、共通ソースライン６００は、第１層間絶縁膜６４０一部を貫通してエッチング阻止膜６１０底面に接触することができる。
上述したように、第４実施形態に係る半導体装置は、第１層間絶縁膜６４０の上面より低い上面を有する第１抵抗パターン６３２、即ち、第１層間絶縁膜６４０によって上面がカバーされる第１抵抗パターン６３２を具備し、これによって、第１及び第２コンタクトプラグ６８５、６８０の形成工程において第１抵抗パターン６３２は、第１層間絶縁膜６４０により保護されることができる。これによって、第１抵抗パターン６３２は、優れた電気的特性を有することができ、これを具備する半導体装置も優れた電気的特性を有することができる。
図２７〜図３３は、第４実施形態に係る半導体装置の製造方法を説明するための断面図である。図２７〜図３３に示した半導体装置の製造方法は、図２６に示した半導体装置を製造するための方法であるが、必ずこれに限定されるのではない。
図２７を参照すると、素子分離膜５１０が形成された基板５００上に複数のゲート構造物５６０を形成する。
基板５００は、素子分離膜５１０によりアクティブ領域とフィールド領域に区分することができる。また、基板５００は、メモリーセルが形成されるセル領域Ｉ、メモリーセルを駆動させる周辺回路及び抵抗パターンが形成されるロジック領域ＩＩ、並びに、各種素子或いはチップの位置決めに使われる位置決めキーが形成されるスクライブレーン領域ＩＩＩを含んでもよい。特に、ロジック領域ＩＩは周辺回路が形成される周辺回路領域と抵抗パターンが形成される抵抗領域を含むことができ、説明の便宜のために図２７〜図３３では抵抗領域だけを示している。第４実施形態に係る半導体装置の製造方法では、基板５００のセル領域Ｉでアクティブ領域は、基板５００上面に平行する第１方向に延伸し、第１方向に実質的に垂直する第２方向に沿って複数形成される。図２７ではセル領域Ｉのアクティブ領域だけを示している。
各ゲート構造物５６０は、基板５００のセル領域Ｉ上にトンネル絶縁膜、フローティングゲート膜、誘電膜、及びコントロールゲート膜を順次に形成し、これらをパターニングすることによって形成されることができる。第４実施形態に係る半導体装置の製造方法では、ゲートマスクパターン（図示せず）をコントロールゲート膜上に形成し、これをエッチングマスクとして使用するエッチング工程を通じてコントロールゲート膜、誘電膜、フローティングゲート膜及びトンネル絶縁膜をパターニングすることによってゲート構造物５６０を形成することができる。これによって、各ゲート構造物５６０は、基板５００のセル領域Ｉ上に順次に積層されたトンネル絶縁膜パターン５２０、フローティングゲート５３０、誘電膜パターン５４０、及びコントロールゲート５５０を含むように形成されてもよい。第４実施形態に係る半導体装置の製造方法では、ゲート構造物５６０は第１方向に沿って複数形成されてもよい。
トンネル絶縁膜は、シリコン酸化物と同じ酸化物、シリコン酸窒化物と同じ酸窒化物、不純物がドーピングされたシリコン酸化物、或いはオイル貯蔵前材料などを使用して形成することができ、フローティングゲート膜は、不純物がドーピングされたポリシリコン、或いは、タングステン、チタン、コバルト、ニッケルなどのような高仕事関数を有する金属材料を使用して形成することができる。また、誘電膜は、酸化物及び窒化物を使用して、酸化膜／窒化膜／酸化膜で構成されたＯＮＯ膜で形成するか、または、高誘電率を有する金属酸化物を使用して形成することができる。この時、高誘電金属酸化物としては、ハフニウム酸化物、チタン酸化物、タンタル酸化物、ジルコニウム酸化物、アルミニウム酸化物などを挙げることができる。一方、コントロールゲート膜は、ドーピングされたポリシリコン、アルミニウム、銅などの低抵抗金属、金属窒化物、金属シリサイドなどを使用して形成することができる。
これとは違って、各ゲート構造物５６０は、トンネル絶縁膜パターン５２０上に順次に積層されたフローティングゲート５３０、誘電膜パターン５４０、及びコントロールゲート５５０の代わりに、トンネル絶縁膜パターン５２０上に順次に積層された電荷トラッピング膜パターン（図示せず）、遮断膜パターン（図示せず）、及びゲート電極（図示せず）を含むように形成されることもできる。
この時、電荷トラッピング膜パターンは、シリコン窒化物のような窒化物、或いは、ハフニウムシリコン酸化物のようなハフニウム酸化物を含むことができ、遮断膜は、シリコン酸化物或いはハフニウム酸化物、チタン酸化物、タンタル酸化物、ジルコニウム酸化物、アルミニウム酸化物などのように高誘電率を有する金属酸化物を含んでもよい。また、ゲート電極はドーピングされたポリシリコン、アルミニウム、銅などの低抵抗金属、金属窒化物、金属シリサイドなどを含んでもよい。
以下では、トンネル絶縁膜パターン５２０上にフローティングゲート５３０、誘電膜パターン５４０、及びコントロールゲート５５０が順次に積層された場合に限って説明する。
第４実施形態に係る半導体装置の製造方法では、トンネル絶縁膜パターン５２０及びフローティングゲート５３０は、基板５００上のアクティブ領域に孤立された形状で形成されてもよい。また、誘電膜パターン５４０及びコントロールゲート５５０は、各々第２方向に延伸して、フローティングゲート５３０及び素子分離膜５１０上に順次に形成されてもよい。これとは違って、トンネル絶縁膜パターン５２０は、互いに孤立された形状を有しないで、アクティブ領域上で第１方向に延伸するように形成されることもできる。
図２８を参照すると、ゲート構造物５６０をイオン注入マスクとして使用するイオン注入工程を通じて、ゲート構造物５６０に隣接した基板５００のアクティブ領域の上部に第１〜第３不純物領域５０３、５０５、５０７を形成する。
以後、ゲート構造物５６０をカバーするスペーサ膜を基板５００上に形成する。スペーサ膜はシリコン窒化物のような窒化物を使用して、ＣＶＤ工程、ＡＬＤ工程、スパッタリング工程などを遂行することによって形成することができる。以後、異方性エッチング工程を通じてスペーサ膜をエッチングすることによって、ゲート構造物５６０の側壁にスペーサ５７０を形成することができる。この時、互いに狭い間隔で離隔されたゲート構造物５６０の間の空間は、スペーサ５７０によって全部埋め立てることができる。
以後、スペーサら５７０及びゲート構造物５６０をカバーする保護膜を形成する。保護膜はシリコン窒化物のような窒化物を使用して、ＣＶＤ工程、ＡＬＤ工程、スパッタリング工程などを遂行することによって形成することができる。以後、異方性エッチング工程を通じて保護膜一部をエッチングすることによって、保護膜パターン５８０を形成することができる。
図２９を参照すると、保護膜パターン５８０をカバーする第１層間絶縁膜５９０を基板５００上に形成する。第１層間絶縁膜５９０は、ＢＰＳＧ、ＵＳＧ、及びＳＯＧなどのようなシリコン酸化物を使用して、ＣＶＤ工程、ＡＬＤ工程、スパッタリング工程などを遂行することによって形成することができる。
以後、第１層間絶縁膜５９０を貫通しつつ第２不純物領域５０５を露出させる第１開口（図示せず）を形成し、第１開口を埋め立てる第１導電膜を露出した第２不純物領域５０５及び第１層間絶縁膜５９０上に形成する。第１導電膜は、ドーピングされたポリシリコン、金属、或いは金属シリサイドを使用して形成することができる。第１層間絶縁膜５９０が露出するまで第１導電膜上部を平坦化して、第１開口を埋め立てつつ第２不純物領域５０５と接触する共通ソースライン（ＣＳＬ）６００を形成する。
以後、第１層間絶縁膜５９０及び共通ソースライン（ＣＳＬ）６００上にエッチング阻止膜６１０を形成する。第４実施形態に係る半導体装置の製造方法では、エッチング阻止膜６１０は、シリコン窒化物を使用して形成することができる。
図３０を参照すると、図１０を参照して説明した工程と実質的に同一または類似する工程を遂行する。
即ち、写真エッチング工程を通じてロジック領域ＩＩ及びスクライブレーン領域ＩＩＩにおいて、エッチング阻止膜６１０及び第１層間絶縁膜５９０の上部を部分的に除去して各々トレンチ６２０及び第１位置決めキーリセス６２５を形成する。
図３１を参照すると、図１１〜図１３を参照に説明した工程と実質的に同一または類似する工程を遂行する。
即ち、トレンチ６２０及び第１位置決めキーリセス６２５が形成された第１層間絶縁膜５９０上に、例えば、タングステンまたはタングステンシリサイドなどを使用して抵抗膜を形成し、トレンチ６２０及び第１位置決めキーリセス６２５を十分に埋め立てる第３絶縁膜（図示せず）を形成した後、トレンチ６２０及び第１位置決めキーリセス（６２５）を部分的にカバーする第１フォトレジストパターン（図示せず）を第３絶縁膜上に形成する。この時、第１フォトレジストパターンはトレンチ６２０の中間部分及び第１位置決めキーリセス６２５の中間部分をカバーするように形成することもできる。
第１フォトレジストパターンをエッチングマスクとして使用して第３絶縁膜と抵抗膜をパターニングして、各々第３絶縁膜パターン（図示せず）と、第１抵抗パターン６３２及び第１位置決めキー６３４を形成する。
以後、第１フォトレジストパターン３３０を除去し、第３絶縁膜パターンは、第１抵抗パターン６３２及び第１位置決めキー６３４上に残留することもあり、或いは、除去されて第１抵抗パターン６３２及び第１位置決めキー６３４が露出することもある。図３０は、第３絶縁膜パターンが除去された状態を示している。
図３２を参照すると、エッチング阻止膜６１０及び第１層間絶縁膜５９０上にトレンチ６２０を十分に埋め立てる第４絶縁膜を形成する。第４実施形態に係る半導体装置の製造方法では、第４絶縁膜は、第１層間絶縁膜５９０と実質的に同じ材料を使用して形成することができ、これによって、第１層間絶縁膜５９０及び第４絶縁膜は、１つの膜で併合されることができる。これからは併合された膜を第１層間絶縁膜６４０と通称する。
以後、図１５〜図１８と類似する工程を遂行する。
即ち、第１層間絶縁膜６４０上に第１ハードマスク膜（図示せず）及び第２フォトレジストパターン（図示せず）を形成し、第２フォトレジストパターンを使用して第１ハードマスク膜をパターニングした後、パターニングされた第１ハードマスク膜をエッチングマスクとして使用して第１層間絶縁膜６４０及びエッチング阻止膜６１０を部分的に除去して、第３不純物領域５０７を露出させる第３開口６５０と第１抵抗パターン６３２を露出させる第４開口６５５を形成する。
以後、第２フォトレジストパターン及び第１ハードマスク膜は除去できる。
図３３を参照すると、図１９を参照して説明した工程と実質的に同一または類似する工程を遂行する。
即ち、露出した第１抵抗パターン６３２及び第３不純物領域５０７上に第３及び第４開口６５０、６５５を埋め立てる第１及び第２コンタクトプラグ６８５、６８０を形成する。
具体的に、露出した第１抵抗パターン６３２及び第３不純物領域５０７の上面と、第３及び第４開口６５０、６５５の側壁上に第１バリア膜を形成し、第１バリア膜上に第３及び第４開口６５０、６５５を十分に埋め立てる第２導電膜を形成した後、第１層間絶縁膜６４０の上面が露出するまで第２導電膜及び第１バリア膜上部を平坦化する。第４実施形態に係る半導体装置の製造方法では、第１バリア膜は、金属または金属窒化物を使用して形成されることができ、第２導電膜は、アルミニウム、銅などの低抵抗金属、金属窒化物、及び／または、金属シリサイドを使用して形成されることができる。
第４実施形態に係る半導体装置の製造方法では、平坦化工程は、ＣＭＰ工程によって遂行されることができる。第１抵抗パターン６３２が第１層間絶縁膜６４０の上面より低い上面を有するので、ＣＭＰ工程時に第１抵抗パターン６３２は、損傷を受けないことができる。これによって、ＣＭＰ工程は、大きな工程マージンを確保することができ、また、第１抵抗パターン６３２は優れた電気的特性を有することができる。
これによって、第１抵抗パターン６３２の上面に直接接触し、第４開口６５５を埋め立てる第１コンタクトプラグ６８５が形成され、第３不純物領域５０７の上面に直接接触し、第３開口６５０を埋め立てる第２コンタクトプラグ６８０が形成される。
この時、第１コンタクトプラグ６８５は、第１バリア膜パターン６６５及び第１導電膜パターン６７５を含み、第２コンタクトプラグ６８０は、第２バリア膜パターン６６０及び第２導電膜パターン６７０を含むように形成されてもよい。第４実施形態に係る半導体装置の製造方法では、第２コンタクトプラグ６８０は、ビットラインコンタクトの機能を遂行することができる。
再び図２６を参照すると、第１層間絶縁膜６４０及び第１及び第２コンタクトプラグ６８５、６８０上に第２層間絶縁膜７２０を形成し、第２層間絶縁膜７２０を貫通しつつ第１及び第２コンタクトプラグ６８５、６８０に各々電気的に接続される配線７１５及びビットライン７１０を形成する。
第４実施形態に係る半導体装置の製造方法では、第２層間絶縁膜７２０を部分的に除去して第１及び第２コンタクトプラグ６８５、６８０を露出させる第４開口（図示せず）を形成した後、露出した第１及び第２コンタクトプラグ６８５、６８０の上面と、第４開口の側壁、第１層間絶縁膜６４０、及び第２層間絶縁膜７２０上に第２バリア膜を形成し、第２バリア膜上に第４開口を十分に埋め立てる第３導電膜を形成した後、第２層間絶縁膜７２０の上面が露出するまで第３導電膜及び第２バリア膜を平坦化することによってビットライン７１０及び配線７１５を形成することができる。この時、第２バリア膜は、金属または金属窒化物を使用して形成することができ、第３導電膜は金属、金属窒化物、及び／または、金属シリサイドを使用して形成することができる。第４実施形態に係る半導体装置の製造方法では、ビットライン７１０は第１方向に延伸してもよい。
ビットライン７１０、配線７１５、及び第２層間絶縁膜７２０上に保護膜７３０を形成することによって半導体装置を製造することができる。
以上、添付図面を参照しながら本発明の好適な実施形態について詳細に説明したが、本発明はこれらの実施形態に限定されない。本発明の属する技術の分野における通常の知識を有する者であれば、特許請求の範囲に記載された技術的思想の範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、これらについても、当然に本発明の技術的範囲に属するものと了解される。
上述した半導体装置の製造方法は、ＳＲＡＭ装置及びＮＡＮＤフラッシュ装置だけでなく、金属を含む抵抗パターンを含む他の装置の製造方法にも応用することができる。即ち、抵抗パターンを具備するＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）装置やＮＯＲ型フラッシュメモリ装置、或いはＰＲＡＭ（Ｐｈａｓｅ−ｃｈａｎｇｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）装置などにも適用することが可能である。また、半導体装置の製造方法は、抵抗パターンが金属でなく他の材料を含む場合にも適用することが可能である。
１００、５００ ・・・基板、
１０５ ・・・不純物領域、
１１０、５１０ ・・・素子分離膜、
１２０ ・・・低誘電膜パターン、
１３０ ・・・ダミーゲート電極、
１４０ ・・・ゲートスペーサ、
１５０ ・・・ＥＳＤ層、
１６０、２４０、３２０ ・・・第１、第２、第３絶縁膜、
１７０ ・・・リセス、
１８０ ・・・高誘電膜パターン、
１９０ ・・・ゲート電極、
２００、５６０ ・・・ゲート構造物、
２１０ ・・・キャッピング膜パターン、
２２０ ・・・第１開口、
２３０ ・・・金属シリサイドパターン、
２４０ ・・・絶縁膜、
２５０、３４０、６４０、５９０・・第１層間絶縁膜、
２６０ ・・・第２バリア膜パターン、
２７０ ・・・第２導電膜パターン、
２８０、６８０ ・・・第２コンタクトプラグ、
２９０、６１０ ・・・エッチング阻止膜、
３００ ・・・第２トレンチ、
３０５、６２５ ・・・第１位置決めキーリセス、
３１０ ・・・抵抗膜、
３１２、６３２ ・・・第１抵抗パターン、
３１４、６３４ ・・・第１位置決めキー、
３２５ ・・・第３絶縁膜パターン、
３３０、３７０、４１０ ・・・第１、第２、第３フォトレジストパターン、
３５０ ・・・第１スピンオンハードマスク膜、
３６０、３９０ ・・・第１、第２ＳＯＨ膜、
３７０、４００ ・・・第１、第２シリコン酸窒化膜、
３７５、４１５、３３５ ・・・第４、第５、第６フォトレジストパターン、
３８０、６５０ ・・・第３開口、
４２２、６５５ ・・・第４開口、
４２４、４２６ ・・・第５、第６開口、
４３０、４３４、４３６ ・・・第３、第４、第５バリア膜パターン、
４３２、６６５ ・・・第１バリア膜パターン、
４４０、４４４、４４６ ・・・第３、第４、第５導電膜パターン、
４４２、６７５ ・・・第１導電膜パターン、
４５０、４５４ ・・・第３、第４コンタクトプラグ、
４５２、６８５ ・・・第１コンタクトプラグ、
４５６ ・・・共有コンタクトプラグ、
４６２、４６０ ・・・第６、第７導電膜パターン、
４７２、４７０ ・・・第６、第７バリア膜パターン、
４８２、４８０ ・・・第１、第２配線、
４９０、７２０ ・・・第２層間絶縁膜、
４９５、７３０ ・・・保護膜、
５０５、５０７ ・・・第１、第２、第３不純物領域、
５２０ ・・・トンネル絶縁膜パターン、
５３０ ・・・フローティングゲート、
５４０ ・・・誘電膜パターン、
５５０ ・・・コントロールゲート、
５７０ ・・・スペーサ、
５８０ ・・・保護膜パターン、
６００ ・・・共通ソースライン、
６２０ ・・・トレンチ、
６６０ ・・・第２バリア膜パターン、
６７０ ・・・第２導電膜パターン、
６９０ ・・・第３導電膜パターン、
６９５ ・・・第４導電膜パターン、
７００ ・・・第３バリア膜パターン、
７１０ ・・・ビットライン。
１０５ ・・・不純物領域、
１１０、５１０ ・・・素子分離膜、
１２０ ・・・低誘電膜パターン、
１３０ ・・・ダミーゲート電極、
１４０ ・・・ゲートスペーサ、
１５０ ・・・ＥＳＤ層、
１６０、２４０、３２０ ・・・第１、第２、第３絶縁膜、
１７０ ・・・リセス、
１８０ ・・・高誘電膜パターン、
１９０ ・・・ゲート電極、
２００、５６０ ・・・ゲート構造物、
２１０ ・・・キャッピング膜パターン、
２２０ ・・・第１開口、
２３０ ・・・金属シリサイドパターン、
２４０ ・・・絶縁膜、
２５０、３４０、６４０、５９０・・第１層間絶縁膜、
２６０ ・・・第２バリア膜パターン、
２７０ ・・・第２導電膜パターン、
２８０、６８０ ・・・第２コンタクトプラグ、
２９０、６１０ ・・・エッチング阻止膜、
３００ ・・・第２トレンチ、
３０５、６２５ ・・・第１位置決めキーリセス、
３１０ ・・・抵抗膜、
３１２、６３２ ・・・第１抵抗パターン、
３１４、６３４ ・・・第１位置決めキー、
３２５ ・・・第３絶縁膜パターン、
３３０、３７０、４１０ ・・・第１、第２、第３フォトレジストパターン、
３５０ ・・・第１スピンオンハードマスク膜、
３６０、３９０ ・・・第１、第２ＳＯＨ膜、
３７０、４００ ・・・第１、第２シリコン酸窒化膜、
３７５、４１５、３３５ ・・・第４、第５、第６フォトレジストパターン、
３８０、６５０ ・・・第３開口、
４２２、６５５ ・・・第４開口、
４２４、４２６ ・・・第５、第６開口、
４３０、４３４、４３６ ・・・第３、第４、第５バリア膜パターン、
４３２、６６５ ・・・第１バリア膜パターン、
４４０、４４４、４４６ ・・・第３、第４、第５導電膜パターン、
４４２、６７５ ・・・第１導電膜パターン、
４５０、４５４ ・・・第３、第４コンタクトプラグ、
４５２、６８５ ・・・第１コンタクトプラグ、
４５６ ・・・共有コンタクトプラグ、
４６２、４６０ ・・・第６、第７導電膜パターン、
４７２、４７０ ・・・第６、第７バリア膜パターン、
４８２、４８０ ・・・第１、第２配線、
４９０、７２０ ・・・第２層間絶縁膜、
４９５、７３０ ・・・保護膜、
５０５、５０７ ・・・第１、第２、第３不純物領域、
５２０ ・・・トンネル絶縁膜パターン、
５３０ ・・・フローティングゲート、
５４０ ・・・誘電膜パターン、
５５０ ・・・コントロールゲート、
５７０ ・・・スペーサ、
５８０ ・・・保護膜パターン、
６００ ・・・共通ソースライン、
６２０ ・・・トレンチ、
６６０ ・・・第２バリア膜パターン、
６７０ ・・・第２導電膜パターン、
６９０ ・・・第３導電膜パターン、
６９５ ・・・第４導電膜パターン、
７００ ・・・第３バリア膜パターン、
７１０ ・・・ビットライン。
Claims (10)
- 基板上に形成され第１金属を含むゲート構造物と、
前記ゲート構造物を覆いつつ前記基板上に形成される層間絶縁膜と、
前記層間絶縁膜の内部に形成され前記層間絶縁膜の上面より低い上面を有し、前記第１金属と異なる第２金属を少なくとも上部に含む抵抗パターンと、
前記層間絶縁膜の一部を貫通し、前記抵抗パターン上部に直接接触する第１コンタクトプラグと、
を含むことを特徴とする半導体装置。 - 前記基板は、アクティブ領域及びフィールド領域に区分され、
前記層間絶縁膜の一部を貫通し、前記アクティブ領域に電気的に接続される少なくとも１つ以上の第２コンタクトプラグと、
前記層間絶縁膜を貫通し、前記ゲート構造物の上面及び前記第２コンタクトプラグの上面に接触する共有コンタクトプラグと、
をさらに含むことを特徴とする請求項１に記載の半導体装置。 - 前記第１コンタクトプラグ及び前記共有コンタクトプラグは、同じ高さの上面を有することを特徴とする請求項２に記載の半導体装置。
- 前記抵抗パターンは、タングステンまたはタングステンシリサイドを含むことを特徴とする請求項１に記載の半導体装置。
- 前記層間絶縁膜の内部に形成され、前記抵抗パターンの底面と同じ高さの底面を有し、前記第２金属を含む位置決めキーをさらに含むことを特徴とする請求項１に記載の半導体装置。
- 前記抵抗パターンの底面は、前記ゲート構造物の上面より高い高さを有することを特徴とする請求項１に記載の半導体装置。
- 前記ゲート構造物は、前記基板上に順に積層されたトンネル絶縁膜パターン、フローティングゲート、誘電膜パターン、及びコントロールゲートを含み、
前記コントロールゲートは、前記第１金属を含むことを特徴とする請求項１に記載の半導体装置。 - アクティブ領域及びフィールド領域に区分され、セル領域及びロジック領域を含む基板の前記セル領域に形成され第１金属を含むゲート構造物と、
前記ゲート構造物を覆いつつ前記基板上に形成される層間絶縁膜と、
前記ロジック領域の前記層間絶縁膜の内部に形成され、前記層間絶縁膜の上面より低い上面を有し、前記第１金属と異なる第２金属を含む抵抗パターンと、
前記ロジック領域の前記層間絶縁膜の一部を貫通し、前記抵抗パターンの上面に接触する第１コンタクトプラグと、
前記セル領域の前記層間絶縁膜の一部を貫通し、前記アクティブ領域に電気的に接続された少なくとも１つ以上の第２コンタクトプラグと、
前記セル領域の前記層間絶縁膜を貫通し前記ゲート構造物の上面及び前記第２コンタクトプラグの上面に接触する共有コンタクトプラグと、
を含むことを特徴とする半導体装置。 - セル領域及びロジック領域を含む基板の前記セル領域に形成されたゲート構造物と、
前記ゲート構造物を覆いつつ前記基板上に形成された層間絶縁膜と、
前記ロジック領域の前記層間絶縁膜の内部に形成され前記層間絶縁膜の上面より低い上面を有する抵抗パターンと、
前記ロジック領域の前記層間絶縁膜の一部を貫通し、前記抵抗パターンの上面に接触する第１コンタクトプラグと、
前記セル領域の前記層間絶縁膜を貫通し前記ゲート構造物の上面に接触し、前記第１コンタクトプラグと同じ材料を含み、前記第１コンタクトプラグと同じ高さの上面を有する第２コンタクトプラグと、
を含むことを特徴とする半導体装置。 - 基板上に第１金属を含むゲート構造物を形成する段階と、
前記基板上に前記ゲート構造物を覆う層間絶縁膜を形成する段階と、
前記層間絶縁膜の上部を部分的に除去し、トレンチを形成する段階と、
前記トレンチ内に前記層間絶縁膜の上面より低い上面を有し、前記第１金属と異なる第２金属を含む抵抗パターンを形成する段階と、
前記層間絶縁膜と同じ材料で前記トレンチの残り部分を満たす段階と、
前記層間絶縁膜の一部を貫通し前記抵抗パターンの上面に直接接触するコンタクトプラグを形成する段階と、
を含むことを特徴とする半導体装置の製造方法。
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2019068002A (ja) * | 2017-10-04 | 2019-04-25 | 日本電信電話株式会社 | 半導体受光部品 |
| JP2019091893A (ja) * | 2017-11-10 | 2019-06-13 | 三星電子株式会社Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ． | 半導体装置 |
| WO2023157497A1 (ja) * | 2022-02-17 | 2023-08-24 | ソニーセミコンダクタソリューションズ株式会社 | 光検出装置およびその製造方法 |
Families Citing this family (35)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102003959B1 (ko) * | 2012-07-31 | 2019-07-25 | 삼성전자주식회사 | 반도체 소자 및 이를 제조하는 방법 |
| US9105636B2 (en) * | 2013-08-26 | 2015-08-11 | Micron Technology, Inc. | Semiconductor constructions and methods of forming electrically conductive contacts |
| KR102008840B1 (ko) | 2013-08-30 | 2019-08-08 | 삼성전자 주식회사 | 캐패시터를 포함하는 반도체 소자 및 그 제조 방법 |
| KR102077150B1 (ko) * | 2013-09-16 | 2020-02-13 | 삼성전자주식회사 | 반도체 장치의 제조방법 |
| TWI499008B (zh) * | 2013-10-03 | 2015-09-01 | Winbond Electronics Corp | 電阻式非揮發性記憶體裝置及其製作方法 |
| KR102163187B1 (ko) * | 2013-10-21 | 2020-10-08 | 삼성전자 주식회사 | 반도체 장치의 제조 방법 및 이를 구현하기 위한 컴퓨팅 시스템 |
| US20150187664A1 (en) * | 2013-12-26 | 2015-07-02 | Intermolecular Inc. | High Productivity Combinatorial Testing of Multiple Work Function Materials on the Same Semiconductor Substrate |
| KR102282195B1 (ko) | 2014-07-16 | 2021-07-27 | 삼성전자 주식회사 | 저항 구조체를 갖는 반도체 장치의 제조 방법 |
| KR102274587B1 (ko) * | 2014-07-16 | 2021-07-08 | 삼성전자주식회사 | 반도체 장치 및 그 제조 방법 |
| KR102324826B1 (ko) * | 2015-04-02 | 2021-11-11 | 삼성전자주식회사 | 배선 구조물, 배선 구조물 형성 방법 및 반도체 장치의 제조 방법 |
| KR20170027561A (ko) * | 2015-09-02 | 2017-03-10 | 에스케이하이닉스 주식회사 | 반도체 장치 |
| KR102432776B1 (ko) * | 2015-10-08 | 2022-08-17 | 에스케이하이닉스 주식회사 | 반도체 장치의 제조방법 |
| KR20170059364A (ko) * | 2015-11-19 | 2017-05-30 | 삼성전자주식회사 | 반도체 소자 및 이의 제조 방법 |
| US10541243B2 (en) * | 2015-11-19 | 2020-01-21 | Samsung Electronics Co., Ltd. | Semiconductor device including a gate electrode and a conductive structure |
| KR102589594B1 (ko) * | 2016-03-02 | 2023-10-17 | 삼성전자주식회사 | 반도체 메모리 소자 |
| KR102593707B1 (ko) | 2016-10-05 | 2023-10-25 | 삼성전자주식회사 | 반도체 장치 |
| KR102184449B1 (ko) | 2016-11-09 | 2020-12-01 | 삼성전자주식회사 | 반도체 소자 |
| CN108122798B (zh) * | 2016-11-30 | 2020-03-10 | 中芯国际集成电路制造(上海)有限公司 | 测试结构及其形成方法、测试方法 |
| US10204861B2 (en) * | 2017-01-05 | 2019-02-12 | Globalfoundries Inc. | Structure with local contact for shorting a gate electrode to a source/drain region |
| KR102285271B1 (ko) | 2017-04-03 | 2021-08-03 | 삼성전자주식회사 | 반도체 장치 |
| KR102460076B1 (ko) * | 2017-08-01 | 2022-10-28 | 삼성전자주식회사 | 반도체 장치 |
| JP2019054213A (ja) * | 2017-09-19 | 2019-04-04 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
| KR102440139B1 (ko) * | 2017-12-15 | 2022-09-06 | 삼성전자주식회사 | 반도체 소자 |
| US10651178B2 (en) * | 2018-02-14 | 2020-05-12 | Taiwan Semiconductor Manufacturing Co., Ltd. | Compact electrical connection that can be used to form an SRAM cell and method of making the same |
| US10685970B2 (en) * | 2018-06-06 | 2020-06-16 | Globalfoundries Singapore Pte. Ltd. | Low cost multiple-time programmable cell on silicon on insulator technology and method for producing the same |
| KR102521890B1 (ko) * | 2018-07-17 | 2023-04-14 | 삼성전자주식회사 | 반도체 장치 |
| KR20210091465A (ko) * | 2020-01-14 | 2021-07-22 | 에스케이하이닉스 주식회사 | 페이지 버퍼를 구비하는 반도체 메모리 장치 |
| US11444018B2 (en) | 2020-02-27 | 2022-09-13 | Taiwan Semiconductor Manufacturing Company Ltd. | Semiconductor device including recessed interconnect structure |
| US11973121B2 (en) * | 2020-03-27 | 2024-04-30 | Intel Corporation | Device contacts in integrated circuit structures |
| US11587828B2 (en) * | 2020-08-11 | 2023-02-21 | Nanya Technology Corporation | Semiconductor device with graphene conductive structure and method for forming the same |
| US11652149B2 (en) * | 2020-08-13 | 2023-05-16 | Taiwan Semiconductor Manufacturing Co., Ltd. | Common rail contact |
| KR20220087221A (ko) * | 2020-12-17 | 2022-06-24 | 삼성전자주식회사 | 반도체 소자 및 그의 제조 방법 |
| CN112701034B (zh) * | 2020-12-25 | 2024-04-26 | 上海华力集成电路制造有限公司 | 栅极的制造方法 |
| US12029024B2 (en) | 2021-04-05 | 2024-07-02 | Samsung Electronics Co., Ltd. | Semiconductor memory devices and methods of fabricating the same |
| US12051644B2 (en) * | 2021-11-01 | 2024-07-30 | Nanya Technology Corporation | Semiconductor device structure with stacked conductive plugs and method for preparing the same |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002190534A (ja) * | 2000-12-20 | 2002-07-05 | Nec Corp | 半導体記憶装置およびその製造方法 |
| US7867822B2 (en) * | 2003-06-24 | 2011-01-11 | Sang-Yun Lee | Semiconductor memory device |
| JP2007123632A (ja) * | 2005-10-28 | 2007-05-17 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| US7994576B2 (en) * | 2009-06-22 | 2011-08-09 | United Microelectronics Corp. | Metal gate transistor and resistor and method for fabricating the same |
| JP5690683B2 (ja) * | 2011-07-22 | 2015-03-25 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
-
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Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2019068002A (ja) * | 2017-10-04 | 2019-04-25 | 日本電信電話株式会社 | 半導体受光部品 |
| JP2019091893A (ja) * | 2017-11-10 | 2019-06-13 | 三星電子株式会社Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ． | 半導体装置 |
| JP7248412B2 (ja) | 2017-11-10 | 2023-03-29 | 三星電子株式会社 | 半導体装置 |
| WO2023157497A1 (ja) * | 2022-02-17 | 2023-08-24 | ソニーセミコンダクタソリューションズ株式会社 | 光検出装置およびその製造方法 |
Also Published As
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