CN107799534A - 具有自对准电容器器件的半导体器件结构 - Google Patents

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    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
    • H01L27/0629—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with diodes, or resistors, or capacitors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto

Abstract

公开了一种半导体器件结构，其包括：绝缘体上半导体(SOI)衬底，该SOI衬底包括半导体层、衬底材料以及位于半导体层与衬底材料之间的掩埋绝缘材料层；沟槽隔离结构，其位于SOI衬底的至少一部分中，该沟槽隔离结构限定SOI衬底中的第一区域；以及电容器器件，其形成在第一区域中，该电容器器件包括：第一电极，其由掩埋绝缘材料层上的第一区域中的导电层部分形成，该导电层部分至少部分地替代第一区域中的半导体层；第二电极，其形成在第一电极的上方；以及绝缘材料，其形成在第一电极与第二电极之间。

Description

具有自对准电容器器件的半导体器件结构
技术领域
本公开涉及一种半导体器件结构和方法，更具体地，涉及一种具有在先进SOI技术中的自对准电容器器件的半导体器件结构和形成先进技术节点的相应的半导体器件结构的方法。
背景技术
在遵循摩尔定律约束的正在进行的任务中，FDSOI(“完全耗尽的绝缘体上硅”)似乎是用于制造22nm以及超过22nm的技术节点的半导体器件的下一代技术的有希望的候选者。当与多维半导体器件(例如FinFET)相比时，FDSOI技术中采用的制造工艺相对简单并且实际上表示了传统平面体CMOS技术的低风险演变，因为其除了FDSOI允许高性能和低功耗的结合之外，还补充有电源管理设计技术的出色响应。
一般而言，SOI(绝缘体上半导体)技术利用形成在掩埋绝缘(氧化物-(BOX))层上的由诸如硅、锗或硅锗的半导体或有源层形成的特殊种类的衬底，掩埋绝缘层转而形成在体半导体衬底上。例如，在N型SOI器件的情况下，P型半导体膜夹在栅极氧化物(GOX)与BOX层之间。通常，存在两种类型的SOI器件：PDSOI(部分耗尽的SOI)器件和FDSOI(完全耗尽的SOI)器件，其中BOX层的厚度在PDSOI中(约150nm)比在FDSOI中(20-30nm)更大。设置在BOX层上的半导体层的厚度在FDSOI中比在PDSOI中明显更薄，即，在FDSOI中为5-15nm，在PDSOI中约为60-80nm。在FDSOI中，通过高k金属栅极堆叠的功函数和外延生长的升高的源/漏(RSD)区的掺杂定义FET器件的类型，也就是，NFET或PFET(NFET：P掺杂的Si外延；PFET：B掺杂的SiGe外延)。PFET器件可以可选地具有SiGe沟道。
通常，FDSOI器件的沟道被完全耗尽，并且不依赖于衬底的类型。特别地，不执行沟道注入，尽管FDSOI衬底的BOX层上的薄半导体膜通常为弱P掺杂的，但是这在FDSOI技术中并不重要。
除了表示集成电路的主要组件的晶体管器件(主要是MOSFET器件)之外，集成电路中经常采用诸如电容器的无源器件。例如，去耦合电容器被需要以用于稳定芯片的电源并降低噪声，同时在使用提供良好返回路径的去耦合电容器时，可以克服金属化层中的布线效应并且可以提高信号完整性。在另一例子中，可以在表示计算机装置中的存储器的基本构建块的存储器单元中采用电容器。
一般而言，存储器单元是存储一位二进制信息的电路。可以将存储器单元设定为存储逻辑“1”(高电压电平)，以及将其复位以存储逻辑“0”(低电压电平)。存储器单元的值被维持且被储存，直到其通过设定或复位过程而被改变。在读取过程中，访问并读出存储器单元的值。
一种存储器类型由动态随机存取存储器(DRAM)给出。DRAM类型的存储器单元包括集成电路内的电容器，该电容器用于存储一位数据。特别地，电容器可以被充电或放电，被用于表示逻辑状态，也就是，一位的两个值。然而，由于DRAM类型的存储器单元的布局与例如静态随机存取存储器类型(SRAM)的存储器单元相比具有更小的布局，所以DRAM类型的存储器单元可以被更加密集地包装，从而得到容量更大的更便宜的存储器。通常，SRAM存储器用于被包括在现代微处理器芯片中的芯片上高速缓存。
通常，电容器可以被实现为所谓的金属-绝缘体-金属(MIM)电容器，其中两个金属电极被绝缘材料隔开。编号为7,768,099的美国专利示出了MIM电容器与镶嵌互连结构的集成，其中镶嵌互连结构与MIM电容器镶嵌结构通过设置在半导体衬底上的层间电介质层而一起形成。公开号为2009/0230474的美国专利示出了一种半导体器件，其包括在绝缘体上半导体(SOI)衬底上以不同电平形成的至少一个电容器，其中至少一个电容器被耦合到SOI衬底的有源层。相应的电容器在所谓的“后端”(BEOL)工艺期间形成，其中在形成电容器时使用金属层，因此增加了金属层布线中复杂性和密度，并且浪费了设计和芯片资源。
编号为8,709,890的美国专利示出了与采用替代栅极技术的CMOS晶体管集成的芯片上电容器。这里，电容器结构利用与电容器的电极相邻的升高的源/漏结构，以及关于替代栅极技术的使用，增加了工艺流程的复杂性。
因此，期望提供一种具有先进技术节点的电容器器件的半导体器件结构，其中避免了面积消耗并且至少不增加工艺流程的复杂性。
发明内容
以下给出本发明的简化概述，以提供对本发明的某些方面的基本理解。该概述并非本发明的详尽概述。它并非旨在标识本发明的关键或重要元素或描述本发明的范围。其唯一目的是以简化的形式提出一些概念，作为稍后讨论的更详细的描述的序言。
本公开在第一方面提供了一种半导体器件结构。根据本文的一些示例性实施例，所述半导体器件结构可以包括绝缘体上半导体(SOI)衬底，所述SOI衬底包括半导体层、衬底材料以及位于所述半导体层与所述衬底材料之间的掩埋绝缘材料层；沟槽隔离结构，其位于所述SOI衬底的至少一部分中；以及电容器器件，其形成在与所述沟槽隔离结构相邻的第一区域中，所述电容器器件包括：第一电极，其包括位于所述掩埋绝缘材料层上的所述第一区域中的导电层部分，所述导电层部分至少部分地替代所述第一区域中的所述半导体层；第二电极，其位于所述第一电极的上方；以及绝缘材料，其形成在所述第一电极与所述第二电极之间。
本公开在第二方面进一步提供了一种形成半导体器件结构的方法。根据本文的一些示例性实施例，所述方法可以包括提供绝缘体上半导体(SOI)衬底，所述SOI衬底包括半导体层、衬底材料以及位于所述半导体层与所述衬底材料之间的掩埋绝缘材料层；在所述SOI衬底的至少一部分中形成沟槽隔离结构；在与所述沟槽隔离结构相邻的第一区域上形成绝缘材料；在所述第一区域中的所述绝缘材料上形成第一导电材料；以及用第二导电材料替代所述第一区域中的所述半导体层。
附图说明
通过参考结合附图的以下描述可以理解本公开，其中相同的参考标号表示相同的元件，并且其中：
图1示意性地示例出根据本公开的一些示例性实施例的半导体器件结构；以及
图2-11示意性地示例出根据本公开的一些示例性实施例的用于形成半导体器件结构的工艺。
尽管本文公开的主题允许各种变型和替代的形式，但是其具体实施例已通过附图中的例子的方式而示出，并且在此被详细描述。然而，应当理解，这里对具体实施例的描述并非旨在将本发明限制于所公开的特定形式，相反，其目的在于涵盖落入由所附权利要求限定的本发明的精神和范围内的所有变型、等同物和替代物。
具体实施方式
下面描述本发明的各种示例性实施例。为了清楚起见，在本说明书中未描述实际实施的全部特征。当然，将理解，在任何这样的实际实施例的开发中，必须进行大量的实施特定的决定以实现开发者的特定目标，例如遵循系统相关和业务相关的限制，这些限制将从一个实施到另一个实施而变化。此外，将理解，这样的开发努力可能是复杂且耗时的，但是对于受益于本公开的本领域的普通技术人员来说，这将仍是常规的任务。
现在将参考附图描述本公开。为了说明的目的，仅在附图中示意性地描绘出各种结构、系统和装置，以便不使本领域的技术人员公知的细节混淆本发明。然而，包括附图是为了描述和解释本公开的示例性的例子。本文使用的词和短语应被理解和解释为具有与相关领域的技术人员对这些词和短语的理解一致的含义。没有特定的术语或短语的定义(即，不同于本领域的技术人员所理解的普通或常用意义的定义)旨在通过本文中的术语或短语的一致使用来暗示。就术语或短语旨在具有特殊含义(即，本领域的技术人员所理解的含义以外的含义)而言，这种特殊定义应该以为术语或短语直接且明确地提供特殊定义的定义性方式在说明书中明确地阐述。要指出的是，诸如“第一器件/结构/元件/组件/步骤/工艺/层等”的任何枚举不一定指示任何优先级或次序，但是可以主要表示在被提及、陈述或描述作为“第二器件/结构/元件/组件/步骤/工艺/层等”等等的至少一个其它器件/结构/元件/组件/步骤/工艺/层等之前提及、陈述或描述的器件/结构/元件/组件/步骤/工艺/层等的枚举。
在各个方面，本公开涉及半导体器件结构，其中半导体器件结构被集成在芯片上或芯片中。根据本公开的一些示例性实施例，半导体器件结构可以包括至少一个另外的半导体器件，例如晶体管结构，电容器结构等。
在各个方面，本发明涉及电容器结构，其中电容器结构被集成在芯片上或芯片中。根据本公开的一些示例性实施例，电容器结构可以基本上表示金属-绝缘体-金属(MIM)结构。当提及MIM结构时，本领域的技术人员将理解，虽然使用了表述“MIM结构”，但是对作为可能被用于一个或多个电极的任何导电材料的含金属的电极材料不作任何限制。
本公开的半导体器件结构可以涉及通过使用先进技术制造的结构，即半导体器件结构可以由应用于接近技术节点的技术制造，所述技术节点小于100nm，例如小于50nm或小于35nm，例如在22nm或更小。在完整阅读本申请之后，本领域的技术人员将理解，根据本文所述的一些示例性例子，可以施加小于或等于45nm(例如，在22nm或更小)的基准规则。在完整阅读本申请之后，本领域的技术人员将理解，在一些实施例中，本公开提出具有小于100nm，例如小于50nm或小于35nm或小于22nm的最小长度尺寸和/或宽度尺寸的电容器结构。例如，本公开可以提供通过使用45nm以下(例如，22nm或甚至更低)的技术制造的结构。
半导体器件的制造包括前端(FEOL)处理，其中半导体器件可以直接形成在衬底中和衬底上。在此，原始晶片例如可以通过外延生长超纯的、几乎无缺陷的硅层而进行工程化。一些方法可以包括引入其中沉积诸如硅锗(SiGe)或碳化硅(SiC)的硅变体的应变步骤，从而得到提高的电子迁移率。被称为绝缘体上半导体(SOI)技术的另一方法涉及在原始晶片与随后的半导体材料的薄层之间插入绝缘层，从而导致产生具有减小的寄生效应的晶体管。在前端表面工程之后，形成(例如，生长)栅极电介质(例如，二氧化硅和/或氧化铪)，在栅极电介质上形成栅电极材料，图案化栅极结构，形成源区和漏区，随后注入和/或扩散掺杂剂以实现所需要的电学性质。在DRAM器件中，也可以在此时制造存储电容器，如将在下面关于本公开的一些示例性实施例所述。
在完成FEOL处理之后，执行所谓的后端(BEOL)处理，其中由电介质层隔离的金属互连线在衬底上形成的多个金属化层中形成。
根据本公开，可以根据FDSOI技术提供衬底，其中衬底可以具有设置在掩埋绝缘材料层上的薄(有源)半导体层，掩埋绝缘材料层转而可以形成在衬底材料上。根据在此的一些示例性实施例，半导体层可以包括硅、硅锗等中的一者。掩埋绝缘材料层可以包括绝缘材料，例如，氧化硅或氮化硅。衬底材料可以是本领域中用作衬底的基体材料，例如硅、硅锗、蓝宝石等。本领域的技术人员将理解，根据复杂的FDSOI技术，半导体层可以具有约20nm或更小的厚度，掩埋绝缘材料层可以具有约145nm或更小的厚度。根据一些先进技术，掩埋绝缘材料层可以具有在约10-30nm范围内的厚度和/或半导体层可以具有约6-10nm的厚度。
关于图1，根据本公开的一些示例性实施例示意性地示例出半导体器件结构100。半导体器件结构100可以包括具有衬底材料101的绝缘体上半导体(SOI)衬底，在衬底材料101上设置有掩埋绝缘材料层(图1中的参考标号103A、103B)和半导体层(图1中的参考标号105A)，以使得掩埋绝缘材料层(图1中的103A、103B)被插入在半导体层(图1中的105A)与衬底材料101之间。SOI衬底可以根据诸如智能切割或SIMOX技术的公知技术形成。
根据一些特殊的示例性例子，可以根据上述一些先进技术来提供SOI衬底，各个描述被整体包括在内作为参考。
根据本公开的一些特殊的示例性实施例，衬底材料101可以包括具有(100)的面取向的单晶硅。或者，衬底材料101可以是任何其它合适的衬底，诸如本领域公知的半导体衬底或非半导体衬底。掩埋绝缘材料层可以由约25nm或更小的厚度的氧化硅膜形成。半导体层例如可以由半导体材料形成，诸如例如硅的包含硅的材料。根据此处的一些特殊的示例性例子，半导体层可以是具有(100)的面取向(平行于取向平面或凹槽的(110)或(100)的晶体取向)的P型单晶硅。或者，半导体层可以由硅锗等形成。根据一些示例性实施例，半导体层可以具有20nm或更小的厚度，例如约5-10nm。
根据本公开的一些示例性实施例，沟槽隔离结构102可以形成在SOI衬底中，沟槽隔离结构102限定区域SOIA和区域SOIB。例如，沟槽隔离结构102可以隔开区域SOIA和SOIB。根据一些特殊的示例性例子，沟槽隔离结构102可以是浅沟槽隔离(STI)和/或可以根据STI形成技术形成。例如，SOI衬底可以在制造期间的早期被图案化，并且沟槽(未示例出)可以根据图案化(未示例出)被蚀刻到SOI衬底中，沟槽(未示例出)至少延伸穿过半导体并且进入掩埋绝缘材料内。例如，沟槽(未示例出)可以至少部分地延伸到掩埋绝缘材料中。根据一些非限制性例子，沟槽(未示例出)可以被蚀刻到掩埋绝缘材料中以暴露衬底材料101的上表面或者可以被蚀刻到衬底材料101中。随后，沟槽(未示例出)可以由诸如氧化硅和/或氮化硅的绝缘材料填充。
参考图1，沟槽隔离结构102可以横向地将区域SOIA中的衬底材料101的上部101A和区域SOIB中的衬底材料101的上部101B隔开。此外，沟槽隔离结构102可以将区域SOIA中的掩埋绝缘材料103A和区域SOIB中的掩埋绝缘材料103B隔开。另外，沟槽隔离结构102可以将区域SOIA中的半导体层105A和被设置在区域SOIB中的导电层部分105B隔开并隔离，也就是，区域SOIA中的半导体层105A可以与设置在区域SOIB中的导电层部分105B绝缘。
根据本公开的一些示例性实施例，沟槽隔离结构102可以横向地包围(至少部分地)并且隔开区域SOIA和SOIB。
虽然沟槽隔离结构102被示例出为直接与区域SOIA、SOIB中的每一者相邻，但是这对本公开不构成任何限制，并且本领域的技术人员将理解，至少一个另外的沟槽隔离结构(未示例出)和/或至少一个另外的半导体器件(未示例出)可以形成在区域SOIA、SOIB之间。
根据本公开的一些示例性实施例，导电层部分105B可以由导电材料形成，例如，当形成先进技术节点的先进半导体器件的电极，例如电极金属时，在本领域中使用的电极材料，例如，金属、金属合金、钨等。根据本公开的一些示例性实施例，半导体层105A和导电层部分105B可以由不同的材料形成。或者，半导体层105A和导电层部分105B都可以由包含硅的材料形成，并且可以在掺杂水平上不同，例如，导电层部分105B的导电性水平可以显著高于半导体层105A的导电性水平。
根据本公开的一些示例性实施例，可以通过用适当的导电材料替代区域SOIB中的半导体层(未示例出)来形成导电层部分105B。根据一些其它示例性实施例，可以通过选择性地将掺杂剂注入区域SOIB中的半导体层中，而在区域SOIB中强掺杂半导体层来形成导电层部分105B。
根据本公开的一些示例性实施例，半导体器件结构100可以包括形成在区域SOIA之中和之上的半导体器件110A，以及形成在区域SOIB之中和之上的电容器结构110B。半导体器件110A可以由栅极结构111A形成，栅极结构111A包括形成在半导体层105A上的导电栅电极材料113A，并且通过形成在栅电极材料113A与半导体层105A之间的栅极电介质材料115A而与半导体层105A隔开。根据此处的一些示例性例子，栅极电介质材料115A可以包括至少一层电介质材料，例如，至少一层氧化硅材料和至少一层高k材料(k值为10或更大)和/或至少一层铁电高k材料。根据此处的一些特殊的示例性例子，栅极电介质材料115A可以包括氧化铪材料。根据一些示例性例子，栅电极材料113A可以是本领域中公知的非晶硅、多晶硅和电极金属中的一者。栅电极材料113A可以具有形成在其上的硅化物部117，例如硅化镍等。
参考图1，升高的源/漏区119可以在区域SOIA上的栅极结构111A的相对侧上邻近栅极结构111A形成。升高的源/漏区119可以通过在半导体层105A上外延生长半导体材料来形成。根据此处的一些示例性例子，升高的源/漏区119可以由能够在半导体层105A上外延生长的掺杂或未掺杂的半导体材料形成。根据此处的一些特殊的示例性例子，升高的源/漏区119可以包括硅、硅锗、碳化硅等。升高的源/漏区119与栅电极材料113A之间的间隔可以通过间隔物结构121A来调节，该间隔物结构包括至少一个侧壁间隔物，例如，本领域中公知的间隔物“零”以及可选的间隔物“一”。间隔物结构121A可以包括至少一层，并且可以包括氧化硅和氮化硅中的至少一者。在升高的源/漏区119上，可以提供硅化物部123，硅化物部123与位于硅化物区域123的上表面区域上的接触125接触。接触125可以由阻挡材料124(例如，TiN)以及与硅化物部123的上表面接触的接触形成材料(例如，钨)形成。尽管未明确示出，但是栅极结构111A可以与相应的接触(未示例出)接触，该接触接触栅极结构111A的硅化物部的上表面区域。本领域的技术人员将理解，栅极接触(未示例出)可能不在图1所示例的截面图中，因为栅极接触(未示例出)可能位于所示例的纸平面之外。
仍然参考图1，电容器结构110B可以包括由导电层部分105B形成的第一电极，该导电层部分105B在一个实施例中可以替代区域SOIB中的半导体层。电容器器件110B可以进一步包括形成在第一电极105B上并且通过电介质层115B而与第一电极105B隔开的第二电极113B。根据此处的一些示例性例子，电介质层115B可以包括至少一个电介质材料的子层，例如，至少一个氧化硅材料的子层和至少一个高k材料的子层和/或至少一个铁电高k材料的子层。根据此处的一些特殊的示例性例子，电介质层115B可以包括氧化铪材料。
根据本公开的一些特殊的示例性实施例，电介质层115B和栅极电介质材料115A可以由相同的电介质材料和/或组合物形成。
根据本公开的一些示例性实施例，第二电极113B可以形成在第一电极105B的上表面的至少一部分上，即，当从垂直于区域SOIB的上表面区域的顶视图中(垂直于导电层部分105B的上表面的方向)观察时，第二电极113B可以至少部分地覆盖第一电极105B。在完整阅读本公开之后，本领域的技术人员将理解，可以通过适当地确定第一电极105B和/或第二电极113B的尺寸，和/或针对第一电极105B和/或第二电极113B选择适当的材料，以及通过选择介于第一电极105与第二电极113B之间的绝缘材料115B的适当材料和/或组合物，以及通过调整绝缘材料115B的适当厚度，来调整电容器器件110B的电容。例如，当采用高k材料用于绝缘材料115B时，尽管可能减小第一电极105B和/或第二电极113B的几何尺寸，但是可以实现高电容。
根据本公开的一些示例性实施例，第二电极113B和绝缘材料115B可以形成至少两层的叠层，该叠层被侧壁间隔物结构120横向地包围。侧壁间隔结构120可以由至少一个侧壁间隔物形成并且可以包括氧化硅和氮化硅中的至少一者以及低k材料和应力诱导材料层(例如，PEN)。根据此处的一些特殊的示例性例子，侧壁间隔物结构120可以平行于半导体器件110A的间隔物结构121A的侧壁间隔物结构而形成。
根据本公开的一些示例性实施例，电介质层122可以形成在叠层113B、115B上，电介质层122覆盖第二电极113B的上表面、侧壁间隔物结构120和未被绝缘材料115B覆盖的区域SOIB的上表面的一部分。此外，类似于间隔物结构121A(例如，间隔物结构121A的帽盖材料)，可以形成覆盖叠层111B的绝缘材料层121B。
根据本公开的一些示例性实施例，第一电极105B可以与接触127接触，接触127延伸穿过层121B、122以接触第一电极105B。根据此处的一些特殊的示例性例子，接触127和第一电极105B可以由相同的材料形成。在这种情况下，第一电极105B通过例如金属、金属合金、钨等的导电电极提供。根据此处的一些特殊的示例性例子，接触127和/或第一电极105B可以进一步包括阻挡层128，阻挡层128包围第一电极105B的电极材料和接触127的接触材料。根据此处的一些特殊的示例性例子，阻挡层128可以由金属、金属合金、TiN等形成。
根据一些示例性实施例，如图1中示意性所示，第二电极113B可以被阻挡层129(例如，由TiN形成)包围。此外，类似于与第一电极105B接触的接触127，第二电极113B可以与接触(在图1的截面图中未示例出)接触。
根据本公开的一些示例性实施例，当在FEOL和MEOL处理(接触125、127在MEOL处理期间形成)中形成嵌入式DRAM结构(未示例出)时，可以采用半导体器件结构100。根据本公开的一些示例性实施例，到第一电极105B的接触127可以具有第一宽度w1(即，至少在图1中的示意图的纸平面中取得的宽度尺寸)，并且接触125可以具有在图1的纸平面中取得的相应宽度w2，其中w1＞w2。根据此处的一些特殊的示例性例子，w1＞2-3×w2，但这不是以任何方式作出的限制。根据本公开的一些特殊的示例性但非限制性例子，w 2可以在约25-40nm的范围内。
关于图2-11，将在下面更详细地解释根据本公开的一些示例性实施例的形成半导体器件结构的方法。
图2示意性地示例出在制造期间的早期，当提供绝缘体上半导体(SOI)衬底时的半导体器件结构200，SOI衬底包括半导体层205、衬底材料201和形成在半导体层205与衬底材料201之间的掩埋绝缘材料203。本领域的技术人员将理解，SOI衬底可以基本上对应如上关于图1所述的SOI衬底。因此，其公开内容全部纳入作为参考。
图3a示意性地示例出在形成沟槽隔离结构202之后，在制造期间的更高级阶段的半导体器件结构200，沟槽隔离结构202限定区域SOIA2并限定区域SOIB2。根据本公开的一些示例性实施例，沟槽隔离结构202可以将区域SOIA2与SOIB2隔开。根据一些特殊的示例性例子，沟槽隔离结构202可以类似于如上所述的沟槽隔离结构102。例如，沟槽隔离结构202可以是浅沟槽隔离(STI)和/或可以根据STI形成技术而形成。例如，SOI衬底可以在制造期间的早期被图案化，并且沟槽(未示例出)可以根据图案化(未示例出)被蚀刻到SOI衬底中，沟槽(未示例出)至少延伸穿过半导体层并且进入掩埋绝缘材料。例如，沟槽(未示例出)可以至少部分地延伸到掩埋绝缘材料中。根据一些非限制性的例子，沟槽(未示例出)可以被蚀刻到掩埋绝缘材料中以暴露衬底材料201的上表面或者可以被蚀刻到衬底材料201中。随后，沟槽(未示例出)可以由诸如氧化硅和/或氮化硅的绝缘材料填充。
根据本公开的一些示例性实施例，沟槽隔离结构202可以横向地包围(至少部分地)并且隔开区域SOIA2和SOIB2。
关于图3b，示意性地示例出SOI衬底的顶视图，其中如图3a中示意性所示的截面图在图3b的顶视图中由线3a-3a示出。因此，区域SOIA2可以被沟槽隔离结构202横向地包围。区域SOIB2可以至少部分地被沟槽隔离件202包围。根据此处的一些特殊的示例性例子，区域SOIB2可以被沟槽离结构202横向地包围，如图3b中的虚线所示，其中区域SOIB2可以延伸到沟槽隔离202中，从而使得在区域SOIB2的一侧，沟槽隔离结构202的宽度尺寸减小。根据此处的一些特殊的示例性例子，沟槽隔离结构202的宽度尺寸可以在沿着沟槽隔离结构的位置处减小，例如，不在区域SOIB2面向区域SOIA2的一侧。根据一些示例性例子，在两个区域SOIB2与SOIA1之间延伸的沟槽隔离结构202的宽度尺寸可以不减小。这并不限制本公开，并且本领域的技术人员将理解，沟槽隔离结构202可具有沿着区域SOIB2的每一侧的基本均匀的宽度尺寸。
图4示意性地示例出在多个层213、215、216可以形成在区域SOIA2和SOIB2上之后，在制造期间的更高级阶段的半导体器件结构200。根据此处的一些特殊的示例性例子，层213、215、216中的至少一者可以通过原子层沉积(ALD)、物理气相沉积(PVD)和化学气相沉积(CVD)技术中的至少一种而被毯式沉积。
根据本公开的一些示例性实施例，可以在区域SOIA2和SOIB2上形成栅极电介质材料215。栅极电介质材料215可以包括氧化硅、氧化铪、氮氧化硅、铁电氧化铪、功函数调节材料等中的至少一种。
根据本公开的一些示例性实施例，栅电极材料213可以形成在栅极电介质材料215上，栅电极材料213包括本领域中公知的多晶硅、非晶硅和电极金属中的一者。
根据本公开的一些示例性实施例，可以在栅电极材料213上形成例如氧化硅和氮化硅中的一者的帽盖层216。
图5a示意性地示例出在根据公知的栅极图案化技术(例如，借助光刻技术，该技术以光刻的方式图案化在区域SOIA2和SOIB2上形成的抗蚀剂或硬掩模，从而导致在各个区域SOIA2和SOIB2上形成栅极结构211A和叠层211B)图案化层213、215、216之后，在制造期间的更高级阶段的半导体器件结构200。因此，栅极结构211A可以包括栅极电介质215A、栅电极213A和栅极帽盖216A。因此，叠层211B可以包括在区域SOIB2中的半导体层205B的上表面上形成的绝缘材料215B、电极层213B和帽盖层216B。
根据本公开的一些示例性实施例，叠层211B可以形成在区域SOIB2上，以便部分地覆盖区域SOIB2中的半导体层205B的上表面。根据此处的一些特殊的示例性例子，叠层211B可以覆盖半导体层205B的上表面的至少50％，例如，在任何情况下，半导体层205B的上表面的至少60％或半导体层205B的上表面的至少75％或半导体层205B的上表面的至少90％，而不覆盖半导体层205B的整个上表面。
根据本公开的一些示例性例子，叠层211A和/或叠层211B可以在沟槽隔离结构202上具有足够的延伸，以允许接触(未示例出，接触在制造期间的稍后阶段形成)落在叠层211A和/或叠层211B上，而不与区域SOIA2和/或区域SOIB2接触。在此处的一些特殊的示例性例子中，叠层211A和/或叠层211B可以在整个区域SOIA2和/或区域SOIB2上延伸。
关于图5b，在顶视图中示意性地示例出上面关于图5a描述的阶段中的半导体器件结构200，其中图5a的截面图通过图5b中的线5a-5a在图5b中示出。
图6示意性地示例出在将区域SOIA2暴露以作进一步处理的同时，在区域SOIB2上形成绝缘材料层221B之后，在制造期间的更高级阶段的半导体器件结构200。根据进一步的处理，如图6中示意性示例，升高的源/漏区219在位于栅极结构211A的相对侧处的与栅极结构211A相邻的区域SOIA2中形成。根据此处的一些示例性例子，可以通过在半导体层205A的暴露的上表面上外延生长掺杂或未掺杂的半导体材料来形成升高的源/漏区219。
根据本公开的一些示例性实施例，绝缘材料层221B可以被地毯式地沉积在区域SOIA2和SOIB2上，然后在区域SOIB2上遮蔽绝缘材料层221B，将区域SOIA2上的绝缘材料暴露以执行各向异性蚀刻工艺，从而产生间隔物结构221A。随后，可以形成升高的源/漏区219，同时防止区域SOIB2被绝缘材料层221B进一步处理。
根据本公开的一些示例性实施例，升高的源/漏区219可以包括硅、硅锗、碳化硅等。
图7示意性地示例出在升高的源/漏区219之中和之上形成硅化物部223并且在栅电极材料213A之中和之上形成硅化物部217之后，在制造期间的更高级阶段的半导体器件结构200。根据本公开的一些示例性实施例，在图6所示例的阶段之后，可以执行用于去除栅极结构211A的栅极帽盖的工艺，该工艺暴露栅电极材料213A的上表面。同时，可以暴露叠层211B的电极材料213B的上表面。随后，绝缘材料层222可以形成在叠层211B上以及在先前工艺中暴露的半导体层205B的被暴露的上表面，其中侧壁间隔物SpA、SpB可以在暴露栅电极材料层213A和电极层213B的上表面时，通过图6中的间隔物结构221和绝缘材料层221B形成。在封装叠层211B以及通过绝缘材料层222保护区域SOIB2中的半导体层205B的剩余暴露表面之后，可以通过沉积金属材料(例如镍)，并且如图7所示例，以自对准方式执行用于形成硅化物部(即，硅化物部)的退火步骤来执行硅化。在去除剩余的未反应的金属材料之后，硅化物部217(即，图7中自对准的硅化物部217、223)留下。
图8示意性地示例出在区域SOIA2和SOIB2上沉积绝缘材料222L之后，在制造期间的更高级阶段的半导体器件结构200，其中绝缘材料222L封装区域SOIA2和SOIB2中的每一者。根据本公开的一些示例性实施例，绝缘材料层222L可以是氮化物材料，例如，诸如PEN的应力诱导氮化物。随后，可以在区域SOIA2和SOIB2上沉积层间电介质ILD120，层间电介质ILD120是本领域中公知的层间电介质，例如低k电介质等。
根据本公开的一些示例性实施例，可以执行平坦化工艺，例如，化学机械平坦化(CMP)，以在进一步处理之前平坦化层间电介质ILD120。
图9示意性地示例出在可以执行层间电介质ILD120的图案化以及在层间电介质ILD120中形成接触孔232、233、234和236之后，在制造期间的更高级阶段的半导体器件结构200。接触孔232延伸穿过层间电介质120、绝缘材料层222L并暴露硅化物部223的上表面区域。本领域的技术人员将理解，用于接触栅极结构211A的硅化物部217的接触孔未示例出，因为该接触孔可能在图9中示例的平面之外。然而，位于图9中示例的平面之外的接触孔236和接触孔233由虚线示意性地示例出，表示接触孔233和接触孔236可能不与接触孔232和234位于相同的平面中。接触孔233和236暴露栅极结构211A和电极材料213B的上表面部分。接触孔234暴露与叠层211B相邻的半导体层205B的上表面部分。
根据本公开的一些示例性实施例，接触孔234和236可以具有宽度w3(即，至少在图9中的示意图的纸平面中取得的宽度尺寸)，以及接触孔232可以具有在图9的纸平面中取得的相应的宽度w4(接触孔233也有可能如此，尽管宽度不在纸平面中而是在与纸平面平行的相应平面中取得)，其中w3＞w4。根据此处的一些特殊的示例性例子，与上述w1和w2的值的类似，w3＞2-3×w4。
图10示意性地示例出在执行用于通过接触孔234和236去除电极材料213B和半导体层205B的蚀刻工艺(例如，湿式蚀刻工艺)留下相应的空的空间es1和es2之后，在制造期间的更高级阶段的半导体器件结构200。本领域的技术人员将理解，可以通过适当的掩模来保护区域SOIA2免于至少一个蚀刻工艺的蚀刻。
根据本公开的一些示例性实施例，可以执行两个附加的单独的遮蔽步骤，用于依次遮蔽每个接触孔234和236，以依次去除电极材料213B和半导体层205B中的每一者。也就是说，接触孔234和236中的一者可以被覆盖，同时留下接触孔234和236中的另一者未被覆盖以执行去除半导体层205B和电极材料213B中的相应一者的第一蚀刻工艺，去除掩模并且遮蔽接触孔234和236中的另一者，并执行去除半导体层205B和电极材料213B中的剩余的一者的另外的蚀刻工艺。因此，可以形成空的空间es1和es2。
本领域的技术人员将理解，根据本公开的一些示例性实施例，至少可以与适当的图案化工艺(未示例出)一起，在相同的掩模(未示例出)中形成接触孔232和234。应当理解，接触孔落在半导体器件210A的硅化物部上，半导体层205A被保护以免受用于形成接触孔232和233的蚀刻剂的蚀刻。因此，至少可以并行地形成接触孔232和234。
根据此处的一些特殊的示例性例子，可以执行至少一个TMAH蚀刻以去除半导体层205B和电极材料213B，并形成空的空间es1和es2。
随后，可以将接触孔232暴露以作进一步处理。
图11示意性地示例出在执行填充工艺以及图10中的接触孔232、234和236中的每一者由至少一种接触形成材料填充之后，在制造期间的更高级阶段的半导体器件结构200。
根据本公开的一些示例性实施例，图10中的接触孔232和233可以由阻挡层(例如，通过ALD的TiN的保形沉积)和接触填充物(例如，通过CVD填充钨)来填充，其中包括接触材料243和阻挡层241的接触242以及包括阻挡层和接触填充物的接触250形成在区域SOIA2上。因此，可以获得类似于图1中所述的半导体器件110A的半导体器件210A。
根据本公开的一些示例性实施例，图10中的接触孔236可以由阻挡层(例如，通过ALD的TiN的保形沉积)和接触物填充(例如，通过CVD填充钨)来填充，其中包括接触材料244和阻挡层245的接触246形成在区域SOIB2上。
根据本公开的一些示例性实施例，图10中的接触孔234可以由阻挡层(例如，通过ALD的TiN的保形沉积)和接触填充(例如，通过CVD填充钨)来填充，其中包括接触材料247和阻挡层249的接触248形成在区域SOIB2上。因此，可以获得类似于图1中所述的电容器结构110B的电容器结构210B。
根据本公开的一些示例性实施例，电容器结构210B可以包括由叠层211B中的接触材料244给出的第一电极，以及由替代区域SOIB2的半导体层205B的接触材料247给出的第二电极。
虽然沟槽隔离结构202被示出为直接与区域SOIA2、SOIB2中的每一者相邻，但是这对本公开不构成任何限制，并且本领域的技术人员将理解，至少一个另外的沟槽隔离结构(未示例出)和/或至少一个另外的半导体器件(未示例出)可以在区域SOIA2与SOIB2之间形成。
综上所述，上面详细的描述公开了提供半导体器件结构(100；200)的以下第一实施例，此结构包括：SOI衬底，该衬底包括半导体层(105A；205A、205B)、衬底材料(101、201)和位于半导体层与衬底材料之间的绝缘材料层(103A、103B；203A、203B)；形成在SOI衬底中的沟槽隔离结构(102；202)，该沟槽隔离结构限定第一区域(SOIB；SOIB2)和第二区域(SOIA；SOIA2)；以及形成在第一区域(SOIB；SOIB2)中的电容器器件，该电容器器件包括由形成在掩埋绝缘材料层上的第一区域中的导电层部分(105B；247)形成的第一电极(105B；247)，该导电层部分至少部分地替代第一区域中的半导体层，形成在第一电极上的第二电极，以及形成在第一电极与第二电极之间的绝缘材料(115B；215B)。
根据此处的一些特殊的示例性例子，半导体器件结构(100；200)可以进一步包括通过沟槽隔离结构而与第一区域隔开的第二区域(SOIA；SOIA2)，第二区域包括在第二区域中的半导体层(105A；205A)上设置的栅极电介质材料(115A；215A)上形成的栅极结构(111A；211A)。
根据上述本公开的一些实施例，可以在FEOL处理期间形成例如MIM电容器的电容器结构，而不会对工艺流程增加太多的复杂性。根据此处的一些示例性例子，可以使用SOI衬底的薄半导体层，并且电容器结构的绝缘材料可以与在FEOL处理期间集成的栅极结构并行地形成。然后，电容器结构的上下电极以相对于绝缘材料的自对准方式设置。根据本公开的一些示例性实施例，可以在不需要附加遮蔽的情况下，使用SOI衬底的上层作为下电极，使用栅极层作为上电极来设置电容器结构。
根据本公开的一些示例性实施例，可以在不需要沟槽、不需要金属化层中的金属电极、允许金属化层“1”唯一地用于定线的情况下设置使用SOI膜和栅极的电容器结构。
根据本公开的一些示例性实施例，电容器结构的电极可以通过使用替代的类栅极取代方法，用接触填充材料(例如钨，以及可选地，TiN)填充SOI衬底和栅极结构的上层的部分而设置，该部分平行于源/漏区和/或栅极结构的常规接触。根据本公开的一些示例性实施例，当形成电容器结构时，不需要新的遮蔽步骤，其中通过Rx蚀刻(蚀刻电容器器件的有源区)对SOI电极进行图案化，并且上电极可以借助栅极蚀刻而被图案化。
根据本公开的一些示例性实施例，存在两个掩模选项：中性选项，其中电极填充可以与接触膜组合而不使用附加掩模，以及一个掩模选项，当形成电容器接触开口用于允许去除SOI衬底的半导体层的半导体材料时，该选项需要一个额外的接触掩模。
上面公开的特定实施例仅是示例性的，因为本发明可以通过对于获益于此处的教导的本领域的技术人员显而易见的不同但等效的方式进行变型和实践。例如，上面提出的工艺步骤可以以不同的顺序执行。此外，除了以下权利要求中所述以外，本文所示的结构或设计的细节不受任何限制。因此，显而易见的是，上述公开的特定实施例可以被改变或变型，并且所有这些变化都被认为在本发明的范围和精神内。需要指出，本说明书和所附权利要求中使用诸如“第一”、“第二”、“第三”或“第四”的术语来描述各种工艺或结构只是用作对这些步骤/结构的简略参考，并不一定暗示以该有序的顺序执行/形成这样的步骤/结构。当然，取决于准确的权利要求语言，可能需要也可能不需要这些工艺的有序的顺序。因此，本文寻求的保护在下面的权利要求中提出。

Claims (20)

1.一种半导体器件结构，包括：
绝缘体上半导体(SOI)衬底，所述SOI衬底包括半导体层、衬底材料以及位于所述半导体层与所述衬底材料之间的掩埋绝缘材料层；
沟槽隔离结构，其位于所述SOI衬底的至少一部分中；
电容器器件，其形成在与所述沟槽隔离结构相邻的第一区域中，
所述电容器器件包括：
第一电极，其包括位于所述掩埋绝缘材料层上方的所述第一区域中的导电层部分，所述导电层部分至少部分地替代所述第一区域中的所述半导体层；
第二电极，其位于所述第一电极的上方；以及
绝缘材料，其形成在所述第一电极与所述第二电极之间。
2.根据权利要求1所述的半导体器件结构，其中所述第一电极和所述第二电极由导电材料形成。
3.根据权利要求2所述的半导体器件结构，其中所述导电材料包括金属。
4.根据权利要求2所述的半导体器件结构，其中所述第一电极通过位于所述第一电极与所述绝缘材料之间的阻挡材料而与所述绝缘材料隔开。
5.根据权利要求2所述的半导体器件结构，其中所述第二电极通过位于所述第二电极与所述绝缘材料之间的阻挡材料而与所述绝缘材料隔开。
6.根据权利要求1所述的半导体器件结构，进一步包括通过所述沟槽隔离结构而与所述第一区域隔开的第二区域，所述第二区域包括在所述第二区域中的所述半导体层上设置的栅极电介质材料上形成的栅极结构。
7.根据权利要求6所述的半导体器件结构，进一步包括形成在所述栅极结构的相对侧的源区和漏区。
8.根据权利要求7所述的半导体器件结构，其中所述源区和漏区包括具有硅化物接触部的升高的源区和漏区。
9.根据权利要求8所述的半导体器件结构，其中所述硅化物接触部包括硅化镍。
10.根据权利要求6所述的半导体器件结构，其中所述栅极电介质材料和所述绝缘材料由相同的材料形成。
11.一种形成半导体器件结构的方法，包括：
提供绝缘体上半导体(SOI)衬底，所述SOI衬底包括半导体层、衬底材料以及位于所述半导体层与所述衬底材料之间的掩埋绝缘材料层；
在所述SOI衬底的至少一部分中形成沟槽隔离结构；
在与所述沟槽隔离结构相邻的第一区域上形成绝缘材料；
在所述第一区域中的所述绝缘材料上形成第一导电材料；以及
用第二导电材料替代所述第一区域中的所述半导体层。
12.根据权利要求11所述的方法，其中所述第一和第二导电材料由相同的导电材料形成。
13.根据权利要求11所述的方法，进一步包括：
在所述第一区域上形成所述绝缘材料之后并且在形成所述第一导电材料之前，在所述第一区域上沉积虚设电极材料；
从所述第一区域上方部分地去除所述虚设电极材料和所述绝缘材料，以便部分地暴露所述第一区域中的所述半导体层的上表面区域，所述剩余的虚设电极材料和所述绝缘材料形成叠层；
使用封装材料覆盖所述叠层，同时使所述上表面部分部分地暴露；
部分地暴露所述叠层的上表面区域；以及
当在所述第一有源区域中的所述绝缘材料上形成所述第一导电材料时，用所述第一导电材料替代所述叠层的所述虚设电极材料。
14.根据权利要求13所述的方法，进一步包括用所述第二导电材料替代所述第一区域中的所述半导体层。
15.根据权利要求14所述的方法，其中所述半导体层和所述虚设电极材料被同时替代。
16.根据权利要求11所述的方法，进一步包括在通过所述沟槽隔离结构而与所述第一区域隔开的第二区域中形成栅极结构。
17.根据权利要求16所述的方法，其中形成所述栅极结构包括：
在所述第一区域上形成所述绝缘材料；
在所述第一和第二区域上形成栅电极材料，进一步包括：
图案化在所述第一和第二区域上的所述形成的绝缘材料和所述栅电极材料，其中所述栅极结构在所述第二区域上形成以及叠层在所述第一区域上形成，所述叠层部分地覆盖所述半导体层的上表面；
使用封装材料覆盖所述栅极结构和所述叠层；
部分地暴露所述叠层的上表面区域和在所述第一区域中的邻近所述叠层的所述半导体层的上表面区域；以及
当在所述第一有源区域中的所述绝缘材料上形成所述第一导电材料时，用所述第一导电材料替代所述叠层的所述栅电极材料。
18.根据权利要求17所述的方法，进一步包括用所述第二导电材料替代所述第一区域中的所述半导体层。
19.根据权利要求18所述的方法，其中所述半导体层和所述叠层的所述栅电极材料被同时替代。
20.根据权利要求17所述的方法，进一步包括当部分地暴露所述第一区域中的所述上表面区域时，在所述第二区域中形成到源区和漏区的接触孔，其中所述源区和漏区被设置在所述第二区域中的所述栅极结构的相对侧。
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