TW201812855A - 具有自對準電容器裝置的半導體裝置結構 - Google Patents

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Abstract

揭示一種半導體裝置結構，包括一半導體覆絕緣層(SOI)基板，該SOI基板包含一半導體層、一基板材料和一埋藏絕緣材料層，其安置於該半導體層與該基板材料之間；一溝槽隔離結構，其安置於該SOI基板之至少一部分中，該溝槽隔離結構界定出該SOI基板中的一第一區；以及一電容器裝置，其形成在該第一區中，該電容器裝置包含一第一電極，其由形成在該埋藏絕緣材料層上的第一區中的一導電層部分形成，該導電層部分至少部分地取代該第一區中的半導體層；一第二電極，其形成在該第一電極上方；以及一絕緣材料，其形成在該第一電極與該第二電極之間。

Description

具有自對準電容器裝置的半導體裝置結構
本發明所揭示內容係關於一種半導體裝置結構和一種方法，尤其係關於一種具有先進矽覆絕緣體(SOI)技術中的自對準電容器裝置的半導體裝置結構，以及一種在先進技術節點形成相應半導體裝置結構之方法。
在遵循摩爾定律(Moore’s Law)所加諸約束的持續發展任務中，完全耗盡矽覆絕緣體(「Fully depleted silicon-on-insulator，FDSOI」)似乎是在22nm及往後之技術節點製造半導體裝置的下一代技術中前景看好的候選者。除了FDSOI能結合高性能和低功耗之外，配合對電源管理設計技術的極佳回應，如FDSOI技術中採用的製程與多維半導體裝置(例如鰭狀場效電晶體(FinFET))相比時，相對較簡單並實際代表慣用平面塊體互補金氧半導體(CMOS)技術之低風險演進。
一般來說，半導體覆絕緣層(Semiconductor-On-Insulator，SOI)技術運用形成在埋藏絕緣(氧化物(BOX))層上、進而形成在塊體半導體基板上的半導體或主動層(例如矽、鍺或鍺化矽)所形成的特殊種類之基板。舉例來說，在N型SOI裝置之情況下，P型半導體薄膜夾在閘極氧化物(Gate oxide，GOX)與該BOX層之間。慣用上，有兩種類型之SOI裝置：部分耗盡 SOI(Partially depleted SOI，PDSOI)裝置和完全耗盡SOI(FDSOI)裝置，其中該BOX層之厚度在PDSOI(約150nm)中大於在FDSOI(20-30nm)中。設置於該BOX層上的半導體層之厚度在FDSOI中比在PDSOI中明顯更薄，即在FDSOI中為5-15nm，而在PDSOI中為約60-80nm。FET裝置之類型，亦即負通道場效電晶體(NFET)或正通道場效電晶體(PFET)，透過該高k值金屬閘極堆疊之功函數和該等磊晶地成長的昇起式源/汲極(Raised source/drain，RSD)區之摻雜(NFET：磷(P)摻雜Si磊晶；PFET：硼(B)摻雜SiGe磊晶)而在FDSOI中界定出。PFET裝置可能視需要地具有SiGe通道。
一般來說，FDSOI裝置之通道已完全耗盡，而且並非依基板之類型而定。特別是，通道植入未進行，然而FDSOI基板之BOX層上的薄半導體薄膜通常微弱地磷(P)摻雜，但這在FDSOI技術中不重要。
除了代表積體電路之主要部件的電晶體裝置(大多數為MOSFET裝置)之外，在積體電路中經常採用電容器等被動裝置。舉例來說，需要去耦電容器以穩定晶片的電源並降低雜訊，而使用提供良好回程路徑的去耦電容器時，可能克服金屬化層中的走線效應並改善信號完整性。在另一範例中，電容器可能在代表電腦裝置中的記憶體之基本建構模塊的記憶晶胞中採用。
一般來說，記憶晶胞為儲存二進制資訊之一位元的電路。記憶晶胞可能設定為儲存邏輯「1」(高電壓位準)，並重新設定為儲存邏輯「0」(低電壓位準)。記憶晶胞之值會維持和儲存直到透過設定或重新設定程序而變更。在讀取程序中，記憶晶胞之值會存取和讀出。
一種記憶體類型由動態隨機存取記憶體(Dynamic random access memory，DRAM)給定。該DRAM類型之記憶晶胞包含一電容器，其在積體電路內，該電容器用於儲存資料之一位元。特別是，該電容器可擇一進行充電或放電，用於代表邏輯狀態，亦即一位元之該等兩個值。然而，由於該DRAM類型之記憶晶胞之佈局與例如該靜態隨機存取記憶體類型 (Static random access memory type，SRAM)之記憶晶胞相比具有更小的佈局，因此該DRAM類型之記憶晶胞可更密集地堆積，從而產生更便宜具有更大容量的記憶體。慣用上，SRAM記憶體用於包括在現代微處理器晶片中的晶載快取。
一般來說，電容器可能實行為所謂的金屬-絕緣體-金屬(Metal-insulator-metal，MIM)電容器，其中兩個金屬電極由絕緣材料隔開。美國專利申請號No.7,768,099顯示MIM電容器與鑲嵌互連結構之積體，其中鑲嵌互連結構經由設置於半導體基板上方的層間介電層與MIM電容器鑲嵌結構一起形成。美國專利發表文件號No.2009/0230474顯示包括以不同層級形成在半導體覆絕緣層(SOI)基板上的至少一個電容器的半導體裝置，其中該至少一個電容器耦合到該SOI基板之主動層。相應電容器在所謂的「後段」(Back-end-of-line，BEOL)製程過程中形成，其中金屬層在形成電容器時使用，因此增加金屬層之走線中的複雜度和密度，並浪費設計和晶片資源。
美國專利申請號No.8,709,890顯示與採用取代閘極技術的CMOS電晶體積體的晶載電容器。於文中，該等電容器結構運用緊鄰該電容器之電極的昇起式源/汲極結構，以及對於取代閘極技術之使用增加製程流程之複雜度。
因此，所需為提供一種在先進技術節點具有電容器裝置的半導體裝置結構，其中避免了面積消耗，而且至少未增加製程流程之複雜度。
下列呈現本發明之簡化總結，以便提供對本發明之一些態樣的基本理解。此總結不是本發明之詳盡概述，並非旨在識別本發明之主要或關鍵要素，或描繪本發明之範疇。其唯一目的是以簡化形式呈現一些概念，作為稍後討論的更詳細描述的序言。
本發明所揭示內容在第一態樣中提供一種半導體裝置結 構。依據文中的一些例示性具體實施例，該半導體裝置結構可能包括一半導體覆絕緣層(SOI)基板，該SOI基板包含一半導體層、一基板材料和一埋藏絕緣材料層，其安置於該半導體層與該基板材料之間；一溝槽隔離結構，其安置於該SOI基板之至少一部分中；以及一電容器裝置，其形成在緊鄰該溝槽隔離結構的一第一區中，該電容器裝置包含一第一電極，包含一導電層部分，其安置於該埋藏絕緣材料層上的第一區中，該導電層部分至少部分地取代該第一區中的半導體層；一第二電極，其安置於該第一電極上方；以及一絕緣材料，其形成在該第一電極與該第二電極之間。
本發明所揭示內容在第二態樣中更提供一種形成半導體裝置結構之方法。依據文中的一些例示性具體實施例，該方法可能包括提供一半導體覆絕緣層(SOI)基板，該SOI基板包含一半導體層、一基板材料和一埋藏絕緣材料層，其安置於該半導體層與該基板材料之間；在該SOI基板之至少一部分中形成一溝槽隔離結構；在緊鄰該溝槽隔離結構的一第一區上方形成一絕緣材料；在該第一區中的絕緣材料上形成一第一導電性材料；以及由一第二導電性材料取代該第一區中的半導體層。
100、200‧‧‧半導體裝置結構
101、201‧‧‧基板材料
101A‧‧‧該SOIA區中的基板材料101之上部部分
101B‧‧‧該SOIB區中的基板材料101之上部部分
102、202‧‧‧溝槽隔離結構
103A、103B‧‧‧埋藏絕緣材料
105A、205、205A、205B‧‧‧半導體層
105B‧‧‧導電層部分；第一電極
110A、210A‧‧‧半導體裝置
110B‧‧‧電容器結構；電容器裝置
111A‧‧‧閘極結構
111B、211B‧‧‧層堆疊
113A‧‧‧導電閘極電極材料；閘極電極材料
113B‧‧‧第二電極
115A、215‧‧‧閘極介電體材料
115B‧‧‧介電層；絕緣材料
117、217、223‧‧‧矽化物
119、219‧‧‧昇起式源/汲極區
120‧‧‧側壁間隔件結構；層間介電質ILD
121A、221A‧‧‧間隔件結構
121B、222、221B‧‧‧絕緣材料層
122‧‧‧介電層
123‧‧‧矽化物
124‧‧‧阻障材料
125、127、242、246、248、250‧‧‧接點
128、129、241、245、249‧‧‧阻障層
203‧‧‧埋藏絕緣材料
203A、203B‧‧‧埋藏絕緣材料層
210B‧‧‧電容器結構
211A‧‧‧閘極結構；層堆疊
213‧‧‧閘極電極材料
213A‧‧‧閘極電極；閘極電極材料；閘極電極材料層
213B‧‧‧電極層；電極材料
215A‧‧‧閘極介電體；閘極介電體材料
215B‧‧‧絕緣材料
216‧‧‧帽蓋層
216A‧‧‧閘極帽
216B‧‧‧帽層
222L‧‧‧絕緣材料；絕緣材料層
232、233、234、236‧‧‧接觸孔
243‧‧‧接點材料
244‧‧‧接點材料；第二電極
247‧‧‧接點材料；第一電極；導電層部分
SOIA、SOIB、SOIA2、SOIB2‧‧‧區
w1、w2、w3、w4‧‧‧寬度
SpA、SpB‧‧‧側壁間隔件
es1、es2‧‧‧空的空間
所揭示內容可能藉由參考與所附圖式搭配所取得的下列描述而理解，其中同樣的參考號碼識別同樣的元件，而且其中：圖1示意性地例示依據本發明所揭示內容之一些例示性具體實施例的半導體裝置結構；以及圖2至圖11示意性地例示用於形成依據本發明所揭示內容之一些例示性具體實施例的半導體裝置結構的製程。
儘管文中所揭示的標的易受各種修飾例和替代形式影響，但其具體實施例已藉由所附圖式中的範例而顯示，並於文中詳細加以說明。然而，應可理解文中具體實施例之描述並非旨在將本發明限制在所揭示的該等特定 形式，而是相反地，旨在涵蓋落於如所附諸申請專利範圍所界定出的本發明之精神與範疇內的所有修飾例、相等物和替代例。
以下說明本發明之各種例示性具體實施例。為了清楚表示，在本說明書中未說明實際實作之所有特徵。當然應可瞭解，在任何此類實際具體實施例之開發中，必須進行眾多具體實作的決策以達成該等開發者的具體目標，例如遵守將隨著實作而不同的系統相關和業務相關約束。再者，應可瞭解此類開發努力可能複雜又耗時，不過這將是為了讓此領域一般技術者擁有此揭示內容之效益而進行的例行程序。
現在將參照所附圖式說明本發明所揭示內容。各種結構、系統和裝置皆僅為了解說之目的而在所附圖式中示意性地描繪出，以便熟習此項技術者已習知的細節不會模糊本發明所揭示內容。儘管如此，仍包括所附圖式以說明和解說本發明所揭示內容之例示性範例。文中所使用的該等字詞和片語，應理解並解譯為具有與熟習相關技術者對那些字詞和片語之理解一致的意義。無術語或片語之特殊定義(即與如熟習此項技術者所理解的一般或通常意義不同的定義)旨在透過文中的術語或片語之一致使用而暗示。當術語或片語旨在具有特殊意義時(即不同於熟習技術者所理解的意義)，此類特殊定義應以為了該術語或片語直接且明確地提供該特殊定義的定義方式，在該說明書中表達地闡述。要指出的是，例如「第一裝置/結構/元件/組件/步驟/製程/層等」的任何列舉，皆不必指示任何優先或次序，但可能主要地表示在將至少一個其他裝置/結構/元件/組件/步驟/製程/層等提及、陳述或說明為「第二裝置/結構/元件/組件/步驟/製程/層等」依此類推之前，所提及、陳述或說明的裝置/結構/元件/組件/步驟/製程/層等之列舉。
在各種態樣中，本發明所揭示內容係關於一種半導體裝置結構，其中該半導體裝置結構積體在晶片上或晶片中。依據本發明所揭示內 容之一些例示性具體實施例，該半導體裝置結構可能包含至少一個進一步半導體裝置，例如電晶體結構、電容器結構及其類似物。
在各種態樣中，本發明所揭示內容係關於一種電容器結構，其中該電容器結構積體在晶片上或晶片中。依據本發明所揭示內容之一些例示性具體實施例，該電容器結構可能實質上代表金屬-絕緣體-金屬(MIM)結構。參照MIM結構時，熟習此項技術者應可瞭解，儘管使用了該表達「MIM結構」，但由於任何導電性材料皆可能用於該等電極之一個或多個，因此並非旨在限制含金屬的電極材料。
本發明所揭示內容之半導體裝置結構可能有關透過使用先進技術而製造的結構，即該等半導體裝置結構可能透過應用以接近小於100nm、例如小於50nm或小於35nm(例如在22nm或以下)的技術節點的技術而製造。在完整閱讀本申請案之後，熟習此項技術者應可瞭解，依據文中所說明的一些例示性範例，可能施加小於或等於45nm(例如在22nm或以下)的基本規範。在完整閱讀本申請案之後，熟習此項技術者應可瞭解，在一些具體實施例中，本發明所揭示內容提出具有小於100nm、例如小於50nm或小於35nm或小於22nm的最小長度尺寸和/或寬度尺寸的電容器結構。舉例來說，本發明所揭示內容可能提供透過使用45nm或以下(例如22nm或甚至更小)的技術而製造的結構。
半導體裝置之製造包含前段(Front-end-of-line，FEOL)處理，其中半導體裝置可能直接形成在基板中和基板上。於文中，原始晶圓可能透過經由例如磊晶所成長的超純、幾乎無缺陷的矽層而設計製造。一些方法可能包含引入一應變(straining)步驟，其中沉積了矽變體(例如鍺化矽(SiGe)或碳化矽(SiC))，從而導致改善的電子遷移率。稱為半導體覆絕緣層(SOI)技術的另一方法，涉及在原始晶圓與後續半導體材料之薄層之間插入絕緣層，從而導致創建出具有降低寄生效應的電晶體。在前段表面工程之後，形成(例如成長)閘極介電體(例如二氧化矽和/或氧化鉿)、在該閘極介電 體上形成閘極電極材料、閘極結構之圖案化、形成源極區和汲極區，以及其後植入和/或擴散摻雜物以實行所需電性質。在DRAM裝置中，如以下關於本發明所揭示內容之一些例示性具體實施例將說明，儲存電容器也可能在此時製造。
在FEOL處理完成之後，進行所謂的後段(Back-end-of-line，BEOL)處理，其中由介電層隔離的金屬互連線形成在該基板上方所形成的複數金屬化層中。
依據本發明所揭示內容，基板可能依據FDSOI技術提供，其中基板可能具有設置於埋藏絕緣材料層上的薄(主動)半導體層，其進而可能形成在基板材料上。依據文中的一些例示性具體實施例，該半導體層可能包含矽、鍺化矽及其類似物之一。該埋藏絕緣材料層可能包含一絕緣材料，例如氧化矽或氮化矽。該基板材料可能是本領域中用作基板的基底材料，例如矽、鍺化矽、藍寶石及其類似物。熟習此項技術者應可瞭解，依據複合(complex)FDSOI技術，該半導體層可能具有約20nm或更少之厚度，該埋藏絕緣材料層可能具有約145nm或更少之厚度。依據一些先進技術，該埋藏絕緣材料層可能具有在約10-30nm範圍內的厚度，和/或該半導體層可能具有約6-10nm之厚度。
關於圖1，依據本發明所揭示內容之一些例示性具體實施例示意性地例示半導體裝置結構100。半導體裝置結構100可能包含一半導體覆絕緣層(SOI)基板，其具有基板材料101，其上設置了埋藏絕緣材料層(圖1中的參考號碼103A、103B)和半導體層(圖1中的參考號碼105A)，使得該埋藏絕緣材料層(圖1中的103A、103B)插入該半導體層(圖1中的105A)與該基板材料101之間。該SOI基板可能依據已習知技術形成，例如智慧切割(smart-cut)或氧離子植入分隔(SIMOX)技術。
依據一些特殊例示性範例，可能依據如以上所說明的一些先進技術提供該SOI基板，該各自描述整體皆包括作為參考。
依據本發明所揭示內容之一些特殊例示性具體實施例，基板材料101可能包含單晶矽，其具有(100)之平面定向。或者，基板材料101可能是任何其他適用基板，例如本領域中已習知的半導體基板或非半導體基板。該埋藏絕緣材料層可能由具有約25nm或更少之厚度的氧化矽薄膜形成。該半導體層可能例如由半導體材料形成，例如包含材料(例如矽)的矽。依據文中的一些特殊例示性範例，該半導體層可能是具有平行於定向平面或切口的(100)之平面定向、(110)或(100)之晶體定向的P型單晶矽。或者，該半導體層可能由鍺化矽或其類似物形成。依據一些例示性具體實施例，該半導體層可能具有20nm或更少之厚度，例如約5-10nm。
依據本發明所揭示內容之一些例示性具體實施例，溝槽隔離結構102可能形成在該SOI基板中，溝槽隔離結構102界定出SOIA區和SOIB區。舉例來說，溝槽隔離結構102可能隔開該等SOIA區和SOIB區。依據一些特殊例示性範例，溝槽隔離結構102可能是淺溝槽隔離(Shallow trench isolation，STI)，和/或可能依據STI成形技術形成。舉例來說，該SOI基板可能在製造過程中的早期階段圖案化，而且溝槽(未例示)可能依據該圖案化(未例示)蝕刻到該SOI基板中，該等溝槽(未例示)至少延伸穿越該半導體層並到該埋藏絕緣材料中。舉例來說，該溝槽(未例示)可能至少部分地延伸到該埋藏絕緣材料中。依據一些非限制性範例，該溝槽(未例示)可能蝕刻到該埋藏絕緣材料中以暴露基板材料101之上表面，或可能蝕刻到基板材料101中。其後，該溝槽(未例示)可能由絕緣材料填充，例如氧化矽和/或氮化矽。
參照圖1，溝槽隔離結構102可能橫向地隔開該SOIA區中的基板材料101之上部部分101A和該SOIB區中的基板材料101之上部部分101B。再者，溝槽隔離結構102可能隔開該SOIA區中的埋藏絕緣材料103A和該SOIB區中的埋藏絕緣材料103B。此外，溝槽隔離結構102可能隔開並隔離該SOIA區中的半導體層105A和該SOIB區中所提供的導電層部分105B，亦即，該SOIA區中的半導體層105A可能與該SOIB區中所提供的導 電層部分105B隔離。
依據本發明所揭示內容之一些例示性具體實施例，溝槽隔離結構102可能橫向地封圍(至少部分地)並隔開該等SOLA區和SOIB區。
儘管溝槽隔離結構102例示為直接緊鄰每個該等SOIA區、SOIB區，但這未對本發明所揭示內容構成任何限制，而且熟習此項技術者應可瞭解，至少一個進一步溝槽隔離結構(未例示)和/或至少一個進一步半導體裝置(未例示)可能形成在該等SOIA區、SOIB之間。
依據本發明所揭示內容之一些例示性具體實施例，導電層部分105B可能由導電性材料形成，例如在先進技術節點(例如金屬、金屬合金、鎢及其類似物等電極金屬)形成先進半導體裝置之電極時，如本領域中所採用的電極材料。依據本發明所揭示內容之一些例示性具體實施例，半導體層105A和導電層部分105B可能由不同的材料形成。或者，半導體層105A和導電層部分105B可能皆由包含材料的矽形成，並可能在摻雜之程度上不同，例如導電層部分105B之導電性程度可能實質上高於半導體層105A之導電性程度。
依據本發明所揭示內容之一些例示性具體實施例，導電層部分105B可能透過由適用導電性材料取代該SOIB區中的半導體層(未例示)而形成。依據一些其他例示性具體實施例，導電層部分105B可能透過將摻雜物選擇性地植入該SOIB區中的半導體層中高度地摻雜該SOIB區中的半導體層而形成。
依據本發明所揭示內容之一些例示性具體實施例，半導體裝置結構100可能包含一半導體裝置110A，其形成在該SOIA區中和其上方；以及一電容器結構110B，其形成在該SOIB區中和其上方。半導體裝置110A可能由閘極結構111A形成，包含一導電閘極電極材料113A，其形成在半導體層105A上，並由形成在閘極電極材料113A與半導體層105A之間的閘極介電體材料115A與半導體層105A隔開。依據文中的一些例示性範例，閘極介 電體材料115A可能包含至少一層介電體材料，例如至少一層氧化矽材料和至少一層高k值材料(k值為10或更大)和/或至少一層鐵電高k值材料。依據文中的一些特殊例示性範例，閘極介電體材料115A可能包含一氧化鉿(hafnium oxide)材料。依據一些例示性範例，閘極電極材料113A可能是如本領域已習知的非晶矽、多晶矽和電極金屬之一。閘極電極材料113A可能具有形成在其上的矽化物部分117，例如矽化鎳及其類似物。
參照圖1，昇起式源/汲極區119可能緊鄰於在該SOIA區上方的閘極結構111A之相對側的閘極結構111A形成。該等昇起式源/汲極區119可能由半導體層105A上磊晶地成長的半導體材料形成。依據文中的一些例示性範例，該等昇起式源/汲極區119可能由半導體層105A上可能磊晶地成長的摻雜或未摻雜半導體材料形成。依據文中的一些特殊例示性範例，該等昇起式源/汲極區119可能包含矽、鍺化矽、碳化矽及其類似物。該等昇起式源/汲極區119與閘極電極材料113A之間的隔開可能藉助間隔件結構121A進行調整，該間隔件結構包含至少一個側壁間隔件，例如間隔件「零」；以及視需要如本領域中已習知的一間隔件「一」。間隔件結構121A可能包含至少一層，並可能包含氧化矽和氮化矽中至少一者。在該等昇起式源/汲極區119上，可能提供矽化物部分123，該等矽化物部分123由位於該等矽化物區123之上表面區上的接點125接觸。該等接點125可能由接觸該等矽化物部分123之上表面的阻障材料124(例如TiN)和接點成形材料(例如鎢)形成。儘管未明確地例示，但閘極結構111A可能透過接觸閘極結構111A之矽化物部分之上表面區的一相應接點(未例示)而接觸。熟習此項技術者應可瞭解，由於該閘極接點(未例示)可能在該所例示的紙平面之外，因此該閘極接點(未例示)可能未在如圖1所例示的剖面圖中呈現。
仍參照圖1，電容器結構110B可能包含一第一電極，其由在一個具體實施例中可能取代該SOIB區中的半導體層的導電層部分105B形成。電容器裝置110B可能更包含一第二電極113B，其形成在第一電極105B 上方，並藉助介電層115B與第一電極105B隔開。依據文中的一些例示性範例，介電層115B可能包含介電體材料之至少一層子層，例如氧化矽材料之至少一子層和高k值材料之至少一層子層和/或鐵電高k值材料之至少一層子層。依據文中的一些特殊例示性範例，介電層115B可能包含一氧化鉿材料。
依據本發明所揭示內容之一些特殊例示性具體實施例，介電層115B和閘極介電體材料115A可能由相同的介電體材料和/或組成物形成。
依據本發明所揭示內容之一些例示性具體實施例，第二電極113B可能形成在第一電極105B之上表面之至少一部分上方，亦即，在垂直於該SOIB區之上表面區(垂直於導電層部分105B之上表面的方向)的俯視圖中看到時，第二電極113B可能至少部分地覆蓋第一電極105B。在完整閱讀本發明所揭示內容之後，熟習此項技術者應可瞭解，電容器裝置110B之電容可能透過適用地定出第一電極105B和/或第二電極113B尺寸，和/或為了第一電極105B和/或第二電極113B選擇適用材料，以及透過選擇插入第一電極105與第二電極113B之間的絕緣材料115B之適用材料和/或組成物，以及透過調整絕緣材料115B之適用厚度而調整。舉例來說，為絕緣材料115B採用高k值材料時，儘管可能縮減第一電極105B和/或第二電極113B之幾何尺寸，但可能實行高電容。
依據本發明所揭示內容之一些例示性具體實施例，第二電極113B和絕緣材料115B可能形成至少兩層之層堆疊，該層堆疊由側壁間隔件結構120側向地封圍。側壁間隔件結構120可能由至少一個側壁間隔件形成，並可能包含氧化矽和氮化矽中至少一者，以及一低k值材料和一應力誘發材料層，例如PEN。依據文中的一些特殊例示性範例，側壁間隔件結構120可能平行於半導體裝置110A之間隔件結構121A之側壁間隔件結構形成。
依據本發明所揭示內容之一些例示性具體實施例，介電層122可能形成在層堆疊113B、115B上方，介電層122覆蓋第二電極113B之上表面，側壁間隔件結構120和該SOIB區之上表面之一部分未由絕緣材料 115B覆蓋。再者，絕緣材料層121B可能覆在層堆疊111B上而形成，類似於間隔件結構121A，例如間隔件結構121A之帽材料。
依據本發明所揭示內容之一些例示性具體實施例，第一電極105B可能透過接點127而接觸，接點127延伸穿越用於接觸第一電極105B的該等層121B、122。依據文中的一些特殊例示性範例，接點127和第一電極105B可能由相同的材料形成。在這種情況下，第一電極105B由導電電極提供，例如金屬、金屬合金、鎢及其類似物。依據文中的一些特殊例示性範例，接點127和/或第一電極105B可能更包含一阻障層128，阻障層128封圍第一電極105B之電極材料和接點127之接點材料。依據文中的一些特殊例示性範例，阻障層128可能由金屬、金屬合金、TiN及其類似物形成。
依據一些例示性具體實施例，如圖1中示意性地所描繪出，第二電極113B可能由阻障層129圍繞，例如由TiN形成。此外，第二電極113B可能透過接點(圖1之剖面圖中未例示)而接觸，類似於接觸第一電極105B的接點127。
依據本發明所揭示內容之一些例示性具體實施例，半導體裝置結構100可能在FEOL和MEOL處理形成嵌入式DRAM結構(未例示)時採用(該等接點125、127在MEOL處理過程中形成)。依據本發明所揭示內容之一些例示性具體實施例，到第一電極105B的接點127可能具有一第一寬度w1(亦即至少在圖1中的示意例示圖之紙平面中所取得的寬度尺寸)，而且該等接點125可能具有在圖1之紙平面中所取得的一相應寬度w2，其中w1>w2。依據文中的一些特殊例示性範例，w1>2-3×w2，但這無論如何皆並非限制。依據本發明所揭示內容之一些特殊例示性但非限制性範例，w2可能在約25-40nm的範圍內。
關於圖2至圖11，以下將更詳細地解說依據本發明所揭示內容之一些例示性具體實施例形成半導體裝置結構之方法。
圖2示意性地例示提供半導體覆絕緣層(SOI)基板時，在製造 過程中處於早期階段的半導體裝置結構200，該SOI基板包含一半導體層205；一基板材料201；以及一埋藏絕緣材料203，其形成在半導體層205與基板材料201之間。熟習此項技術者應可瞭解，該SOI基板可能基本上對應於如以上關於圖1所說明的SOI基板。據此，其所揭示內容整體皆併入作為參考。
圖3a示意性地例示在溝槽隔離結構202形成之後，在製造過程中處於更進階階段的半導體裝置結構200，溝槽隔離結構202界定出SOIA2區並界定出SOIB2區。依據本發明所揭示內容之一些例示性具體實施例，溝槽隔離結構202可能隔開該等SOIA2區和SOIB2。依據一些特殊例示性範例，溝槽隔離結構202可能類似於如以上所說明的溝槽隔離結構102。舉例來說，溝槽隔離結構202可能是淺溝槽隔離(STI)，和/或可能依據STI成形技術加以形成。舉例來說，該SOI基板可能在製造過程中的早期階段圖案化，而且溝槽(未例示)可能依據該圖案化(未例示)蝕刻到該SOI基板中，該等溝槽(未例示)至少延伸穿越該半導體層並到該埋藏絕緣材料中。舉例來說，該溝槽(未例示)可能至少部分地延伸到該埋藏絕緣材料中。依據一些非限制性範例，該溝槽(未例示)可能蝕刻到該埋藏絕緣材料中以暴露基板材料201之上表面，或可能蝕刻到基板材料201中。其後，該溝槽(未例示)可能由絕緣材料填充，例如氧化矽和/或氮化矽。
依據本發明所揭示內容之一些例示性具體實施例，溝槽隔離結構202可能側向地封圍(至少部分地)並隔開該等SOIA2區和SOIB2。
關於圖3b，示意性地例示該SOI基板上的俯視圖，其中如圖3a中示意性地所描繪出的剖面圖，藉助線3a-3a在圖3b之俯視圖中進行指示。據此，該SOIA2區可能由溝槽隔離結構202側向地封圍。該SOIB2區可能由溝槽隔離結構202至少部分地封圍。依據文中的一些特殊例示性範例，該SOIB2區可能如圖3b中的虛線所指示由溝槽隔離結構202橫向地封圍，其中該SOIB2區可能延伸到溝槽隔離結構202中，使得在該SOIB2區之一個側 面，溝槽隔離結構202之寬度尺寸縮減。依據文中的一些特殊例示性範例，溝槽隔離結構202之寬度尺寸可能在沿著該溝槽隔離結構的位置縮減，例如不在面向該SOIA2區的SOIB2區之側面。依據一些例示性範例，在該等兩個SOIB2區與SOIA1區之間延伸的溝槽隔離結構202之寬度尺寸可能未縮減。這未對本發明所揭示內容構成任何限制，而且熟習此項技術者應可瞭解，溝槽隔離結構202可能沿著該SOIB2區之每個側面皆具有實質上均質的寬度尺寸。
圖4示意性地例示在複數層213、215、216可能形成在該等SOIA2區和SOIB2區上方之後，在製造過程中處於更進階階段的半導體裝置結構200。依據文中的一些特殊例示性範例，該等層213、215、216中至少一者可能透過原子層沉積(Atomic layer deposition，ALD)、物理氣相沉積(Physical vapor deposition，PVD)和化學氣相沉積(Chemical vapor deposition，CVD)技術中至少一者而覆蓋沉積。
依據本發明所揭示內容之一些例示性具體實施例，閘極介電體材料215可能形成在該等SOIA2區和SOIB2區上方。閘極介電體材料215可能包含氧化矽、氧化鉿、氧化矽氮化物、鐵電氧化鉿中至少一者；一功函數(work function)調整材料及其類似物。
依據本發明所揭示內容之一些例示性具體實施例，閘極電極材料213可能形成在閘極介電體材料215上方，閘極電極材料213包含如本領域中已習知的多晶矽、非晶矽和電極金屬之一。
依據本發明所揭示內容之一些例示性具體實施例，帽蓋層216(例如氧化矽和氮化矽之一)可能形成在閘極電極材料213上。
圖5a示意性地例示在該等層213、215、216依據已習知的閘極圖案化技術進行圖案化之後，在製造過程中處於更進階階段的半導體裝置結構200，例如藉助用於光微影成像地圖案化形成在該等SOIA2區和SOIB2區上方的光阻或硬光罩的光微影成像技術，從而在該等各自SOIA2區 和SOIB2區上方導致閘極結構211A和層堆疊211B。據此，閘極結構211A可能包含一閘極介電體215A、一閘極電極213A和一閘極帽216A。據此，層堆疊211B可能包含一絕緣材料215B，其形成在該SOIB2區中的半導體層205B之上表面上方；一電極層213B；以及一帽層216B。
依據本發明所揭示內容之一些例示性具體實施例，層堆疊211B可能形成在該SOIB2區上方，以便部分地上覆該SOIB2區中的半導體層205B之上表面。依據文中的一些特殊例示性範例，層堆疊211B可能覆蓋半導體層205B之上表面之至少50%，例如半導體層205B之上表面之至少60%，或半導體層205B之上表面之至少75%，或半導體層205B之上表面之至少90%，而在任何情況下皆未覆蓋半導體層205B之整個上表面。
依據本發明所揭示內容之一些例示性範例，層堆疊211A和/或層堆疊211B可能在溝槽隔離結構202上方具有足夠的延伸，以允許接點(未例示，接點在製造過程中的稍後階段形成)位於層堆疊211A和/或層堆疊211B上，而未與該SOIA2區和/或該SOIB2區接觸。在文中的特殊例示性範例中，層堆疊211A和/或層堆疊211B可能在該整個SOIA2區和/或SOIB2區上方延伸。
關於圖5b，在如以上關於圖5a所說明的階段的半導體裝置結構200在俯視圖中示意性地例示，其中圖5a之剖面圖藉助圖5b中的線5a-5a在圖5b中進行指示。
圖6示意性地例示在絕緣材料層221B形成在該SOIB2區上方之後，在製造過程中處於更進階階段的半導體裝置結構200，而使該SOIA2區暴露以進一步處理。依據進一步處理，如圖6中示意性地所例示，昇起式源/汲極區219在閘極結構211A之相對側形成在緊鄰閘極結構211A的SOIA2區中。依據文中的一些例示性範例，該等昇起式源/汲極區219可能由半導體層205A之暴露上表面上磊晶地成長的摻雜或未摻雜半導體材料形成。
依據本發明所揭示內容之一些例示性具體實施例，絕緣材料 層221B可能覆蓋沉積在該等SOIA2區和SOIB2區上方，接著為遮罩該SOIB2區上方的絕緣材料層221B、暴露該SOIA2區上方的絕緣材料，到各向異性蝕刻製程，從而導致間隔件結構221A。其後，可能形成該等昇起式源/汲極區219，而該SOIB2區由絕緣材料層221B保護避免進一步處理。
依據本發明所揭示內容之一些例示性具體實施例，該等昇起式源/汲極區219可能包含矽、鍺化矽、碳化矽及其類似物。
圖7示意性地例示在矽化物部分223形成在該等昇起式源/汲極區219中和其上之後，在製造過程中處於進階階段的半導體裝置結構200，而且矽化物部分217形成在閘極電極材料213A中和其上。依據本發明所揭示內容之一些例示性具體實施例，在如圖6中所例示的階段之後，可能進行用於去除閘極結構211A之閘極帽的製程，該製程暴露閘極電極材料213A之上表面。同時，可能暴露層堆疊211B之電極材料213B之上表面。其後，絕緣材料層222可能形成在層堆疊211B上方，並暴露在該前述製程中所暴露的半導體層205B之上表面，其中側壁間隔件SpA、SpB可能在暴露閘極電極材料層213A和電極層213B之該等上表面時，從圖6中的間隔件結構221A和絕緣材料層221B形成。在已藉助絕緣材料層222包覆層堆疊211B並保護該SOIB2區中的半導體層205B之該等剩餘的暴露表面之後，如圖7中所例示，可能透過沉積金屬材料(例如鎳)並以自對準方式(亦即矽化物部分)進行用於形成矽化物部分223的退火步驟而在該SOIA2區中進行矽化。在去除該剩餘的未反應金屬材料之後，該等矽化物部分217(亦即圖7中的該等自對準矽化物部分217、223)保留。
圖8示意性地例示在絕緣材料222L沉積在該等SOIA2區和SOIB2區上方之後，在製造過程中處於更進階階段的半導體裝置結構200，絕緣材料222L包覆每個該等SOIA2區和SOIB2區。依據本發明所揭示內容之一些例示性具體實施例，絕緣材料層222L可能是氮化物材料，例如應力誘發氮化物(例如PEN)。其後，層間介電質ILD 120可能沉積在該等SOIA2區和 SOIB2區上方，層間介電質ILD 120是如本領域中已習知的層間介電質，例如低k值介電體及其類似物。
依據本發明所揭示內容之一些例示性具體實施例，可能進行例如化學機械平坦化(Chemical mechanical planarization，CMP)的平坦化製程，以在進一步處理之前使層間介電質ILD 120平坦化。
圖9示意性地例示在可能進行層間介電質ILD 120之圖案化而且接觸孔232、233、234和236形成在層間介電質ILD 120中之後，在製造過程中處於更進階階段的半導體裝置結構200。該等接觸孔232延伸穿越層間介電質120、絕緣材料層222L，並暴露該等矽化物部分223之上表面區。熟習此項技術者應可瞭解，由於用於接觸閘極結構211A之矽化物部分217的接觸孔可能在圖9中的例示圖之平面之外，因此未例示此接觸孔。然而，位於圖9中的例示圖之平面外部的接觸孔236和接觸孔233由虛線示意性地例示，從而指示接觸孔233和接觸孔236可能並非與該等接觸孔232和234位於相同的平面中。該等接觸孔233和236暴露閘極結構211A和電極材料213B之上表面部分。接觸孔234暴露緊鄰層堆疊211B的半導體層205B之上表面部分。
依據本發明所揭示內容之一些例示性具體實施例，該等接觸孔234和236可能具有寬度w3(亦即至少在圖9中的示意例示圖之紙平面中所取得的寬度尺寸)，而且該等接觸孔232可能具有在圖9之紙平面中所取得的一相應寬度w4(也可能是接觸孔233，然而該寬度並非在該紙平面中所取得，而是在平行於該紙平面的相應平面中)，其中w3>w4。依據文中的一些特殊例示性範例，w3>2-3×w4，類似於以上w1和w2之該等值。
圖10示意性地例示在進行蝕刻製程(例如濕式蝕刻製程)以經由該等接觸孔234和236去除電極材料213B和半導體層205B之後，從而留下各自空的空間es1和es2，在製造過程中處於更進階階段的半導體裝置結構200。熟習此項技術者應可瞭解，該SOIA2區可能由合適光罩保護避免該至 少一個蝕刻製程。
依據本發明所揭示內容之一些例示性具體實施例，可能進行兩個附加的單獨遮罩步驟以依次地遮罩每個該等接觸孔234和236，以依次地去除每個電極材料213B和半導體層205B。亦即，可能覆蓋該等接觸孔234和236之一，而留下該等接觸孔234和236之另一未遮罩，以進行去除半導體層205B和電極材料213B之各自一者的第一蝕刻製程，從而去除該光罩並遮罩該等接觸孔234和236之另一，以及進行進一步蝕刻製程以去除半導體層205B和電極材料213B之剩餘一者。據此，可能形成該等空的空間es1和es2。
熟習此項技術者應可瞭解，依據本發明所揭示內容之一些例示性具體實施例，至少該等接觸孔232和234可能與合適圖案化製程(未例示)一起形成在相同的光罩(未例示)中。要瞭解的是，該等接觸孔位於半導體裝置210A之矽化物部分上，半導體層205A受到保護避免用於形成該等接觸孔232和233的蝕刻劑。據此，至少該等接觸孔232和234可能平行地形成。
依據文中的一些特殊例示性範例，可能進行至少一個TMAH蝕刻以去除半導體層205B和電極材料213B，並形成該等空的空間es1和es2。
其後，該等接觸孔232可能暴露以進一步處理。
圖11示意性地例示在進行填充製程而且圖10中的每個該等接觸孔232、234和236皆由至少一個接點成形材料填充之後，在製造過程中處於更進階階段的半導體裝置結構200。
依據本發明所揭示內容之一些例示性具體實施例，圖10中的該等接觸孔232和233可能由阻障層(例如透過ALD的TiN之一致沉積)和接點填充物(例如藉助CVD用鎢填充)填充，其中接點242包含接點材料243和一阻障層241，以及接點250包含一阻障層，而且接點填充物形成在該SOIA2區上方。據此，可能得到類似於如以上圖1中所說明的半導體裝置110A的半導體裝置210A。
依據本發明所揭示內容之一些例示性具體實施例，圖10中的 接觸孔236可能由阻障層(例如透過ALD的TiN之一致沉積)和接點填充物(例如藉助CVD用鎢填充)填充，其中接點246包含接點材料244，而且阻障層245形成在該SOIB2區上方。
依據本發明所揭示內容之一些例示性具體實施例，圖10中的接觸孔234可能由阻障層(例如透過ALD的TiN之一致沉積)和接點填充物(例如藉助CVD用鎢填充)填充，其中接點248包含接點材料247，而且阻障層249形成在該SOIB2區上方。據此，可能得到類似於如以上圖1中所說明的電容器結構110B的電容器結構210B。
依據本發明所揭示內容之一些例示性具體實施例，電容器結構210B可能包含一第一電極，其由層堆疊211B中的接點材料244給定；以及一第二電極，其由取代該SOIB2區之半導體層205B的接點材料247給定。
儘管溝槽隔離結構202例示為直接緊鄰每個該等SOIA2區、SOIB2區，但這未對本發明所揭示內容構成任何限制，而且熟習此項技術者應可瞭解，至少一個進一步溝槽隔離結構(未例示)和/或至少一個進一步半導體裝置(未例示)可能形成在該等SOIA2區、SOIB2區之間。
總結來說，該以上實施方式揭示下列提供半導體裝置結構(100；200)的第一具體實施例，包含一SOI基板，其包含一半導體層(105A；205A、205B)；一基板材料(101、201)；以及一埋藏絕緣材料層(103A、103B；203A、203B)，其在該半導體層與該基板材料之間；一溝槽隔離結構(102；202)，其形成在該SOI基板中，該溝槽隔離結構界定出第一區(SOIB；SOIB2)和第二區(SOIA；SOIA2)；以及一電容器裝置，其形成在該第一區(SOIB；SOIB2)中，該電容器裝置包含一第一電極(105B；247)，其由至少部分地取代該第一區中的半導體層、形成在該埋藏絕緣材料層上的第一區中的導電層部分(105B；247)形成；一第二電極(113B；244)，其形成在該第一電極上方；以及一絕緣材料(115B；215B)，其形成在該第一電極與該第二電極之間。
依據文中的一些特殊例示性範例，半導體裝置結構(100；200)可能更包含該第二區(SOIA；SOIA2)，其由該溝槽隔離結構與該第一區隔開，該第二區包含一閘極結構(111A；211A)，其形成在設置於該第二區中的半導體層(105A；205A)上的閘極介電體材料(115A；215A)上。
依據如以上所說明的本發明所揭示內容之一些具體實施例，一電容器結構(例如一MIM電容器)可能在FEOL處理過程中形成，而未對該製程流程添加過多複雜度。依據文中的一些例示性範例，可能使用SOI基板之薄半導體層，而且該電容器結構之絕緣材料可能與在FEOL處理過程中所積體的閘極結構平行地形成。該電容器結構之上部和下部電極隨後相對於該絕緣材料以自對準方式提供。依據本發明所揭示內容之一些例示性具體實施例，可能提供將SOI基板之上部層級用作下部電極並將閘極層級用作上部電極而未附加遮罩的電容器結構。
依據本發明所揭示內容之一些例示性具體實施例，可能提供使用SOI薄膜和閘極的電容器結構，而無需溝槽、無需金屬化層中的金屬電極，從而允許金屬化層「1」專門用於走線。
依據本發明所揭示內容之一些例示性具體實施例，可能透過使用以平行於到源/汲極區和/或閘極結構的規則接點的接點填充材料(例如鎢和視需要TiN)填充SOI基板之上部層級之一部分和閘極結構的取代閘極般代換方法而提供電容器結構之該等電極。依據本發明所揭示內容之一些例示性具體實施例，形成電容器結構時無需新的遮罩步驟，其中SOI電極透過Rx蝕刻(蝕刻該電容器裝置之主動區)而圖案化，而且上部電極可能藉助閘極蝕刻進行圖案化。
依據本發明所揭示內容之一些例示性具體實施例，存在兩種光罩選項，一種中性選項為電極填充物可與接觸薄膜組合而未採用附加光罩，以及在形成電容器接點開口以允許去除SOI基板之半導體層之半導體材料時需要一個額外接觸光罩的一種一個光罩選項。
由於本發明可能以具有文中該等講述之效益、熟習此項技術者顯而易見的不同但等同的方式進行修改和實作，因此以上所揭示的該等特定具體實施例僅為例示性。舉例來說，以上所闡述的該等製程步驟可能以不同的次序進行。再者，除了如以下諸申請專利範圍中所說明的之外，對文中所顯示的構造或設計之該等細節並非旨在限制。因此，顯而易見的是，以上所揭示的該等特定具體實施例可能更改或修改，而且所有此類變化例皆在本發明之範疇與精神內加以考量。應注意，使用例如「第一」、「第二」、「第三」或「第四」的術語說明本說明書和所附諸申請專利範圍中的各種製程或結構僅用作對此類步驟/結構的簡寫參考，不必暗示此類步驟/結構以該有序序列進行/形成。當然，依該確切的主張語言而定，此類製程之有序序列可能需要或不需要。據此，文中所尋求的保護如以下諸申請專利範圍中所闡述。

Claims (20)

  1. 一種半導體裝置結構，包含：一半導體覆絕緣層(Semiconductor-on-insulator，SOI)基板，前述SOI基板包含一半導體層、一基板材料和一埋藏絕緣材料層，其安置於前述半導體層與前述基板材料之間；一溝槽隔離結構，其安置於前述SOI基板之至少一部分中；一電容器裝置，其形成在緊鄰前述溝槽隔離結構的一第一區中，前述電容器裝置包含：一第一電極，包含一導電層部分，其安置於前述埋藏絕緣材料層上方的前述第一區中，該導電層部分至少部分地取代前述第一區中的前述半導體層；一第二電極，其安置於前述第一電極上方；以及一絕緣材料，其形成在前述第一電極與前述第二電極之間。
  2. 如申請專利範圍第1項之半導體裝置結構，其中前述第一電極和前述第二電極由一導電性材料形成。
  3. 如申請專利範圍第2項之半導體裝置結構，其中前述導電性材料包含一金屬。
  4. 如申請專利範圍第2項之半導體裝置結構，其中前述第一電極由安置於前述第一電極與前述絕緣材料之間的一阻障材料與前述絕緣材料隔開。
  5. 如申請專利範圍第2項之半導體裝置結構，其中前述第二電極由安置於前述第二電極與前述絕緣材料之間的一阻障材料與前述絕緣材料隔 開。
  6. 如申請專利範圍第1項之半導體裝置結構，更包含一第二區，其由前述溝槽隔離結構與前述第一區隔開，前述第二區包含一閘極結構，其形成在設置於前述第二區中的前述半導體層上的一閘極介電體材料上。
  7. 如申請專利範圍第6項之半導體裝置結構，更包含源極區和汲極區，其形成在前述閘極結構之相對側。
  8. 如申請專利範圍第7項之半導體裝置結構，其中前述源極區和汲極區包含昇起式(raised)源極區和汲極區，其具有一矽化物接觸部分。
  9. 如申請專利範圍第8項之半導體裝置結構，其中前述矽化物接觸部分包含矽化鎳。
  10. 如申請專利範圍第6項之半導體裝置結構，其中前述閘極介電體材料和前述絕緣材料由相同的材料形成。
  11. 一種形成半導體裝置結構之方法，包含：提供一半導體覆絕緣層(SOI)基板，前述SOI基板包含一半導體層、一基板材料和一埋藏絕緣材料層，其安置於前述半導體層與前述基板材料之間；在前述SOI基板之至少一部分中形成一溝槽隔離結構；在緊鄰前述溝槽隔離結構的一第一區上方形成一絕緣材料；在前述第一區中的前述絕緣材料上形成一第一導電性材料；以及 由一第二導電性材料取代前述第一區中的前述半導體層。
  12. 如申請專利範圍第11項之方法，其中前述第一和第二導電性材料由一相同的導電性材料形成。
  13. 如申請專利範圍第11項之方法，更包含：在前述第一區上方形成前述絕緣材料之後，並在形成前述第一導電性材料之前，在前述第一區上方沉積一暫置(dummy)電極材料；從前述第一區上方部分地去除前述暫置電極材料和前述絕緣材料，以便部分地暴露前述第一區中的前述半導體層之一上表面區，前述剩餘的暫置電極材料和前述絕緣材料形成一層堆疊；用一封裝材料覆蓋前述層堆疊，而讓前述上表面部分部分地暴露；部分地暴露前述層堆疊之一上表面區；以及在前述第一主動區中的前述絕緣材料上形成前述第一導電性材料時，由前述第一導電性材料取代前述層堆疊之前述暫置電極材料。
  14. 如申請專利範圍第13項之方法，更包含由前述第二導電性材料取代前述第一區中的前述半導體層。
  15. 如申請專利範圍第14項之方法，其中前述半導體層和前述暫置電極材料同時取代。
  16. 如申請專利範圍第11項之方法，更包含在由前述溝槽隔離結構與前述第一區隔開的一第二區中形成一閘極結構。
  17. 如申請專利範圍第16項之方法，其中形成前述閘極結構包含： 在前述第一區上方形成前述絕緣材料；在前述第一區和第二區上方形成一閘極電極材料，更包含：圖案化前述第一區和第二區上方的前述所形成的絕緣材料和前述閘極電極材料，其中前述閘極結構形成在前述第二區上方，且一層堆疊形成在前述第一區上方，前述層堆疊部分地覆蓋前述半導體層之一上表面；用一封裝材料覆蓋前述閘極結構和前述層堆疊；部分地暴露前述層堆疊之一上表面區和緊鄰前述第一區中的前述層堆疊的前述半導體層之一上表面區；以及在前述第一主動區中的前述絕緣材料上形成前述第一導電性材料時，由前述第一導電性材料取代前述層堆疊之前述閘極電極材料。
  18. 如申請專利範圍第17項之方法，更包含由前述第二導電性材料取代前述第一區中的前述半導體層。
  19. 如申請專利範圍第18項之方法，其中前述層堆疊之前述半導體層和前述閘極電極材料同時取代。
  20. 如申請專利範圍第17項之方法，更包含在部分地暴露前述第一區中的前述上表面區時，形成到前述第二區中的源極區和汲極區的接觸孔，其中前述源極區和汲極區設置於前述第二區中的前述閘極結構之相對側。
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