KR20070076433A - 반도체 소자, 이 반도체 소자를 이용한 반도체 기억 장치,그 데이터 기록 방법, 데이터 판독 방법 및 이들의 제조방법 - Google Patents

반도체 소자, 이 반도체 소자를 이용한 반도체 기억 장치,그 데이터 기록 방법, 데이터 판독 방법 및 이들의 제조방법 Download PDF

Info

Publication number
KR20070076433A
KR20070076433A KR1020070002813A KR20070002813A KR20070076433A KR 20070076433 A KR20070076433 A KR 20070076433A KR 1020070002813 A KR1020070002813 A KR 1020070002813A KR 20070002813 A KR20070002813 A KR 20070002813A KR 20070076433 A KR20070076433 A KR 20070076433A
Authority
KR
South Korea
Prior art keywords
region
ferroelectric
memory cell
semiconductor
memory device
Prior art date
Application number
KR1020070002813A
Other languages
English (en)
Other versions
KR100899583B1 (ko
Inventor
히로시 이시하라
겐지 마루야마
데츠로 다무라
히로마사 호코
Original Assignee
후지쯔 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 후지쯔 가부시끼가이샤 filed Critical 후지쯔 가부시끼가이샤
Publication of KR20070076433A publication Critical patent/KR20070076433A/ko
Application granted granted Critical
Publication of KR100899583B1 publication Critical patent/KR100899583B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40111—Multistep manufacturing processes for data storage electrodes the electrodes comprising a layer which is used for its ferroelectric properties
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/78391—Field effect transistors with field effect produced by an insulated gate the gate comprising a layer which is used for its ferroelectric properties
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B51/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B51/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors
    • H10B51/30—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors characterised by the memory core region

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

본 발명은 비휘발성 반도체 기억 장치 등에 이용되는 반도체 소자 및 이를 이용한 반도체 기억 장치, 그 데이터 기록 방법, 데이터 판독 방법, 및 이들의 제조 방법에 관한 것이며, 셀의 미세화 및 집적화가 가능하고, 데이터의 기억 특성이 우수하며, 저소비 전력화가 가능한 반도체 소자 및 이를 이용한 반도체 기억 장치, 및 그 데이터 기록 방법, 데이터 판독 방법 및 이들의 제조 방법을 제공하는 것을 목적으로 한다.
반도체 소자로서의 강유전체 게이트 부가 pn 접합 다이오드(GD)는 강유전체막(26)상에 형성된 게이트 전극(28)과, 강유전체막(26) 아래쪽의 반도체 기판(2)에 강유전체막(26)의 분극 방향에 의해 반전층이 형성되는 반전층 형성 영역(90)과, 반전층 형성 영역(90)을 사이에 둔 양측의 한 쪽에 형성된 캐소드 영역(62)과, 이 양측의 다른 쪽에 형성된 애노드 영역(64)을 포함하고 있다.

Description

반도체 소자, 이 반도체 소자를 이용한 반도체 기억 장치, 그 데이터 기록 방법, 데이터 판독 방법 및 이들의 제조 방법{SEMICONDUCTOR ELEMENT, SEMICONDUCTOR STORAGE DEVICE USING THE SAME, DATA WRITING METHOD THEREOF, DATA READIND METHOD THEREOF, AND MANUFACTURING METHOD OF THOSE}
도 1은 본 발명의 제1 실시예에 의한 강유전체 게이트 부가 pn 접합 다이오드(GD) 및 이를 이용한 반도체 기억 장치(1)의 구조를 도시하는 도면.
도 2는 본 발명의 제1 실시예에 의한 반도체 기억 장치(1)의 메모리 셀의 구조를 모식적으로 도시하는 사시도.
도 3은 본 발명의 제1 실시예에 의한 반도체 기억 장치(1)의 데이터 기록시의 각 라인(WL, BL, DL, PL)에 대한 인가 전압을 나타내는 표.
도 4는 본 발명의 제1 실시예에 의한 반도체 기억 장치(1)의 메모리 셀에 「0」의 1 비트 데이터를 기록하는 방법을 설명하는 도면.
도 5는 본 발명의 제1 실시예에 의한 반도체 기억 장치(1)의 메모리 셀에 「1」의 1 비트 데이터를 기록하는 방법을 설명하는 도면.
도 6은 본 발명의 제1 실시예에 의한 반도체 기억 장치(1)의 데이터 판독시의 각 라인(WL, BL, DL, PL)에 대한 인가 전압을 나타내는 표.
도 7은 본 발명의 제1 실시예에 의한 반도체 기억 장치(1)의 메모리 셀로부 터「0」의 1 비트 데이터를 판독하는 방법을 설명하는 도면.
도 8은 본 발명의 제1 실시예에 의한 반도체 기억 장치(1)의 메모리 셀로부터 「1」의 1 비트 데이터를 판독하는 방법을 보다 구체적으로 설명하는 도면.
도 9는 본 발명의 제1 실시예에 의한 강유전체 게이트 부가 pn 접합 다이오드(GD) 및 이를 이용한 반도체 기억 장치(1)의 제조 방법을 도시하는 제1 공정 단면도.
도 10은 본 발명의 제1 실시예에 의한 강유전체 게이트 부가 pn 접합 다이오드(GD) 및 이를 이용한 반도체 기억 장치(1)의 제조 방법을 도시하는 제2 공정 단면도.
도 11은 본 발명의 제1 실시예에 의한 강유전체 게이트 부가 pn 접합 다이오드(GD) 및 이를 이용한 반도체 기억 장치(1)의 제조 방법을 도시하는 제3 공정 단면도.
도 12는 본 발명의 제1 실시예에 의한 강유전체 게이트 부가 pn 접합 다이오드(GD) 및 이를 이용한 반도체 기억 장치(1)의 제조 방법을 도시하는 제4 공정 단면도.
도 13은 본 발명의 제1 실시예에 의한 강유전체 게이트 부가 pn 접합 다이오드(GD) 및 이를 이용한 반도체 기억 장치(1)의 제조 방법을 도시하는 제5 공정 단면도.
도 14는 본 발명의 제1 실시예에 의한 반도체 기억 장치(1)의 메모리 어레이 구성의 등가 회로를 도시하는 도면.
도 15는 본 발명의 제1 실시예에 의한 반도체 기억 장치(1)의 데이터 기록/판독시의 각 라인(WL, BL, DL, PL)에 대한 인가 전압과, 기준 메모리 셀에 「0」의 1 비트 데이터가 기록되어 있는 경우의 센스 앰프의 출력을 나타내는 표.
도 16은 본 발명의 제1 실시예의 변형예에 따른 반도체 기억 장치(1)의 메모리 어레이 구성의 등가 회로를 도시하는 도면.
도 17은 본 발명의 제1 실시예에 의한 반도체 기억 장치(1)의 메모리 어레이의 집적화 및 미세화의 가능성에 대해서 설명하는 도면.
도 18은 본 발명의 제1 실시예에 의한 반도체 기억 장치(1)의 메모리 어레이의 집적화 및 미세화의 가능성에 대해서 설명하는 도면.
도 19는 본 발명의 제2 실시예에 의한 강유전체막을 구비한 트랜지스터형 강유전체 기억 소자(MT)와 pn 접합 다이오드(D)와 셀 선택용 트랜지스터(ST)가 접속된 반도체 기억 장치(100)의 1 개의 메모리 셀의 기판면에 수직인 단면 구조를 도시하는 도면.
도 20은 본 발명의 제2 실시예에 의한 반도체 기억 장치(100)의 메모리 셀에 「0」의 1 비트 데이터가 기록된 상태를 도시하는 도면.
도 21은 본 발명의 제2 실시예에 의한 반도체 기억 장치(100)의 메모리 셀에 「1」의 1 비트 데이터가 기록된 상태를 도시하는 도면.
도 22는 디플레션형 강유전체 게이트 부가 p 채널 트랜지스터(DTr)의 기판면에 수직인 단면 구조를 모식적으로 도시하는 도면.
도 23은 본 발명의 제3 실시예에 의한 강유전체막을 포함한 트랜지스터형 강 유전체 기억 소자(MT)와 pn 접합 다이오드(D)와 셀 선택용 트랜지스터(ST)가 접속된 반도체 기억 장치(200)의 1 개의 메모리 셀의 기판면에 수직인 단면 구조를 도시하는 도면.
도 24는 본 발명의 제3 실시예에 의한 반도체 기억 장치(200)의 제조 방법을 도시하는 공정 단면도.
도 25는 본 발명의 제4 실시예에 의한 강유전체막을 구비한 트랜지스터형 강유전체 기억 소자(MT)와 pn 접합 다이오드(D)와 셀 선택용 트랜지스터(ST)가 접속된 반도체 기억 장치(300)의 1 개의 메모리 셀의 기판면에 수직인 단면 구조를 도시하는 도면.
도 26은 본 발명의 제4 실시예에 의한 반도체 기억 장치(300)로서, 2행 2열의 메모리 셀 배열의 평면 레이아웃도.
도 27은 종래의 FET형 1T FeRAM의 메모리 어레이의 데이터 기록을 설명하기 위한 도면.
도 28은 종래의 FET형 1T FeRAM의 메모리 어레이의 데이터 판독을 설명하기 위한 도면.
<도면의 주요 부분에 대한 부호의 설명>
1, 100, 200, 300 : 반도체 기억 장치
2 : p형 실리콘 반도체 기판
4 : 소자 분리 절연막
6 : n-웰
8 : HfO2막
10 : SBT막
12 : Pt막
14, 18, 30, 36, 50, 56 : 레지스트층
16 : 다결정 실리콘막
20, 22 : 게이트 절연막
24, 28 : 게이트 전극
26 : 강유전체막
32, 34 : n형 불순물 영역
38 : p형 불순물 영역
40 : 실리콘 산화막
60 : n형 불순물 확산층(드레인/소스 영역)
62 : n형 불순물 확산층(캐소드 영역, 소스/드레인 영역)
64, 94 : P형 불순물 확산층(애노드 영역)
66, 66', 66'' : 층간 절연막
68, 70, 72, 74, 75, 213 : 텅스텐·플러그
76, 78, 80, 82, 83 : 배선
90 : 반전층 형성 영역
91 : 채널 영역
92 : 절연층
96 : 단결정 실리콘층
102 : 센스 타이밍 컨트롤러
104 : 플레이트 라인 디코더/드라이버 회로
106 : 드라이브 라인 디코더/드라이버 회로
108, 116 : 워드 라인 디코더/드라이버 회로
110 : 비트 라인 디코더/드라이버 회로
112 : 센스 앰프(S/A)
114 : 디코더/드라이버 회로
118 : 데이터 I/O 회로
120 : 출력부
150 : 선택 셀
151 : 워드 라인
152, 154 : 비선택 셀
153 : 비트 라인
201 : p+층
203 : 드레인/소스 영역(애노드 영역)
215, 217, 219, 221 : 패드
D : pn 접합 다이오드
GD : 강유전체 게이트 부가 pn 접합 다이오드
GD-G : 강유전체 게이트 부가 pn 접합 다이오드의 게이트부
MT : 트랜지스터형 강유전체 기억 소자
ST : 셀 선택용 트랜지스터
ST-G : 셀 선택용 트랜지스터의 게이트부
본 발명은 비휘발성 반도체 기억 장치 등에 이용되는 반도체 소자 및 이를 이용한 반도체 기억 장치, 그 데이터 기록 방법, 데이터 판독 방법 및 이들의 제조 방법에 관한 것이다.
전원을 꺼도 끄기 직전의 기억이 유지되면서, 랜덤 액세스가 가능한 비휘발성 랜덤 액세스 메모리(RAM)는 유비쿼터스 사회의 기반을 형성하는 장치로서, 개인 인증이나 보안 분야에서 유망시되고 있다.
여러 가지의 비휘발성 RAM 중에서, 자발 분극을 갖는 강유전체를 커패시터의 유전체층에 이용한 비휘발성 메모리(FeRAM)는 소비 전력이 작기 때문에 모바일 분야의 차세대 메모리로서 기대되고 있다.
현재 실용화되고 있는 FeRAM은 1 개의 셀 선택용 트랜지스터와, 1 개의 데이터 유지용 강유전체 커패시터로 구성된 1T1C(1 트랜지스터 1 커패시터)형의 FeRAM이다. 전원을 오프 상태로 하더라도 강유전체 커패시터에는 전하가 잔류하기 때문에 1T1C형의 FeRAM은 비휘발성 기억 소자로서 이용할 수 있다.
[특허 문헌 1] 일본 특허 공개 평9-134974호 공보
[비특허 문헌 1] 이시하라 히로시, "트랜지스터형 강유전체 메모리 개발의 현상과 장래 전망", 전자 정보 통신 학회지, Vol. 88, No. 4, 2005년.
[비특허 문헌 2] Yoshihiro Arimoto, Hiroshi Ishiwara, "Current Status of Ferroelectric Random-Access Memory", Reprinted from Materials Research Society MRS Bulletin, Vol. 29, No. 11, 2004년 11월.
전술한 바와 같이, 1T1C형의 FeRAM은 1 개의 메모리 셀에 1 개의 트랜지스터와 1 개의 강유전체 커패시터가 요구되기 때문에 FeRAM 내에 메모리 셀을 형성하기 위해서는 어느 정도 크기의 형성 영역이 요구된다. 또한 강유전체 커패시터에 축적할 수 있는 전하량은 강유전체 커패시터의 전극 면적에 비례하기 때문에 FeRAM의 미세화를 진행해 가면 기억 유지에 요구되는 전하량을 유지할 수 없게 된다. 즉, 대용량의 1T1C형의 FeRAM을 만드는 것은 어렵다.
FeRAM의 미세화에 있어서의 문제를 해결하기 위해서 1T1C형 FeRAM을 대신하여 FET형 방식의 1T(1 트랜지스터)형의 FeRAM을 이용하는 방법이 제안되고 있다. FET형 FeRAM은 게이트 절연막이 강유전체로 형성되어 있고, 비파괴 판독이 가능하다. 또한, 트랜지스터가 미세화의 진전에 따라 메모리 셀의 면적을 작게 하는 것이 가능하다. 이 때문에 FET형 FeRAM은 미세화의 점에서 1T1C형 FeRAM에 비해 우위성을 갖고 있다. 그러나, FET형 FeRAM은 현재 상태에서는 데이터를 메모리 셀에 기록하거나, 메모리 셀에 기억된 데이터를 판독하기 위한 전압이 높고, 게이트 절연막 의 신뢰성도 부족하다. 따라서, FET형 FeRAM은 기억 유지 성능을 나타내는 리텐션 특성이나 메모리 셀 선택시의 디스터브 특성이 현행의 1T1C형 FeRAM에 비해 열화되고 있고, 실용화되기까지에는 도달해 있지 않다.
대표적인 FET형 1T FeRAM은 소스 영역 및 드레인 영역이 형성된 반도체 기판(S)의 채널 영역 위에 게이트 절연막(I), 강유전체막(F), 및 전극막(M)이 적층된 구조를 갖고 있다. 이 구조를 갖는 FET는 MFIS형 FET로 불리고 있다. FET형 1T FeRAM으로는 강유전체막의 분극 방향에 의해 소스-드레인간의 온 전류와 오프 전류가 여러 자리수가 다른 것을 이용하여 기억된 데이터가 「0」 또는 「1」인지 판독하고 있다.
도 27은 FET형 1T FeRAM의 메모리 어레이의 데이터 기록을 설명하기 위한 도면이다. 도 27에 도시하는 바와 같이, FET형 1T FeRAM의 메모리 어레이는 매트릭스형으로 배치된 복수의 메모리 셀을 갖고 있다. FET형 1T FeRAM의 메모리 어레이로는 데이터 기록시에 선택 셀(150)의 게이트 전극에 접속된 워드 라인(151)에는 예컨대 +V(V)가 인가되고, 드레인 전극에 접속된 비트 라인(153)에는 예컨대 0(V)가 인가된다. 이 때, 비선택 셀(152, 154)의 게이트 전극에 접속된 워드 라인(151)에는 +1/3·V(V)가 인가되고, 드레인 전극에 접속된 비트 라인(153)에는 예컨대 +2/3·(V)가 인가된다. 즉, 모든 비선택 셀의 게이트 전극에 전압을 인가할 필요가 있다.
이에 따라, 선택 셀(150)의 FeRAM의 강유전체막에는 +V(V)의 전압이 인가된다. 선택 셀(150)이 접속된 워드 라인(151) 또는 비트 라인(153) 중 어느 하나에 접속된 비선택 셀(154)의 FeRAM의 강유전체막에는 +1/3·V(V)의 전압이 인가된다. 선택 셀(150)이 접속되어 있지 않은 워드 라인(151) 또는 비트 라인에 접속된 비선택 셀(152)의 FeRAM의 강유전체막에는 -1/3·V(V)의 전압이 인가된다. 따라서, 누설 전류에 의해 비선택 셀(152, 154)에 있어서도 전력이 소비되고, 더 나아가서는 1 비트의 기록마다 모든 비트선, 워드선에 전압을 인가하기 때문에 셀 사이즈가 커지면 이들 배선의 충방전 전류가 막대해진다. 이와 같이, FET형 1T FeRAM을 구비한 반도체 기억 장치로는 저소비 전력화를 도모하는 것이 어렵다.
도 28은 n형 FET형 1T FeRAM의 메모리 어레이의 데이터 판독을 설명하기 위한 도면이다. MFIS형 FET에 있어서, 데이터를 장기간 유지하기 위해서는 게이트 전극에 0(V)를 인가한 경우에 강유전체막의 분극 방향에 의해서는 소스·드레인간에 흐르는 전류의 대소가 실현되어 있어야 한다. 도 28의 (a)는 병렬형 메모리 어레이를 도시하고, 도 28의 (b)는 직렬형 메모리 어레이를 도시하고 있다. 도 28의 (a)에 도시하는 바와 같이, 복수의 소스 전극끼리 및 드레인 전극끼리가 접속된 병렬형 메모리 어레이로는 데이터 판독시에는, 모든 비선택 셀(152)의 게이트 전극에 -V(V)의 전압을 인가하여 비선택 FET를 고저항으로 함으로써, 선택 셀(150)의 게이트 전극에 0(V)를 인가하여 선택 FET의 소스·드레인간에 흐르는 전류의 대소를 주변 회로로부터 판독한다. 한편, 도 28의 (b)에 도시하는 바와 같이, 인접하는 FET형 1T FeRAM의 소스 전극과 드레인 전극이 접속된 직렬형 메모리 어레이로는 모든 비선택 셀(152)의 게이트 전극에 +V(V)를 인가하여 비선택 FET를 저저항으로 함으로써, 선택 셀(150)의 게이트 전극에 0(V)를 인가하여 선택 FET의 소스·드레인간 에 흐르는 전류의 대소의 정보를 주변 회로로부터 판독한다.
이와 같이, FET형 1T FeRAM으로는 데이터의 기록 및 판독시에, 선택 셀 및 비선택 셀의 어느 것이라도 소정의 전압을 인가해야 하기 때문에 반도체 기억 장치의 저소비 전력화를 도모하기 어렵다. 또한, 비선택 셀의 기억 데이터가 재기록될 가능성이 높아지고, 신뢰성이 부족하다.
이상의 설명으로부터 명백한 바와 같이, 1T1C형 FeRAM으로는 미세화가 어렵다고 하는 문제를 갖고 있다. 또한, FET형 1T FeRAM으로는 기억 소자로서의 리텐션 특성 및 디스터브 특성이 충분하지 않다고 하는 문제를 갖고 있다. 또한, FET형 1T FeRAM은 반도체 기억 장치의 저소비 전력화를 도모하기 어렵다고 하는 문제를 갖고 있다.
본 발명의 목적은 셀의 미세화 및 집적화가 가능하고, 데이터의 기억 특성이 우수하며, 저소비 전력화가 가능한 반도체 소자 및 이를 이용한 반도체 기억 장치, 그 데이터 기록 방법, 데이터 판독 방법 및 이들의 제조 방법을 제공하는 것에 있다.
상기 목적은 반도체 기판 위쪽에 형성된 강유전체막과, 상기 강유전체막상에 형성된 게이트 전극과, 상기 강유전체막 아래쪽에 형성된 불순물 활성화 영역과, 상기 불순물 활성화 영역을 사이에 둔 양측의 한 쪽에 형성된 고농도의 n형 불순물 활성화 영역과, 상기 양측의 다른 쪽에 형성된 고농도의 p형 불순물 활성화 영역을 포함하는 것을 특징으로 하는 반도체 소자에 의해 달성된다.
또한, 상기 목적은 강유전체막의 분극 방향에 의해 데이터를 기억하는 메모리 셀을 구비한 반도체 기억 장치에 있어서, 상기 메모리 셀은, 상기 본 발명의 반도체 소자와, 게이트 전극, 소스 영역, 드레인 영역을 갖는 셀 선택용 트랜지스터로 이루어지고, 상기 p형 불순물 활성화 영역 또는 상기 n형 불순물 활성화 영역과 상기 소스 영역 또는 상기 드레인 영역 중 한 쪽이 접속되어 있는 것을 특징으로 하는 반도체 기억 장치에 의해 달성된다.
또한, 상기 목적은 강유전체막의 분극 방향에 의해 데이터를 기억하는 메모리 셀을 구비한 반도체 기억 장치에 있어서, 반도체 기판 위쪽에 형성된 강유전체막과, 상기 강유전체막상에 형성된 게이트 전극과, 상기 강유전체막 아래쪽의 상기 반도체 기판에 상기 강유전체막의 분극 방향에 따라 반전층이 형성되는 반전층 형성 영역과, 상기 반전층 형성 영역을 사이에 둔 양측의 한 쪽에 형성된 캐소드 영역과, 상기 양측의 다른 쪽에 형성된 애노드 영역, 을 갖는 반도체 소자와; 상기 반도체 기판상에 형성된 게이트 절연막과, 상기 게이트 절연막상에 형성된 게이트 전극과, 상기 게이트 절연막 하층의 상기 반도체 기판의 채널 영역을 사이에 둔 양측에 형성된 소스 영역 및 드레인 영역, 을 갖는 셀 선택용 트랜지스터를 포함하고, 상기 반도체 소자의 상기 캐소드 영역 또는 상기 애노드 영역 중 한 쪽과 상기 셀 선택용 트랜지스터의 상기 소스 영역 또는 상기 드레인 영역 중 한 쪽을 전기적으로 접속하여 이루어지는 메모리 셀을 포함한 것을 특징으로 하는 반도체 기억 장치에 의해 달성된다.
상기 목적은 강유전체막의 분극 방향에 의해 데이터를 기억하는 메모리 셀을 구비한 반도체 기억 장치의 제조 방법에 있어서, 반도체 기판 위쪽에 강유전체막을 형성하고, 상기 강유전체막상에 게이트 전극을 형성하며, 상기 강유전체막 아래쪽의 상기 반도체 기판의 반전층 형성 영역을 사이에 둔 양측의 한 쪽에 캐소드 영역을, 다른 쪽에 애노드 영역을 형성하여 반도체 소자를 형성하고, 상기 반도체 기판상에 게이트 절연막을 형성하며, 상기 게이트 절연막상에 게이트 전극을 형성하고, 상기 게이트 절연막 하층의 상기 반도체 기판의 채널 영역을 사이에 둔 양측에 소스 영역 및 드레인 영역을 형성하여, 셀 선택용 트랜지스터를 형성하며, 상기 캐소드 영역 또는 상기 애노드 영역 중 한 쪽과 상기 소스 영역 또는 상기 드레인 영역 중 한 쪽을 접속하여, 상기 메모리 셀을 형성하는 것을 특징으로 하는 반도체 기억 장치의 제조 방법에 의해 달성된다.
상기 목적은 강유전체막의 분극 방향에 의해 데이터를 기억하는 메모리 셀을 구비한 반도체 기억 장치에 있어서, 상기 메모리 셀은 제1 도전형의 반도체 기판에 형성되고, 상기 제1 도전형과 다른 도전형의 제2 도전형 웰 영역과, 상기 웰 영역 위쪽에 형성된 강유전체막과, 상기 강유전체막상에 형성된 게이트 전극과, 상기 강유전체막 아래쪽의 상기 웰 영역에 상기 강유전체막의 분극 방향에 따라 반전층이 형성되는 반전층 형성 영역과, 상기 반전층 형성 영역을 사이에 둔 양측의 한 쪽에 형성된 상기 제1 도전형의 제1 불순물 활성화 영역과, 상기 양측의 다른 쪽에 형성된 상기 제1 도전형의 제2 불순물 활성화 영역을 포함한 기억용 반도체 소자와, 상기 반도체 기판상에 형성된 게이트 절연막과, 상기 게이트 절연막상에 형성된 게이트 전극과, 상기 게이트 절연막 하층의 상기 반도체 기판의 채널 영역을 사이에 둔 양측의 한 쪽에 형성되며, 상기 웰 영역 및 상기 제2 불순물 활성화 영역에 전기적으로 접속된 상기 제2 도전형의 제3 불순물 활성화 영역과, 상기 채널 영역을 사이에 둔 양측의 다른 쪽에 형성된 상기 제2 도전형의 제4 불순물 활성화 영역을 포함한 셀 선택용 트랜지스터를 포함하는 것을 특징으로 하는 반도체 기억 장치에 의해 달성된다.
〔제1 실시예〕
반도체 소자 및 이를 이용한 반도체 기억 장치, 그 데이터 기록 방법, 데이터 판독 방법 및 이들의 제조 방법에 대해서 도 1 내지 도 18을 이용하여 설명한다.
본 실시예에 의한 반도체 소자는 강유전체 게이트 부가 pn 접합 다이오드이며, 게이트 전극에 인가하는 전압의 플러스 마이너스(극성)에 의해 강유전체막의 분극 방향이 반전되고, 역바이어스 전압의 인가시에 이 분극 방향에 의해 흐르는 전류의 크기가 다른 점에 특징을 갖고 있다. 또한, 본 실시예에 의한 반도체 기억 장치는 셀 선택용 트랜지스터와, 셀 선택용 트랜지스터에 전기적으로 접속된 강유전체 게이트 부가 pn 접합 다이오드를 갖는 메모리 셀을 구비하고, 강유전체 게이트 부가 pn 접합 다이오드의 강유전체막의 분극 방향을 반전시켜 「0」 또는 「1」에 해당하는 1 비트 데이터를 기록하며, 이 분극 방향에 의해 흐르는 전류의 크기에 의해 「0」 또는 「1」에 해당하는 1 비트 데이터를 판독하는 점에 특징을 갖고 있다.
우선, 본 실시예에 의한 강유전체 게이트 부가 pn 접합 다이오드(GD) 및 이 를 이용한 반도체 기억 장치(1)의 구조에 대해서 도 1을 이용하여 설명한다. 도 1은 강유전체 게이트 부가 pn 접합 다이오드(GD)에 셀 선택용 트랜지스터(ST)가 접속된 본 실시예의 반도체 기억 장치(1)의 1 개의 메모리 셀의 기판면에 수직인 단면 구조를 나타내고 있다. 도 1에 도시하는 바와 같이, 반도체 기억 장치(1)의 메모리 셀은 p형 실리콘 반도체 기판(2)에 형성된 소자 분리 절연막(4)으로 구획된 소자 영역 내에 형성되어 있다. 소자 영역 내에는 p형 실리콘 반도체 기판(2)의 p형 불순물 활성 영역과, 저농도의 n형 불순물 활성화 영역의 n-(「-」는 마이너스를 나타냄)웰(6)이 형성되어 있다.
소자 분리 절연막(4)으로 구획된 소자 영역 내의 p형 불순물 활성 영역에는 셀 선택에 이용하는 n형 FET의 셀 선택용 트랜지스터(ST)가 형성되어 있다. n-웰(6)에는 「0」 또는 「1」의 1 비트 데이터를 잔류 분극 방향으로 기억하는 강유전체막이 게이트부에 설치된 강유전체 게이트 부가 pn 접합 다이오드(GD)가 형성되어 있다.
강유전체 게이트 부가 pn 접합 다이오드(GD)의 게이트부(GD-G)는 n-웰(6)의 n-불순물 영역상에 형성된 막 두께 4 nm의 HfO2(산화하프늄)막의 게이트 절연막(22)과, 게이트 절연막(22)상에 형성된 막 두께 400 nm의 SBT(SrBi2Ta2O9: 탄탈산스트론튬비스무트)막의 데이터 기억용 강유전체막(26)과, 강유전체막(26)상에 형성된 막 두께 100 nm의 Pt(백금)막의 게이트 전극(28)을 갖고 있다.
강유전체 게이트 부가 pn 접합 다이오드(GD)는 강유전체막(26) 하층의 반도 체 기판(2)의 n-웰(6)에 강유전체막(26)의 분극 방향에 따라 반전층이 형성되는 반전층 형성 영역(90)을 갖고 있다. 반전층 형성 영역(90)을 사이에 둔 양측의 한 쪽(도 1에서 좌측)에는 n형 불순물 확산층(n형 불순물 활성화 영역)의 캐소드 영역(이하, 필요에 따라 「n형 불순물 확산층」 또는 「캐소드 영역」이라고 함)(62)이 형성되고, 다른 쪽(도 1에서 우측)에는 p형 불순물 확산층(p형 불순물 활성화 영역)의 애노드 영역(이하, 필요에 따라 「p형 불순물 확산층」 또는 「애노드 영역」이라고 함)(64)이 형성되어 있다. 캐소드 영역(62)은 n-웰(6)보다 고농도의 n형 불순물 확산층이다. 애노드 영역(64)은 반도체 기판(2)의 p형 불순물 활성 영역보다 고농도의 p형 불순물 확산층이다.
강유전체 게이트 부가 pn 접합 다이오드(GD)는 반전층 형성 영역(90)에 반전층이 형성되어 있지 않은 상태에서는, 애노드 영역(64)과 n-웰(6)이 접합된 p+n- 접합 다이오드로 간주할 수 있다. 또한, 강유전체 게이트 부가 pn 접합 다이오드(GD)는 반전층 형성 영역(90)에 반전층이 형성된 상태에서는, 애노드 영역(64)과 캐소드 영역(62)이 고농도 p형층으로 간주할 수 있는 반전층을 통해 접합된 p+n+ 접합 다이오드로 간주할 수 있다.
셀 선택용 트랜지스터(ST)의 게이트부(ST-G)는 반도체 기판(2)의 p형 불순물 영역상에 형성된 4 nm의 HfO2막의 게이트 절연막(20)과, 게이트 절연막(20)상에 형성된 막 두께 150 nm의 폴리실리콘막의 게이트 전극(24)을 갖고 있다. 게이트부(ST-G)의 게이트 절연막(20) 하층의 반도체 기판(2)에 형성되는 채널 영역(91)을 사이에 둔 양측의 한 쪽(도 1에서 좌측)에는 불순물 농도가 캐소드 영역(62)과 거의 동일한 n형 불순물 확산층의 드레인/소스 영역(이하, 필요에 따라 「n형 불순물 확산층」 또는 「드레인 영역」이라고 함)(60)이 형성되어 있다.
강유전체 게이트 부가 pn 접합 다이오드(GD)의 캐소드 영역인 n형 불순물 확산층(62)은 n-웰(6)로부터 셀 선택용 트랜지스터(ST)의 게이트부(ST-G)의 게이트 절연막(20) 하층의 채널 영역(91)을 사이에 둔 양측의 다른 쪽(도 1에서 우측)에까지 연장되어 셀 선택용 트랜지스터(ST)의 소스/드레인 영역(이하, 필요에 따라 「소스 영역」이라고 함)으로서도 이용되도록 되어 있다.
이와 같이, n형 불순물 영역(62)은 강유전체 게이트 부가 pn 접합 다이오드(GD)의 캐소드 영역을 구성하는 동시에, 셀 선택용 트랜지스터(ST)의 소스 영역을 구성하고 있다. 본 실시예에서는 강유전체 게이트 부가 pn 접합 다이오드(GD)의 캐소드 영역과, 셀 선택용 트랜지스터(ST)의 소스 영역은 일체적으로 형성되어 전기적으로 접속된 구성이지만, 이들이 분리되어 전기적으로 접속된 구성이라도 물론 좋다. 또한, 캐소드 영역과 소스 영역이 분리되어 있는 경우에는 양 영역을 접속하기 위한 접속 공정이 요구된다.
또한, 셀 선택용 트랜지스터(ST)의 게이트부(ST-G)의 폴리실리콘막의 게이트 전극(24) 및 n형 불순물 확산층(60, 62) 및 p형 불순물 확산층(64)의 상층부에 각각 실리사이드막(도시 생략)이 형성되어 있다.
반도체 기판(2)의 전체면에 커버막으로서 도시하지 않은 산질화실리콘(SiON) 막이 약 200 nm의 두께로 형성되고, 그 위에 이산화실리콘(SiO2)의 층간 절연막(66)이 약 1.0 ㎛의 두께로 형성되어 있다. 층간 절연막(66) 표면은 평탄화되어 있다. 셀 선택용 트랜지스터(ST)의 게이트부(ST-G)의 폴리실리콘막의 게이트 전극(24) 및 셀 선택용 트랜지스터(ST)의 드레인 영역(60) 및 강유전체 게이트 부가 pn 접합 다이오드(GD)의 게이트 전극(28) 및 애노드 영역(64)의 상층부의 층간 절연막(66)은 개구되어 각각 콘택트홀이 형성되어 있다. 각 콘택트홀에는 예컨대 텅스텐이 매립되어 텅스텐·플러그(68, 70, 72, 74)가 형성되어 있다. 텅스텐·플러그(68, 70, 72, 74)상에는 각각 소정의 배선(76, 78, 80, 82)이 형성되어 있다.
또한, 배선(76, 78, 80, 82)을 매립하는 만큼 제2 층간 절연막(66')이 형성되어 있다. 텅스텐·플러그(70) 및 배선(78)상의 층간 절연막(66')은 개구되어 콘택트홀이 형성되어 있다. 이 콘택트홀에는, 예컨대 텅스텐·플러그(75)가 형성되어 있다. 텅스텐·플러그(75)상에는 도면 중 좌우 방향으로 연장되는 배선(83)이 형성되어 있다. 배선(83)을 매립하는 만큼 층간 절연막(66'')이 형성되어 있다.
본 구조에서는 p형 실리콘 반도체 기판(2)에 n-웰(6)을 형성하고 있지만, n형 실리콘 반도체 기판에 p-웰을 형성하도록 하여도 물론 좋다. 이 경우 도 1에 있어서, 캐소드 영역(62)측에 애노드 영역이 형성되고, 애노드 영역(64)측에 캐소드 영역이 형성된다. 또한, 이 p-웰 구성에서는 셀 선택용 트랜지스터(ST)에 p형 MOSFET가 이용된다. 또한, 반도체 기억 장치(1)에는 메모리 셀 영역뿐만 아니라 주변 회로 영역도 존재하고, 주변 회로용으로 CM0S 구조가 형성되어 있어도 좋다.
본 실시예에서는 게이트 전극 재료로서, 셀 선택용 트랜지스터(ST)의 게이트 전극(24)에는 폴리실리콘, 강유전체 게이트 부가 pn 접합 다이오드(GD)의 게이트 전극(28)에는 Pt가 이용되고 있지만, 게이트 전극의 형성 재료는 이들에 한정되지 않는다. 예컨대, 게이트 전극(24, 28)의 형성 재료에는 Ir, Ru, IrO2, SRO(SrRuO3) 또는 RuO2를 이용하여도 좋다.
강유전체막에는 페로브스카이트(perovskite) 구조를 갖는 Pb(Zr, Ti)O3, 또는 Pb(Zr, Ti)O3에 La, Ca, Sr, Nb 등의 도펀트를 첨가한 PZT계의 재료나, 비스무트 층상 구조를 갖는 (Bi, La)4Ti3O12 또는 SrBi2Ta2O9 등이 이용된다. 비스무트 층상 구조를 갖는 강유전체는 PZT계 재료에 비해 분극 전하량은 작지만, 유전률도 작다. FET형 FeRAM으로는 분극 전하량은 1μC/cm2 정도이면 충분히 동작한다. 비스무트 층상 구조를 갖는 강유전체는 유전률이 작고 강유전체층에 의해 큰 전압이 걸린다. 데이터 기억용 강유전체막(26)의 형성 재료로서 SBT가 이용되고 있지만, 예컨대 BLT[(Bi, La)4Ti3O12], PGO(Pb5Ge3O11), BFO(BiFeO3), STN[Sr2(Ta, Nb)2O7] 또는 BNMO(BiNixMn1-xO3) 등의 강유전체 재료라도 물론 좋다.
다음에, 본 실시예의 강유전체 게이트 부가 pn 접합 다이오드(GD) 및 이를 이용한 반도체 기억 장치(1)에 의한 데이터의 기록/판독 방법에 대해서 도 2 내지 도 8을 이용하여 설명한다. 도 2는 본 실시예에 의한 반도체 기억 장치(1)의 메모 리 셀의 구조를 모식적으로 도시하는 사시도이다. 도 2에 도시하는 바와 같이, 셀 선택용 트랜지스터(ST)의 드레인 영역(60)에는 도면중 경사 방향으로 연장되고, 드레인 영역(60)에 데이터를 출력하는 비트 라인(BL)이 전기적으로 접속되어 있다. 셀 선택용 트랜지스터(ST)의 게이트 전극(24)에는 비트 라인(BL)에 교차하고, 셀 선택용 트랜지스터(ST)의 온/오프를 제어하는 셀 선택 신호를 게이트 전극(24)에 출력하는 워드 라인(WL)이 전기적으로 접속되어 있다.
강유전체 게이트 부가 pn 접합 다이오드(GD)의 게이트 전극(28)에는 비트 라인(BL)에 거의 병렬하고, 데이터 기억용 강유전체막(26)의 분극 방향을 반전시키는 전압을 게이트 전극(28)에 인가하는 드라이브 라인(DL)이 전기적으로 접속되어 있다. 강유전체 게이트 부가 pn 접합 다이오드(GD)의 애노드 영역(64)에는 비트 라인(BL) 및 드라이브 라인(DL)에 거의 병렬하고, 애노드 영역(64)을 오픈 또는 기준 전위[예컨대 GND(접지)]로 하는 플레이트 라인(PL)이 전기적으로 접속되어 있다. 반도체 기억 장치(1)는 워드 라인(WL), 비트 라인(BL), 드라이브 라인(DL) 및 플레이트 라인(PL)에 인가하는 전압의 조합에 의해 메모리 셀에 데이터를 기록하거나, 메모리 셀에 기억된 데이터를 판독한다.
도 3은 데이터 기록시의 각 라인(WL, BL, DL, PL)에 대한 인가 전압을 나타내는 표이다. 도 3에 도시하는 바와 같이, 가장 좌측란에 나타내는 「0」의 1 비트 데이터의 기록시에는 워드 라인(WL)을 +V0 (V)로 하고, 비트 라인(BL)을 0 (V)로 하며, 드라이브 라인(DL)을 +V1 (V)로 하고, 플레이트 라인(PL)을 오픈(하이·임피던스 상태)으로 한다. 또한, 가장 좌측란에 나타내는 「1」의 1 비트 데이터의 기 록시에는 워드 라인(WL)을 +V0 (V)로 하고, 비트 라인(BL)을 +V1 (V)로 하며, 드라이브 라인(DL)을 0 (V)로 하고, 플레이트 라인(PL)을 오픈으로 한다. 여기서 +V1 (V)은 「1」의 1 비트 데이터에 대응한 데이터 전압을 나타내고 있다.
다음에, 본 실시예의 반도체 기억 장치(1)의 메모리 셀에 대한 데이터 기록에 대해서 도 4 및 도 5를 이용하여 보다 구체적으로 설명한다. 도 4는 반도체 기억 장치(1)의 메모리 셀에 「0」에 해당하는 1 비트 데이터를 기록하는 방법을 설명하는 도면이다. 도 4의 (a)는 「0」에 해당하는 1 비트 데이터 기록시의 반도체 기억 장치(1)의 메모리 셀을 모식적으로 도시하고, 도 4의 (b)는 「0」에 해당하는 1 비트 데이터 기록시의 이 메모리 셀의 등가 회로를 도시하고 있다.
도 4의 (a) 및 (b)에 도시하는 바와 같이, 워드 라인(WL)으로부터 셀 선택 신호로서 +V0 (V)의 게이트 전압이 셀 선택용 트랜지스터(ST)의 게이트 전극(24)에 인가되면 채널 영역(91)에 채널이 형성되어 셀 선택용 트랜지스터(ST)는 온 상태가 되고, 비트 라인(BL)으로부터 드레인 영역(60)에 인가된 「0」의 1 비트 데이터에 대응한 0(V)의 데이터 전압이 캐소드 영역(62) 및 n-웰(6)에 인가된다. 이에 따라, 강유전체막(26) 아래쪽의 반전층 형성 영역(90)의 전체면에는 0(V)의 데이터 전압이 인가된다. 플레이트 라인(PL)은 오픈 상태이기 때문에 애노드 영역(64)과 n-웰(6) 사이에 전류는 흐르지 않고, n-웰(6)의 전압은 0 (V)로 유지된다.
셀 선택 신호의 입력과 예컨대 동시에, 드라이브 라인(DL)으로부터 강유전체 게이트 부가 pn 접합 다이오드(GD)의 게이트 전극(28)에 +V1(V)의 전압이 인가된다. 게이트 전극(28)의 전위 +V1보다 데이터 전압의 전위 0은 낮기 때문에 강유전 체막(26)에는 게이트 전극(28)측이 플러스(+)가 되고 반도체 기판(2)측이 마이너스(-)가 되는 극성의 전압이 인가된다. 이에 따라, 강유전체막(26)은 도 4의 (a)의 굵은 화살표로 도시하는 바와 같이 하향으로 분극한다. 반도체 기판(2)측의 강유전체막(26) 표면은 플러스(+)에 대전하기 때문에 반전층 형성 영역(90)에는 전자가 모이고 반전층은 형성되지 않는다. 도 4의 (a)에 도시하는 바와 같이, 본 실시예에서는 강유전체막(26)의 분극 방향이 아래, 즉 반도체 기판(2)측을 향하고 있을 때에 「0」이라고 하는 1 비트 데이터를 대응하고 있다. 또한, 도 4의 (b)에 도시하는 바와 같이, 「0」에 해당하는 1 비트 데이터가 기록된 강유전체 게이트 부가 pn 접합 다이오드(GD)는 p+n- 접합 다이오드가 된다.
데이터 기록 종료 후에 각 라인(WL, BL, DL)을 무인가 상태로 하더라도 강유전체막(26)의 분극 방향은 유지되기 때문에 메모리 셀은 「0」에 해당하는 1 비트 데이터를 기억할 수 있다.
도 5는 반도체 기억 장치(1)의 메모리 셀에 「1」의 1 비트 데이터를 기록하는 방법을 설명하는 도면이다. 도 5의 (a)는 「1」에 해당하는 1 비트 데이터 기록시의 반도체 기억 장치(1)의 메모리 셀을 모식적으로 도시하고, 도 5의 (b)는 「1」에 해당하는 1 비트 데이터 기록시의 이 메모리 셀의 등가 회로를 도시하고 있다.
도 5의 (a) 및 (b)에 도시하는 바와 같이, 워드 라인(WL)으로부터 셀 선택 신호로서 +V0 (V)의 게이트 전압이 셀 선택용 트랜지스터(ST)의 게이트 전극(24)에 인가되면 채널 영역(91)에 채널이 형성되어 셀 선택용 트랜지스터(ST)는 온 상태가 되고, 비트 라인(BL)으로부터 드레인 영역(60)에 인가된 「1」의 1 비트 데이터에 대응한 +V1 (V)의 데이터 전압이 캐소드 영역(62) 및 n-웰(6)에 인가된다. 이에 따라, 강유전체막(26) 아래쪽의 반전층 형성 영역(90)의 전체면에는 +V1 (V)의 데이터 전압이 인가된다. 플레이트 라인(PL)은 오픈 상태이기 때문에 애노드 영역(64)과 n-웰(6) 사이에 전류는 흐르지 않고, n-웰(6)의 전압은 +V1 (V)로 유지된다.
셀 선택 신호의 입력과 예컨대 동시에, 드라이브 라인(DL)으로부터 강유전체 게이트 부가 pn 접합 다이오드(GD)의 게이트 전극(28)에 0(V)의 전압이 인가된다. 게이트 전극(28)의 전위 0보다 데이터 전압의 전위 +V1은 높기 때문에 강유전체막(26)에는 게이트 전극(28)측이 마이너스(-)가 되고 반도체 기판(2)측이 플러스(+)가 되는 극성의 전압이 인가된다. 이에 따라, 강유전체막(26)은 도 5의 (a)의 굵은 화살표로 도시하는 바와 같이 상향으로 분극한다. 반도체 기판(2)측의 강유전체막(26) 표면은 마이너스(-)에 대전하기 때문에 반전층 형성 영역(90)에는 정공(正孔)이 모여 p+형 반전층이 형성된다. 도 5의 (a)에 도시하는 바와 같이, 본 발명에서는 강유전체막(26)의 분극 방향이 위, 즉 게이트 전극(28)측을 향하고 있을 때에 「1」이라고 하는 1 비트 데이터를 대응하고 있다. 또한, 도 5의 (b)에 도시하는 바와 같이, 「1」의 1 비트 데이터가 기록된 강유전체 게이트 부가 pn 접합 다이오드(GD)는 p+n+ 접합 다이오드가 된다.
다음에, 본 실시예의 반도체 기억 장치(1)의 메모리 셀에 기억된 데이터의 판독에 대해서 도 6 내지 도 8을 이용하여 설명한다. 도 6은 데이터 판독시의 각 라인(WL, BL, DL, PL)에 대한 인가 전압을 나타내는 표이다. 도 6에 도시하는 바와 같이, 가장 좌측란에 나타내는 「0」 또는 「1」의 1 비트 데이터를 판독할 때에는 워드 라인(WL)을 +V0 (V)로 하고, 비트 라인(BL)을 +Vr(V)로 하며, 드라이브 라인(DL)을 0 (V)로 하고, 플레이트 라인(PL)을 기준 전위[예컨대 GND(접지)]로 한다. 여기서 +Vr(V)은 데이터 판독용 데이터 판독 전압이며, +V0>+Vr>0의 관계를 만족시키도록 설정된다. 뒤에 설명하겠지만, 도 6의 가장 우측란에 도시하는 바와 같이, 「0」의 1 비트 데이터의 판독시에는 강유전체 게이트 부가 pn 접합 다이오드(GD)에 흐르는 역방향 전류 Id는 0으로 간주할 수 있는 매우 작은 전류 I0(mA)가 되고, 「1」의 1 비트 데이터의 판독시에는 역방향 전류 Id는 I0에 대하여 매우 큰 I1(mA)이 된다.
다음에, 본 실시예의 반도체 기억 장치(1)의 메모리 셀로부터의 데이터 판독에 대해서 도 7 및 도 8을 이용하여 보다 구체적으로 설명한다. 도 7은 반도체 기억 장치(1)의 메모리 셀로부터 「0」에 해당하는 1 비트 데이터를 판독하는 방법을 설명하는 도면이다. 도 7의 (a)는 「0」에 해당하는 1 비트 데이터 판독시의 반도체 기억 장치(1)의 메모리 셀을 모식적으로 도시하고, 도 7의 (b)는 「0」에 해당하는 1 비트 데이터 판독시의 이 메모리 셀의 등가 회로를 도시하며, 도 7의 (c)는 강유전체 게이트 부가 pn 접합 다이오드(GD)의 전류 Id 대 전압 V의 특성(IV 특성)을 도시하고 있다.
도 7의 (a) 및 (b)에 도시하는 바와 같이, 워드 라인(WL)으로부터 셀 선택 신호로서 +V0(V)의 게이트 전압이 셀 선택용 트랜지스터(ST)의 게이트 전극(24)에 인가되면 채널 영역(91)에 채널이 형성되어 셀 선택용 트랜지스터(ST)는 온 상태가 되고, 비트 라인(BL)으로부터 드레인 영역(60)에 인가된 데이터 판독 전압 +Vr(V)이 캐소드 영역(62) 및 n-웰(6)에 인가된다. 플레이트 라인(PL)은 접지되어 있기 때문에 강유전체 게이트 부가 pn 접합 다이오드(GD)에는 역바이어스 전압이 인가된다.
셀 선택 신호의 입력과 예컨대 동시에, 드라이브 라인(DL)으로부터 강유전체 게이트 부가 pn 접합 다이오드(GD)의 게이트 전극(28)에 0(V)의 전압이 인가된다. 이에 따라, 강유전체막(26)에 소정의 전압이 인가된다. 이 때, 분극 방향에 영향을 부여하지 않도록, 판독 전압 +Vr(V)은 충분히 작아야 한다.
전술한 바와 같이, 「0」에 해당하는 1 비트 데이터의 기억시에는 반전층 형성 영역(90)에는 반전층이 형성되지 않기 때문에 강유전체 게이트 부가 pn 접합 다이오드(GD)의 구성은 (n+) (n-) (p+)가 된다. 따라서, 도 7의 (b)에 도시하는 바와 같이, 강유전체 게이트 부가 pn 접합 다이오드(GD)는 n-웰(6)과 애노드 영역(64)이 접합된 p+n- 접합 다이오드로 간주할 수 있다. p+n- 접합 다이오드의 항복 전압은 상대적으로 크다. 이 때문에 데이터 판독 전압 +Vr의 크기를 이 항복 전압보다 작은 값으로 설정해 둠으로써, 도 7의 (c)에 도시하는 바와 같이, 강유전체 게이트 부가 pn 접합 다이오드(GD)에는 역바이어스 전압 -Vr이 인가되더라도 거의 0으로 간주할 수 있는 매우 작은 역방향 전류 I0(mA)밖에 흐르지 않는다.
도 8은 반도체 기억 장치(1)의 메모리 셀로부터 「1」에 해당하는 1 비트 데이터를 판독하는 방법을 보다 구체적으로 설명하는 도면이다. 도 8의 (a)는 「1」에 해당하는 1 비트 데이터 판독시의 반도체 기억 장치(1)의 메모리 셀을 모식적으 로 도시하고, 도 8의 (b)는 「1」에 해당하는 1 비트 데이터 판독시의 이 메모리 셀의 등가 회로를 도시하며, 도 8의 (c)는 강유전체 게이트 부가 pn 접합 다이오드(GD)의 전류 Id 대 전압 V의 특성(IV 특성)을 도시하고 있다.
도 6을 이용하여 설명한 바와 같이, 「1」에 해당하는 1 비트 데이터의 판독시의 각 라인(WL, BL, DL, PL)에 인가되는 전압은 「0」에 해당하는 1 비트 데이터의 판독시의 전압과 같다. 따라서, 도 8의 (a) 및 (b)에 도시하는 바와 같이, 강유전체 게이트 부가 pn 접합 다이오드(GD)에는 역바이어스 전압 -Vr이 인가된다.
전술한 바와 같이, 「1」에 해당하는 1 비트 데이터의 기억시에는 반전층 형성 영역(90)에는 p+형 반전층이 형성되어 있기 때문에 도 8의 (b)에 도시하는 바와 같이, 강유전체 게이트 부가 pn 접합 다이오드(GD)는 (n+) (p+)가 되고, p형 반전층을 통해 캐소드 영역(62)(n+)과 애노드 영역(64)(p+)이 접합된 p+n+ 접합 다이오드로 간주할 수 있다. 고농도의 n형 불순물 확산층을 갖는 캐소드 영역(62)과 p+형 반전층 사이의 내전압은 고농도의 p형 불순물 확산층을 갖는 애노드 영역(64)과 반전층 형성 영역(90)을 일부에 포함하는 n-웰(6) 사이의 내전압보다 낮다. 따라서, 「0」의 1 비트 데이터가 기억되어 애노드 영역(64)과 n-웰(6)로 pn 접합이 형성되어 있는 상태보다 「1」의 1 비트 데이터가 기억되어 캐소드 영역(62)과 p+형 반전층으로 pn 접합이 형성되어 있는 상태의 쪽이 항복 전압이 작아진다. 이 때문에 도 8의 (c)에 도시하는 바와 같이, 역바이어스 전압 -Vr(V)이 인가되면 강유전체 게이트 부가 pn 접합 다이오드(GD)에는 역방향 전류 I0와 비교하여 매우 큰 역방향 전류 I1(mA)가 흐른다.
이와 같이, 강유전체 게이트 부가 pn 접합 다이오드(GD)에 흐르는 역방향 전류의 크기는 강유전체막(26)에 기억된 데이터에 의해 다르기 때문에, 역방향 전류의 크기를 판정함으로써 「0」 또는 「1」에 해당하는 1 비트 데이터를 판독할 수 있다.
데이터 판독 종료 후, 각 라인(WL, BL, DL, PL)을 무인가 상태로 하더라도 데이터 기억용 강유전체막(26)의 분극 방향은 변화하지 않기 때문에 메모리 셀은 「0」 또는 「1」에 해당하는 1 비트 데이터를 계속 기억할 수 있다. 따라서, 본 실시예에 의한 반도체 기억 장치(1)는 비파괴 판독 가능하다.
n-웰(6)(n-영역)의 불순물 농도가 캐소드 영역(62)(n+ 영역)의 불순물 농도보다 작고, p형 실리콘 반도체 기판(p-영역)의 불순물 농도가 애노드 영역(p+ 영역)의 불순물 농도보다 작아지도록 각 층의 불순물 농도를 제어하는 것에 의해 온 전류와 오프 전류와의 비가 10 이상이 되는 강유전체 게이트 부가 pn 접합 다이오드(GD)를 실현할 수 있다. 그 때, 각 영역의 불순물 농도의 상기 조건을 만족시킨 후에, n-영역의 불순물 농도 범위를 1.0×1014 내지 1.0×l018 cm-3로 하고, n+ 영역의 불순물 농도 범위를 1.0×1016 내지 1.0×1020 cm-3로 하며, p-영역의 불순물 농도 범위를 1.0×1014 내지 1.0×l018 cm-3로 하고, p+ 영역의 불순물 농도 범위를 1.0×1016 내지 1.0×1020 cm-3로 하는 것이 바람직하다.
이상 설명한 바와 같이, 본 실시예에 의하면, 강유전체 게이트 부가 pn 접합 다이오드(GD)에 구비된 데이터 기억용 강유전체막(26)의 분극 방향에 의해 데이터를 기록하고, 강유전체 게이트 부가 pn 접합 다이오드(GD)에 흐르는 전류의 크기에 의해 데이터를 판독할 수 있다. 본 실시예의 반도체 기억 장치(1)는 종래의 1T1C형의 FeRAM과 같이 강유전체 커패시터에 축적된 전하량에 기초하여 데이터를 판독하는 구성이 아니기 때문에 미세화 및 집적화에 우수하다. 또한, 본 실시예의 반도체 기억 장치(1)는 데이터 판독시에 비선택 셀의 강유전체막(26)에는 큰 전압이 인가되지 않기 때문에 종래의 FET형 1T FeRAM과 비교하여 디스터브 특성의 향상을 도모할 수 있는 동시에 반도체 기억 장치의 저소비 전력화를 도모할 수 있다.
다음에, 본 실시예에 의한 강유전체 게이트 부가 pn 접합 다이오드(GD) 및 이를 이용한 반도체 기억 장치(1)의 제조 방법에 대해서 도 9 내지 도 13을 이용하여 설명한다. 도 9 내지 도 13은 본 실시예에 의한 강유전체 게이트 부가 pn 접합 다이오드(GD) 및 이를 이용한 반도체 기억 장치(1)의 제조 방법을 도시하는 공정 단면도이다.
우선, 도 9의 (a)에 도시한 바와 같이, STI(Shallow Trench Isolation; 얕은 홈 소자 분리)법이나 LOCOS(Local Oxidation of Silicon)법 등을 이용하여 p형 실리콘 반도체 기판(2)에 소자 분리 절연막(4)을 형성한다.
계속해서, 소자 분리 절연막(4)으로 구획된 소자 영역 내의 n-웰 형성 영역 이외의 영역을 덮도록 패터닝된 레지스트층(도시 생략)을 형성한다. 계속해서, 이 레지스트층을 마스크로서 기판(2) 내 1 ㎛ 정도의 깊이로 n형 불순물을 이온 주입한다. 계속해서 레지스트층을 제거한 후 어닐링 처리를 실시하여 불순물을 활성화 하여 n-웰(6)을 형성한다.
다음에, 도 9의 (b)에 도시하는 바와 같이, 게이트 절연막이 되는 막 두께 4 nm의 HfO2막(8)을 예컨대 CVD법을 이용하여 반도체 기판(2)상의 전체면에 형성하고, 계속해서 HfO2막(8)상에 CSD법(졸겔법)을 이용하여 강유전체막이 되는 막 두께 400 nm의 SBT(SrBi2Ta2O9)막(10)을 형성한다.
다음에, 산소(O2) 100% 분위기중에서 800℃ 내지 900℃에서 기판(2)을 어닐링 처리한다. 계속해서 전자빔 증착법에 의해 강유전체 게이트 부가 pn 접합 다이오드의 게이트 전극이 되는 막 두께 100 nm의 Pt막(12)을 SBT막(10)상에 성막한다.
또한, 강유전체막을 형성하기 위해 게이트 절연막 재료로서 HfO2(산화하프늄)막(8)을 이용하고 있지만, 강유전체막이 없는 셀 선택용 트랜지스터(ST)의 게이트부(ST-G)의 게이트 절연막은, 제조 공정은 증가하지만 열산화법을 이용하여 반도체 기판(2)상에 형성한 실리콘 산화막(도시 생략)을 이용하여도 좋다. 다음에, 레지스트를 도포하여 패터닝하고, 강유전체 게이트 pn 접합 다이오드의 게이트 영역에 레지스트층(14)을 형성한다.
다음에, 염소계의 에칭 가스를 이용하여 레지스트층(14)을 에칭 마스크로서 반도체 기판(2)상을 에칭하고, 도 9의 (c)에 도시하는 바와 같이 노출부의 Pt막(12) 및 SBT막(10)을 순차 제거하여 HfO2막(8)이 노출할 때까지 에칭 처리를 행한다. 마지막으로 에칭 마스크로서 이용하고 있던 레지스트층(14)을 제거한다.
다음에, 도 10의 (a)에 도시하는 바와 같이, 예컨대 CVD법을 이용하여 전체면에 막 두께 250 nm의 다결정 실리콘(폴리실리콘)막(16)을 성막한다. 필요에 따라 CMP법 등의 방법으로 폴리실리콘 표면을 평탄하게 한 후, 도 10의 (b)에 도시하는 바와 같이, 레지스트층(18)을 도포하고, 폴리실리콘을 남기는 부분만 레지스트층(18)을 남기며, 다른 것은 에칭 제거한다.
다음에, 레지스트층(18)을 제거한 후, HfO2막을 에칭 제거한다. 이에 따라, 도 11의 (a)에 도시하는 바와 같이, HfO2막의 게이트 절연막(22)과, 게이트 절연막(22)상에 형성된 SBT막의 강유전체막(26)과, 강유전체막(26)상에 형성된 Pt막의 게이트 전극(28)을 갖는 강유전체 게이트 부가 pn 접합 다이오드(GD)의 게이트부(GD-G)가 완성된다. 이와 마찬가지로 하여 HfO2막의 게이트 절연막(20)과, 게이트 절연막(20)상에 형성된 폴리실리콘막의 게이트 전극(24)을 갖는 셀 선택용 트랜지스터(ST)의 게이트부(ST-G)가 완성된다.
다음에, 도 11의 (b)에 도시하는 바와 같이, 레지스트를 도포하여 패터닝하고, n-웰(6) 내에 형성해야 하는 p형 불순물 형성 영역상을 덮는 레지스트층(30)을 형성한다. 계속해서, 예컨대 이온 주입법을 이용하고, 레지스트층(30) 및 게이트부(ST-G, GD-G)를 마스크로서 P(인)나 As(비소) 등의 n형 불순물을 반도체 기판(2) 내의 영역에 도입하여 n형 불순물 영역(32, 34)을 형성한다. 예컨대, P의 주입 조건은 가속 에너지 30 keV 내지 70 keV, 도즈량 2×1015 cm-2 내지 1×1016 cm-2이고, 적합하게는 가속 에너지 50 keV, 도즈량 5×1015 cm-2로 이온 주입된다. 그 후, 레지스트층(30)을 제거한다.
다음에, 도 12에 도시하는 바와 같이, 레지스트를 도포하여 패터닝하고, n-웰(6) 내에 형성해야 하는 p형 불순물 영역(38)상을 노출시킨 레지스트층(36)을 형성한다. 계속해서 예컨대 이온 주입법을 이용하고, 레지스트층(36) 및 게이트부(GD-G)를 마스크로서 B(붕소) 등의 p형 불순물을 반도체 기판(2) 내에 도입한다. 예컨대, B의 주입 조건은 가속 에너지 20 keV 내지 60 keV, 도즈량 2×1015 cm-2 내지 2×1016 cm-2이고, 적합하게는 가속 에너지 40 keV, 도즈량 8×1015 cm-2로 이온 주입된다. 그 후, 레지스트층(36)을 제거한다.
다음에, 급속 램프 가열 장치 등을 이용하여 어닐링 처리를 실시하고, 주입한 불순물을 활성화한다. 이 어닐링 처리는, 예컨대 가열 온도(도달 온도) 700℃ 이상 1000℃ 이하, 가열 시간 20s 이상 120s 이하에서 행해진다. 이에 따라, 도 12에 도시하는 불순물 영역(32, 34, 38)이 활성화되어 도 13에 도시하는 바와 같이, 게이트부(ST-G)의 양측의 n형 불순물 확산층(60, 62), 및 p형 불순물 확산층으로 이루어지는 애노드 영역(64)이 형성된다.
그 후, 도 13에 도시하는 바와 같이, TEOS 가스를 이용하는 플라즈마 CVD법에 의해 이산화실리콘(SiO2)의 층간 절연막(66)을 커버막상에 약 1.0 ㎛의 두께로 성장한다. 계속해서, 층간 절연막(66)을 화학적 기계 연마(CMP; Chemical Mechanical Polishing)법에 의해 연마하여 그 표면을 평탄화한다. 다음에, 도 13에 도시하는 바와 같이 콘택트홀을 형성한다. 계속해서, DC 스퍼터법에 의해 Ti막과 Pt막을 층간 절연막(66)상에 순서대로 형성한다. 이 경우, Ti막의 두께를 10 내지 30 nm 정도, 예컨대 20 nm로 하고, Pt막의 두께를 100 내지 300 nm 정도, 예컨대 175 nm로 한다. Ti막은 Pt막과 층간 절연막(66)과의 밀착성을 개선하는 역할을 다한다.
또한, 이 사이에 보호층(도시 생략)으로서 Al2O3, ZrO2, HfO2 등의 산화물막을 스퍼터링법에 의해 50 nm의 두께로 형성하여도 좋다. 보호층은 환원되기 쉬운 유전체막을 수소로부터 보호하여 수소가 그 내부에 들어가는 것을 블록하기 위해 형성된다.
다음에, 도 1에 도시하는 바와 같이 텅스텐·플러그(68, 70, 72, 74)를 형성한다. 레지스트층을 제거한 후에, 층간 절연막(66)상과 콘택트홀의 내면에 RF 전 처리 에칭을 행한 후, 이들 위에 스퍼터링법에 의해 Ti막을 20 nm, TiN(질화티탄)막을 50 nm의 두께로 형성하고, 이들 막을 밀착층으로 한다. 또한, 불화텅스텐 가스(WF6), 아르곤, 수소의 혼합 가스를 사용하는 CVD법에 의해 밀착층 위에 텅스텐막을 형성한다.
또한, 텅스텐막의 성장 초기에는 실란(SiH4) 가스도 사용한다. 텅스텐막은 각 콘택트홀을 완전히 매립하는 두께, 예컨대 층간 절연막상에서 500 nm 정도로 한다. 또한, 콘택트홀은 각각 테이퍼 형상으로 되어 있기 때문에 이들 중에 매립된 텅스텐막에는 공동(구멍, 보이드라고도 함)이 잘 형성되지 않는다.
다음에, 층간 절연막(66)상의 텅스텐막과 밀착층을 CMP법에 의해 제거하고, 각 콘택트홀 내에만 남긴다. 이에 따라, 콘택트홀 내의 텅스텐막과 밀착층을 텅스텐·플러그(68, 70, 72, 74)로서 사용한다. 여기서, CMP법을 대신해서 에치백을 이용하면 텅스텐막의 에칭과 밀착층의 에칭으로 각각 다른 에칭 가스가 요구되기 때문에 에칭 관리에 시간이 걸린다.
그 후, 횡방향에 Al, 또는 Cu를 이용하여 배선(76, 78, 80, 82)을 형성한다. 필요에 따라 제2 층간 절연막, 콘택트홀을 비우고, 텅스텐을 매립하여 종방향의 배선을 형성한다(모두 도시 생략). 회로 구성에 따라서 이 배선 공정이 복수 회 반복된다. 이상의 공정을 경유하여 도 1에 도시하는 바와 같은 구조의 본 실시예에 의한 반도체 기억 장치(1)가 완성된다.
다음에, 본 실시예에 의한 반도체 기억 장치의 메모리 어레이 구성에 대해서 그 등가 회로를 이용하여 설명한다. 도 14는 본 실시예에 의한 반도체 기억 장치(1)의 메모리 어레이 구성의 등가 회로를 도시하고 있다. 도 14는 m행 n열의 메모리 셀 배열을 갖는 반도체 기억 장치(1)의 1×2 메모리 셀분의 회로예를 도시하고 있다. 복수의 메모리 셀 영역(MC11, MC12)이 매트릭스형으로 배열되고, 복수의 워드 라인(WL1, WL2)과 복수의 비트 라인(BL1)(도 14에서는 1 개 도시되어 있음)이 종횡으로 배치되어 있다. 또한, 복수의 드라이브 라인(DL1)과 복수의 플레이트 라인(PL1)(도 14에서는 모두 1 개 도시되어 있음)이 비트 라인(BL1)에 각각 병렬하여 배치되어 있다. 각 메모리 셀 영역(MC11, MC12)에는 도 1에 도시하는 강유전체 게 이트 부가 pn 접합 다이오드(GD11, GD12)와, 이 다이오드(GD11, GD12)에 각각 접속된 셀 선택용 트랜지스터(ST11, ST12)가 형성되어 있다.
이하, 메모리 셀 영역(MC11)을 예로 들어 반도체 기억 장치(1)의 회로 구성에 대해서 설명하지만, 다른 메모리 셀 영역(MCmn)도 메모리 셀 영역(MC11)과 같은 구성을 갖고 있다. 메모리 셀 영역(MC11) 내의 셀 선택용 트랜지스터(ST11)의 게이트 단자는 셀 선택 신호를 인가하는 워드 라인(WL1)에 접속되고, 드레인 단자는 데이터를 출력하는 비트 라인(BL1)에 접속되며, 소스 단자는 강유전체 게이트 부가 pn 접합 다이오드(GD11)의 캐소드 단자에 접속되어 있다.
강유전체 게이트 부가 pn 접합 다이오드(GD11)의 애노드 단자는, 데이터의 기록/판독에 있어서 오픈/접지가 전환되는 플레이트 라인(PL1)에 접속되고, 게이트 단자는 데이터 기억용 강유전체막의 분극 방향을 반전시키는 전압을 인가하는 드라이브 라인(DL1)에 접속되어 있다.
워드 라인(WL1)은 워드 라인 디코더/드라이버 회로(108)에 접속되어 있다. 플레이트 라인(PL1)은 플레이트 라인 디코더/드라이버 회로(104)에 접속되어 있다. 드라이브 라인(DL1)은 드라이브 라인 디코더/드라이버 회로(106)에 접속되어 있다. 비트 라인(BL1)은 비트 라인 디코더/드라이버 회로(110)에 접속되어 있다. 각 디코더/드라이버 회로(104, 106, 108, 110)는 센스 타이밍 컨트롤러(102)에 의해 제어되고, 기록/판독에 요구되는 소정의 전압을 소정의 타이밍에 각 라인(PL1, DL1, WL1, BL1)에 인가하도록 되어 있다.
비트 라인(BL1)에는, 센스 앰프(S/A)(112)가 추가로 접속되어 있다. 센스 앰 프(112)는 메모리 셀 영역(MC11)으로부터 판독된 판독 데이터의 「0」 또는 「1」을 판정한다.
반도체 기억 장치(1)는, 메모리 셀 영역(MC)으로부터 판독된 판독 데이터의 「0」 또는 「1」의 판정에 이용하는 기준 데이터를 출력하는 기준 메모리 셀 영역(RMC)을 갖고 있다. 기준 메모리 셀 영역(RMC)은, 예컨대 메모리 셀 영역(MC)과 같은 수로 형성되어 있다. 도 14는 m행 n열의 기준 메모리 셀 배열 중 1 기준 메모리 셀분의 회로예를 도시하고 있다. 복수의 기준 메모리 셀 영역(RMC11)(도 14에서는 하나 도시되어 있음)이 매트릭스형으로 배열되고, 복수의 기준 워드 라인(RWL1)과 복수의 기준 비트 라인(RBL1)(도 14에서는 각 1 개 도시되어 있음)이 종횡으로 배치되어 있다. 또한, 복수의 기준 드라이브 라인(RDL1)과 복수의 기준 비트 라인(RPL1)(도 14에서는 각 1 개 도시되어 있음)이 기준 비트 라인(RBL1)에 각각 병렬하여 배치되어 있다. 각 기준 메모리 셀 영역(RMC11)에는 메모리 셀 영역(MC11) 내에 구비된 강유전체 게이트 부가 pn 접합 다이오드(GD11) 및 셀 선택용 트랜지스터(ST11)와 같은 구성의 강유전체 게이트 부가 pn 접합 다이오드(RGD11)와, 셀 선택용 트랜지스터(RST11)가 형성되어 있다.
이하, 기준 메모리 셀 영역(RMC11)을 예로 들어 회로 구성에 대해서 설명하지만, 다른 기준 메모리 셀 영역도 기준 메모리 셀 영역(RMC11)과 같은 구성을 갖고 있다. 기준 메모리 셀 영역(RMC11) 내의 셀 선택용 트랜지스터(RST11)의 게이트 단자는 셀 선택 신호를 인가하는 기준 워드 라인(RWL1)에 접속되고, 드레인 단자는 기준 데이터를 출력하는 기준 비트 라인(RBL1)에 접속되며, 소스 단자는 강유전체 게이트 부가 pn 접합 다이오드(RGD11)의 캐소드 단자에 접속되어 있다.
강유전체 게이트 부가 pn 접합 다이오드(RGD11)의 애노드 단자는 데이터의 기록/판독에 있어서 오픈/접지가 전환되는 기준 비트 라인(RPL1)에 접속되고, 게이트 단자는 데이터 기억용 강유전체막의 분극 방향을 반전시키는 전압을 인가하는 기준 드라이브 라인(RDL1)에 접속되어 있다.
기준 워드 라인(RWL1)은 워드 라인 디코더/드라이버 회로(116)에 접속되어 있다. 기준 비트 라인(RPL1)은 플레이트 라인 디코더/드라이버 회로에 접속되고, 기준 드라이브 라인(RDL1)은 드라이브 라인 디코더/드라이버 회로에 접속되며, 기준 비트 라인(RBL1)은 비트 라인 디코더/드라이버 회로에 접속되어 있다. 도 14는 이들 디코더/드라이버 회로를 하나의 디코더/드라이버 회로(114)로서 도시하고 있다. 각 디코더/드라이버 회로(114, 116)는 센스 타이밍 컨트롤러(102)에 의해 제어되고, 기록/판독에 요구되는 소정의 전압을 소정의 타이밍에 각 라인(RPL1, RDL1, RWL1, RBL1)에 인가하도록 되어 있다.
기준 비트 라인(RBL1)에는, 센스 앰프(112)가 추가로 접속되어 있다. 센스 앰프(112)는 메모리 셀 영역(MC11)에 흐르는 역방향 전류와, 기준 메모리 영역(RMC11)에 흐르는 역방향 전류를 비교하고, 전류 전압 변환하는 동시에 외부 시스템의 논리 레벨까지 전압 레벨을 증폭한다. 메모리 셀 영역(MC11)으로부터 판독된 판독 데이터의 「0」 또는 「1」의 판정은 센스 앰프(112)의 출력 전압 레벨에 의해 판단된다. 센스 앰프(112)는 비트 라인(BLm) 및 기준 비트 라인(RBLm)을 입력으로 하는 m개의 센스 앰프 회로(도시 생략)가 구비되어 있다.
센스 앰프(112)는 데이터 I/O 회로(118)에 접속되어 있다. 데이터 I/O 회로(118)는 출력부(120)에 접속되고, 판독된 데이터를 예컨대 외부 시스템에 출력하도록 되어 있다.
다음에, 본 실시예에 의한 반도체 기억 장치(1)의 메모리 어레이 구성의 동작에 대해서 도 14 및 도 15을 이용하여 설명한다. 도 15는 반도체 기억 장치(1)의 데이터 기록/판독시의 각 라인(WL, BL, DL, PL)에 대한 인가 전압과, 기준 메모리 셀에 「0」에 해당하는 1 비트 데이터가 기록되어 있는 경우의 센스 앰프의 출력을 나타내는 표이다.
셀 선택시의 기록/판독에 있어서의 각 라인(WL, BL, DL)의 인가 전압과, 플레이트 라인(PL)의 오픈/접지의 전환은 도 3 및 도 4와 같다. 도 15에 도시하는 바와 같이, 「0」에 해당하는 1 비트 데이터의 판독시에는 가장 우측란에 도시하는 센스 앰프의 출력은 상대적으로 낮은 전압 +VL이 되고, 「1」에 해당하는 1 비트 데이터의 판독시에는 센스 앰프의 출력은 상대적으로 높은 전압 +VH가 된다. 도 15에는 도시되어 있지 않지만, 기준 메모리 셀에 「1」에 해당하는 1 비트 데이터가 기록되어 있는 경우에는 센스 앰프는 「0」에 해당하는 1 비트 데이터의 판독시에 상대적으로 높은 전압 +VH를 출력하고, 「1」에 해당하는 1 비트 데이터의 판독시에 상대적으로 낮은 전압 +VL를 출력한다. 센스 앰프의 출력은 데이터 판독시 이외에는 비적용(N/A; Not Applicable)이다.
셀 비선택시에는 워드 라인(WL)에는 0(V)이 인가되고, 그 외의 각 라인(BL, DL, PL)은 비적용(N/A)이다.
다음에, 반도체 기억 장치(1)의 기록 동작에 대해서, 메모리 셀 영역(MC11)에 「0」에 해당하는 1 비트 데이터를 기록하는 경우에 설명한다. 센스 타이밍 컨트롤러(102)로부터 출력된 소정의 제어 신호에 의해 워드 라인 디코더/드라이버 회로(108)는 워드 라인(WL1)에 게이트 전압이 +V0(V)의 셀 선택 신호를 출력하고, 드라이브 라인 디코더/드라이버 회로(106)는 드라이브 라인(DL1)에 +V1(V)의 전압을 출력하며, 플레이트 라인 디코더/드라이버 회로(104)는 플레이트 라인(PL1)을 오픈으로 한다. 동시에 비트 라인 디코더/드라이버 회로(110)에 의해 비트 라인(BL1)에 0(V)이 인가된다. 이에 따라, 메모리 셀 영역(MC11)에 구비된 셀 선택 트랜지스터(ST11) 및 강유전체 게이트 부가 pn 접합 다이오드(GD11)는 도 4 및 도 5를 이용하여 설명한 것과 같은 기록 동작을 행하고, 메모리 셀 영역(MC11)에는 「0」에 해당하는 1 비트 데이터가 기억된다.
워드 라인(WL1)에 의해 선택/비선택이 제어되는 메모리 셀 영역(MC11) 이외의 메모리 셀 영역(MCm1)은 메모리 셀 영역(MC11)에 데이터를 기록할 때에, 예컨대 비트 라인(BLm)이 하이·임피던스 상태가 되어 이미 기억되어 있는 데이터가 재기록되지 않도록 제어된다.
다음에, 반도체 기억 장치(1)의 기록 동작에 대해서, 메모리 셀 영역(MC12)에 「1」에 해당하는 1 비트 데이터를 기록하는 경우로 설명한다. 센스 타이밍 컨트롤러(102)로부터 출력된 소정의 제어 신호에 의해 워드 라인 디코더/드라이버 회로(108)는 워드 라인(WL2)에 게이트 전압이 +V0(V)의 셀 선택 신호를 출력하고, 드라이브 라인 디코더/드라이버 회로(106)는 드라이브 라인(DL1)에 0(V)의 전압을 출 력하며, 플레이트 라인 디코더/드라이버 회로(104)는 플레이트 라인(PL1)을 오픈으로 한다. 동시에, 비트 라인 디코더/드라이버 회로(110)에 의해 비트 라인에 +V1(V)이 인가된다. 이에 따라 메모리 셀 영역(MC12)에 구비된 셀 선택 트랜지스터(ST12) 및 강유전체 게이트 부가 pn 접합 다이오드(GD12)는 도 4 및 도 5를 이용하여 설명한 것과 같은 기록 동작을 행하고, 메모리 셀 영역(MC12)에는 「1」에 해당하는 1 비트 데이터가 기억된다.
워드 라인(WL2)의 선택 기간에 있어서, 워드 라인(WL2) 이외의 워드 라인(WLn)에는 0(V)의 전압이 인가되고, 셀 선택용 트랜지스터(STm2) 이외의 셀 선택용 트랜지스터(STmn)는 오프 상태로 되어 있다. 따라서, 메모리 셀 영역(MCm2) 이외의 메모리 셀 영역(MCmn)에는 데이터가 기록되지 않고, 메모리 셀 영역(MCmn)은 이미 기억되어 있는 데이터를 계속 기억한다.
다음에, 반도체 기억 장치(1)의 판독 동작에 대해서, 메모리 셀 영역(MC11)으로부터 「0」에 해당하는 1 비트 데이터를 판독하는 동작을 일례로 설명한다. 센스 타이밍 컨트롤러(102)로부터 출력된 소정의 제어 신호에 의해 워드 라인 디코더/드라이버 회로(108)는 워드 라인(WL1)에 게이트 전압이 +V0(V)의 셀 선택 신호를 출력하고, 드라이브 라인 디코더/드라이버 회로(106)는 드라이브 라인(DL1)에 0(V)의 전압을 인가하며, 플레이트 라인 디코더/드라이버 회로(104)는 플레이트 라인(PL1)을 0(V)로 유지한다. 동시에, 비트 라인 디코더/드라이버 회로(110)는 데이터 판독용 데이터 판독 전압 +Vr(V)을 비트 라인(BL1)에 출력한다.
이에 따라, 메모리 셀 영역(MC11) 내의 강유전체 게이트 부가 pn 접합 다이 오드(GD11)에 역바이어스 전압이 인가된다. 메모리 셀 영역(MC11)에는 「0」에 해당하는 1 비트 데이터가 기억되어 있기 때문에 강유전체 게이트 부가 pn 접합 다이오드(GD11)에는 0(mA)으로 간주할 수 있는 매우 작은 역방향 전류 I0(mA)의 전류밖에 흐르지 않는다.
다음에, 반도체 기억 장치(1)의 판독 동작에 대해서, 메모리 셀 영역(MC12)으로부터 「1」에 해당하는 1 비트 데이터를 판독하는 동작을 일례로 설명한다. 센스 타이밍 컨트롤러(102)로부터 출력된 소정의 제어 신호에 의해 워드 라인 디코더/드라이버 회로(108)는 워드 라인(WL2)에 게이트 전압이 +V0(V)의 셀 선택 신호를 출력하고, 드라이브 라인 디코더/드라이버 회로(106)는 드라이브 라인(DL1)에 0(V)의 전압을 인가하며, 플레이트 라인 디코더/드라이버 회로(104)는 플레이트 라인(PL1)을 0 (V)로 유지한다. 동시에, 비트 라인 디코더/드라이버 회로(110)는 데이터 판독용 데이터 판독 전압 +Vr(V)을 비트 라인(BL1)에 출력한다.
이에 따라, 메모리 셀 영역(MC12) 내의 강유전체 게이트 부가 pn 접합 다이오드(GD12)에 역바이어스 전압이 인가된다. 메모리 셀 영역(MC12)에는 「1」에 해당하는 1 비트 데이터가 기억되어 있기 때문에 역방향 전류 I0에 비해 매우 큰 역방향 전류 I1(mA)가 강유전체 게이트 부가 pn 접합 다이오드(GD12)에 흐른다.
그런데, 기준 메모리 셀 영역(RMCmn)에는, 예컨대 반도체 기억 장치(1)의 전원 투입시 또는 메모리 셀 영역(MCmn)에 데이터가 기록되는 것과 동시에 「0」에 해당하는 1 비트 데이터가 기억된다. 기준 메모리 셀 영역(RMCmn)에 대한 데이터 기록 동작은 메모리 셀 영역(MCmn)과 같기 때문에 설명은 생략한다.
센스 타이밍 컨트롤러(102)는, 메모리 셀 영역(MC11) 또는 메모리 셀 영역(MC12)으로부터 데이터를 판독하는 것과 동시에 기준 메모리 셀 영역(RMC11) 또는 기준 메모리 셀 영역(RMC12)으로부터 「0」에 해당하는 1 비트 데이터가 판독되도록, 기준 메모리 셀 영역(RMC11, RMC12) 내의 셀 선택용 트랜지스터(ST11, ST12) 및 강유전체 게이트 부가 pn 접합 다이오드(GD11, GD12)를 제어한다. 센스 타이밍 컨트롤러(102)로부터 출력된 소정의 제어 신호에 의해 워드 라인 디코더/드라이버 회로(116)는 기준 워드 라인(RWL1) 또는 기준 워드 라인(RWL2)에 게이트 전압이 +V0(V)의 셀 선택 신호를 출력한다. 디코더/드라이버 회로(114)는 기준 드라이브 라인(RDL1)에 0(V)의 전압을 인가하여 기준 플레이트 라인(RPL1)을 0(V)로 한다. 동시에, 디코더/드라이버 회로(114)는 기준 데이터 판독용 기준 데이터 판독 전압 +Vr(V)를 기준 비트 라인(RBL1)에 출력한다.
이에 따라, 기준 메모리 셀 영역(RMC11) 내의 강유전체 게이트 부가 pn 접합 다이오드(RGD11)에 역바이어스 전압이 인가된다. 기준 메모리 셀 영역(RMC11)에는「0」에 해당하는 1 비트 데이터가 기억되어 있기 때문에 강유전체 게이트 부가 pn 접합 다이오드(GD11)에는 0(mA)로 간주할 수 있는 매우 작은 역방향 전류 I0(mA)의 전류밖에 흐르지 않는다. 또한, 기준 워드 라인(WL1)에 의해 제어되는 셀 선택용 트랜지스터(ST11)를 구비한 기준 메모리 셀 영역(MC11)에도 0(mA)로 간주할 수 있는 매우 작은 역방향 전류 I0(mA)의 전류밖에 흐르지 않는다.
센스 앰프(112)는 메모리 셀 영역(MC11)에 흐르는 역방향 전류 I0와, 기준 메모리 셀 영역(RMC11)에 흐르는 역방향 전류 I0를 센스 앰프 회로에 의해 비교한 다. 메모리 셀 영역(MC11) 및 기준 메모리 셀 영역(RMC11)에 각각 흐르는 역방향 전류는 거의 동일한 전류값이기 때문에 센스 앰프(112)로부터 상대적으로 저전압의 +VL(V)의 전압이 출력되고, 메모리 셀 영역(MC11)으로부터의 판독 데이터는 「0」으로 판정된다. 한편, 메모리 셀 영역(MC12)에 흐르는 역방향 전류 I1와 기준 메모리 셀 영역(RMC12)(도시 생략)에 흐르는 역방향 전류 I0는 전류값이 크게 다르기 때문에 센스 앰프(112)로부터 상대적으로 고전압의 +VH(V)의 전압이 출력된다. 이에 따라, 메모리 셀 영역(MC12)으로부터의 판독 데이터는 「1」로 판정된다.
센스 앰프(112)는 메모리 셀 영역(MCmn)에 흐르는 역방향 전류와, 기준 메모리 셀 영역(RMCmn)에 흐르는 역방향 전류를 비교하여 그 차가 큰 경우에는 상대적으로 전압 레벨이 높은 전압 +VH(V)을 출력하고, 그 차가 작은 경우에는 상대적으로 전압 레벨이 낮은 전압 +VL(V)를 출력한다. 따라서, 기준 메모리 영역(RMCmn)에 「1」에 해당하는 1 비트 데이터가 기록되어 있는 경우에는 센스 앰프(112)는 메모리 셀 영역(MCmn)에 「0」에 해당하는 1 비트 데이터가 판독되면 +VH(V)를 출력하고, 「1」의 1 비트 데이터가 판독되면 +VL(V)을 출력한다.
이상 설명한 바와 같이, 본 실시예의 반도체 기억 장치(1)에 의하면 강유전체 게이트 부가 pn 접합 다이오드(GD)의 데이터 기억용 강유전체막에는 셀 비선택시에는 전압이 인가되지 않기 때문에 디스터브 특성의 향상을 도모할 수 있다. 또한, 종래의 반도체 기억 장치의 메모리 어레이로는 비선택의 워드 라인에 소정의 전압이 인가되어 있지만, 본 실시예의 반도체 기억 장치(1)의 메모리 어레이로는 비선택의 워드 라인(WL)의 인가 전압은 0 (V)로 간주할 수 있는 매우 작은 값밖에 인가되지 않고, 반도체 기억 장치(1)의 저소비 전력화를 도모할 수 있다.
다음에, 본 실시예에 의한 반도체 기억 장치(1)의 메모리 어레이 구성의 변형예에 대해서 도 16을 이용하여 설명한다. 본 변형예에 의한 반도체 기억 장치(1)는 2행의 메모리 셀 영역을 1조로서 플레이트 라인(PL)을 공통화하고, 메모리 어레이의 고집적화를 도모하고 있는 점에 특징을 갖고 있다. 도 16은 본 변형예에 의한 반도체 기억 장치(1)의 메모리 어레이 구성의 등가 회로를 도시하고 있다. 도 16은 m행 n열의 메모리 셀 배열을 갖는 반도체 기억 장치(1)의 2×1 메모리 셀분의 회로예를 도시하고 있다. 복수의 메모리 셀 영역[MCjk, MC(j+1)k]이 매트릭스형으로 배열되고, 복수의 워드 라인(WLk, WLk+1)과 복수의 비트 라인(BLj, /BLj)(「/BLj」는 BLj의 반전 데이터를 도시함)이 종횡으로 배치되어 있다. 또한, 복수의 드라이브 라인(DLj, DLj+1)과 복수의 플레이트 라인(PLj)(도 14에서는 1 개 도시되어 있음)이 비트 라인(BLj)에 각각 병렬하여 배치되어 있다. 각 메모리 셀 영역[MCjk, MC(j+1)k]에는 도 1에 도시하는 강유전체 게이트 부가 pn 접합 다이오드[GDjk, GD(j+1)k]와, 이 다이오드[GDjk, GD(j+1)k]에 각각 접속된 셀 선택용 트랜지스터[STjk, ST(j+1)k]가 형성되어 있다.
이하, 메모리 셀 영역[MCjk, MC(j+1)k]을 예로 들어 반도체 기억 장치(1)의 회로 구성에 대해서 설명하지만, 다른 메모리 셀 영역[MC(m-1)(n-1), MCmn]도 메모리 셀 영역[MCjk, MC(j+1)k]과 같은 구성을 갖고 있다. 메모리 셀 영역(MCjk) 내의 셀 선택용 트랜지스터(STjk)의 게이트 단자는 셀 선택 신호를 입력하는 워드 라인(WLk)에 접속되고, 드레인/소스 단자는 데이터를 입력하는 비트 라인(BLj)에 접 속되며, 소스 단자는 강유전체 게이트 부가 pn 접합 다이오드(GDjk)의 캐소드 단자에 접속되어 있다.
강유전체 게이트 부가 pn 접합 다이오드(GDjk)의 애노드 단자는 데이터의 기록/판독에 있어서 오픈/접지가 전환되는 플레이트 라인(PLj)에 접속되고, 게이트 단자는 데이터 기억용 강유전체막의 분극 방향을 반전시키는 전압을 인가하는 드라이브 라인(DLj)에 접속되어 있다.
메모리 셀 영역[MC(j+1)k] 내의 셀 선택용 트랜지스터[ST(j+1)k]의 게이트 단자는 셀 선택 신호를 인가하는 워드 라인(WLk+1)에 접속되고, 드레인 단자는 데이터를 출력하는 비트 라인(/BLj)에 접속되며, 소스 단자는 강유전체 게이트 부가 pn 접합 다이오드[GD(j+1)k]의 캐소드 단자에 접속되어 있다.
강유전체 게이트 부가 pn 접합 다이오드[GD(j+1)k]의 애노드 단자는 데이터의 기록/판독에 있어서 오픈/접지가 전환되는 플레이트 라인(PLj)에 접속되고, 게이트 단자는 데이터 기억용 강유전체막의 분극 방향을 반전시키는 전압을 인가하는 드라이브 라인(DLj+1)에 접속되어 있다. 이와 같이, j행의 메모리 셀 영역(MCjn)과, j+1행의 메모리 셀 영역[MC(j+1)n]은 플레이트 라인(PLj)이 공통화되어 있다.
워드 라인(WLk, WLk+1)은 워드 라인 디코더/드라이버 회로(108)에 접속되어 있다. 플레이트 라인(PLj)은 플레이트 라인 디코더/드라이버 회로(104)에 접속되어 있다. 드라이브 라인(DLj, DLj+1)은 드라이브 라인 디코더/드라이버 회로(106)에 접속되어 있다. 비트 라인(BLj, /BLj)은 비트 라인 디코더/드라이버 회로(110)에 접속되어 있다. 각 디코더/드라이버 회로(104, 106, 108, 110)는 센스 타이밍 컨트 롤러(102)에 의해 제어되고, 기록/판독에 요구되는 소정의 전압을 소정의 타이밍으로 각 라인(PLj, DLj, DLj+1, WLk, WLk+1, BLj, /BLj)에 인가하도록 되어 있다.
비트 라인 디코더/드라이버 회로(110)에 접속되어 있지 않은 측의 비트 라인(BLj, /BLj) 단부에는 센스 앰프(S/A)(112)가 접속되어 있다. 센스 앰프(112)는 메모리 셀 영역[MCjk, MC(j+1)k]으로부터 판독된 판독 데이터의「0」 또는 「1」을 판정한다.
반도체 기억 장치(1)는 메모리 셀 영역(MC)으로부터 판독된 판독 데이터의 「0」 또는 「1」의 판정에 이용하는 기준 데이터를 출력하는 기준 메모리 셀 영역(RMC)을 갖고 있다. 기준 메모리 셀 영역(RMC)은, 예컨대 메모리 셀 영역(MC)과 같은 수로 형성되어 있다. 도 16은 m행 n열의 기준 메모리 셀 배열 중의 2×1 기준 메모리 셀분의 회로예를 도시하고 있다. 복수의 기준 메모리 셀 영역[RMCjk, RMC(j+1)k]이 매트릭스형으로 배열되고, 복수의 기준 워드 라인(RWLk, RWLk+1)은 기준 플레이트 라인(RPLj)에 교차하여 배치되어 있다. 또한, 복수의 기준 드라이브 라인(RDLj, RDLj+1)과 복수의 기준 비트 라인(RPLj, RPLj+1)(도 16에서는 1 개 도시되어 있음)이 비트 라인(BLj)에 각각 병렬하여 배치되어 있다.
기준 메모리 셀 영역[RMCjk, (j+1)k]에는 메모리 셀 영역[MCjk, MC(j+1)k] 내에 각각 구비된 강유전체 게이트 부가 pn 접합 다이오드[GDjk, GD(j+1)k] 및 셀 선택용 트랜지스터[STjk, ST(j+1)k]와 같은 구성의 강유전체 게이트 부가 pn 접합 다이오드[RGDjk, RGD(j+1)k]와, 셀 선택용 트랜지스터[RSTjk, RST(j+1)k]가 각각 형성되어 있다.
이하, 기준 메모리 셀 영역[RMCjk, RMC(j+1)k]을 예로 들어 반도체 기억 장치(1)의 회로 구성에 대해서 설명하지만, 다른 기준 메모리 셀 영역[RMC(m-1)(n-1), RMCmn]도 같은 구성을 갖고 있다. 기준 메모리 셀 영역(RMCjk) 내의 셀 선택용 트랜지스터(RSTjk)의 게이트 단자는 셀 선택 신호를 인가하는 기준 워드 라인(RWLk+1)에 접속되고, 드레인 단자는 데이터를 출력하는 비트 라인(/BLj)에 접속되며, 소스 단자는 강유전체 게이트 부가 pn 접합 다이오드(RGDjk)의 캐소드 단자에 접속되어 있다.
강유전체 게이트 부가 pn 접합 다이오드(GDjk)의 애노드 단자는 데이터의 기록/판독에 있어서 오픈/접지가 전환되는 기준 비트 라인(RPLj)에 접속되고, 게이트 단자는 데이터 기억용 강유전체막의 분극 방향을 반전시키는 전압을 인가하는 기준 드라이브 라인(RDLj)에 접속되어 있다.
기준 메모리 셀 영역[RMC(j+1)k] 내의 셀 선택용 트랜지스터[RST(j+1)k]의 게이트 단자는 기준 워드 라인(RWLk)에 접속되고, 드레인 단자는 비트 라인(BLj)에 접속되며, 소스 단자는 강유전체 게이트 부가 pn 접합 다이오드[RGD(j+1)k]의 캐소드 단자에 접속되어 있다.
강유전체 게이트 부가 pn 접합 다이오드[GD(j+1)k]의 애노드 단자는 데이터의 기록/판독에 있어서 오픈/접지가 전환되는 기준 플레이트 라인(RPLj)에 접속되고, 게이트 단자는 데이터 기억용 강유전체막의 분극 방향을 반전시키는 전압을 인가하는 기준 드라이브 라인(RDLj+1)에 접속되어 있다. 메모리 셀 영역(MC)과 마찬가지로, j행의 기준 메모리 셀 영역(RMCjn)과, j+1행의 기준 메모리 셀 영 역[RMC(j+1)n]은 기준 비트 라인(RPLj)이 공통화되어 있다.
기준 워드 라인(RWLk, RWLk+1)은 워드 라인 디코더/드라이버 회로(108)에 접속되어 있다. 기준 비트 라인(RPLj)은 플레이트 라인 디코더/드라이버 회로(104)에 접속되어 있다. 기준 드라이브 라인(DLj, DLj+1)은 드라이브 라인 디코더/드라이버 회로(106)에 접속되어 있다.
센스 앰프(112)는 데이터 I/O 회로(118)에 접속되어 있다. 데이터 I/O 회로(118)는 출력부(120)에 접속되고, 판독된 데이터를 예컨대 외부 시스템에 출력하도록 되어 있다.
다음에, 본 변형예의 반도체 기억 장치(1)의 기록 동작의 일례에 대해서, 메모리 셀 영역(MCjk) 및 기준 메모리 셀(RMCjk)을 이용하여 설명한다. 센스 타이밍 컨트롤러(102)로부터 출력된 소정의 제어 신호에 의해 워드 라인 디코더/드라이버 회로(108)는 워드 라인(WLk) 및 기준 워드 라인(RWLk)에 게이트 전압이 +V0(V)의 셀 선택 신호를 출력하고, 드라이브 라인 디코더/드라이버 회로(106)는 드라이브 라인(DLj) 및 기준 드라이브 라인(RDLj)에 +V1(V)의 전압을 인가하며, 플레이트 라인 디코더/드라이버 회로(104)는 플레이트 라인(PL1) 및 기준 비트 라인(RPLj)을 오픈으로 한다.
동시에, 비트 라인 디코더/드라이버 회로(110)는 비트 라인(BLj)의 전압을 0 (V)로 한다. 이에 따라, 메모리 셀 영역(MCjk)에 구비된 셀 선택 트랜지스터(STjk) 및 강유전체 게이트 부가 pn 접합 다이오드(GDjk)는 도 4를 이용하여 설명한 것과 같은 기록 동작을 행하고, 메모리 셀 영역(MCjk)에는 「0」에 해당하는 1 비트 데 이터가 기억된다. 또한, 기준 메모리 셀 영역(RMCjk)에 구비된 셀 선택 트랜지스터(RSTjk) 및 강유전체 게이트 부가 pn 접합 다이오드(RGDjk)는 도 5를 이용하여 설명한 것과 같은 기록 동작을 행하고, 기준 메모리 셀 영역(RMCjk)에는 「1」에 해당하는 1 비트 데이터가 기억된다.
워드 라인(WLk) 및 기준 워드 라인(RWLk)에 의해 선택/비선택이 각각 제어되는 도시되지 않는 메모리 셀 영역(MCmk) 및 기준 메모리 셀 영역(MCmk)은 비트 라인(BLm, /BLm)에 인가된 전압에 기초하여 「0」 또는 「1」에 해당하는 1 비트 데이터를 각각 기억한다. 또한, 워드 라인(WLk) 및 기준 워드 라인(RWLk)의 선택 기간에 있어서, 워드 라인(WLk) 및 기준 워드 라인(RWLk) 이외의 워드 라인(WLn) 및 기준 워드 라인(RWLn)에는 0 (V)로 간주할 수 있는 매우 작은 전압이 인가되고, 메모리 셀 영역(MCjk) 및 기준 메모리 셀 영역(RMCjk) 이외의 메모리 셀 영역(MCmn) 및 기준 메모리 셀 영역(MCmn)에는 데이터가 기록되지 않으며, 양 메모리 셀 영역(MCmn, RMCmn)은 이미 기억되어 있는 데이터를 계속 기억한다.
다음에, 반도체 기억 장치(1)의 판독 동작의 일례에 대해서 메모리 셀 영역(MCjk) 및 기준 메모리 셀(RMCjk)을 이용하여 설명한다. 센스 타이밍 컨트롤러(102)로부터 출력된 소정의 제어 신호에 의해 워드 라인 디코더/드라이버 회로(108)는 워드 라인(WLk) 및 기준 워드 라인(RWLk)에 게이트 전압이 +V0(V)의 셀 선택 신호를 출력하고, 드라이브 라인 디코더/드라이버 회로(106)는 드라이브 라인(DLj) 및 기준 드라이브 라인(RDLj)에 0(V)의 전압을 인가하며, 플레이트 라인 디코더/드라이버 회로(104)는 플레이트 라인(PLj) 및 기준 플레이트 라인(RPLj)을 0V로 유지한다. 동시에, 비트 라인 디코더/드라이버 회로(110)는 데이터 판독용 데이터 판독 전압 +Vr(V)을 비트 라인(BLj, /BLj)에 출력한다. 판독 동작시에는 비트 라인 디코더/드라이버 회로(110)는 비트 라인(BLj, /BLj)에 동일한 전압 레벨의 데이터 판독 전압 +Vr(V)을 출력한다.
이에 따라, 메모리 셀 영역(MCjk) 내의 강유전체 게이트 부가 pn 접합 다이오드(GDjk)와, 기준 메모리 셀 영역(RMCjk) 내의 강유전체 게이트 부가 pn 접합 다이오드(RGDjk)에 역바이어스 전압이 인가된다. 메모리 셀 영역(MCjk)에는 「0」에 해당하는 1 비트 데이터가 기억되어 있기 때문에 강유전체 게이트 부가 pn 접합 다이오드(GDjk)에는 0 (mA)로 간주할 수 있는 매우 작은 역방향 전류 I0(mA)밖에 흐르지 않는다. 한편, 기준 메모리 셀 영역(RMCjk)에는 「1」에 해당하는 1 비트 데이터가 기억되어 있기 때문에 역방향 전류 I0에 비해 매우 큰 역방향 전류 I1(mA)가 강유전체 게이트 부가 pn 접합 다이오드(RGDjk)에 흐른다.
센스 앰프(112)는 메모리 셀 영역(MCjk)에 흐르는 역방향 전류 I0와 기준 메모리 셀 영역(RMCjk)에 흐르는 역방향 전류 I1를 센스 앰프 회로에 의해 비교한다. 예컨대, 메모리 셀 영역(MCjk)에 흐르는 역방향 전류로부터 기준 메모리 셀 영역(RMCjk)에 흐르는 역방향 전류를 차동 연산하여 전류 전압 변환 처리를 행함으로써, 센스 앰프(112)로부터 마이너스의 전압 -Vout(V)가 출력된다. 또한, 메모리 셀 영역(MCjk)에 「1」에 해당하는 1 비트 데이터가 기억되어 있으면 메모리 셀 영역(MCjk)에 흐르는 역방향 전류는 I1이 되고, 기준 메모리 셀 영역(RMCjk)에 흐르는 역방향 전류는 I0가 된다. 따라서, 상기한 연산 처리를 행함으로써, 센스 앰 프(112)로부터 플러스의 전압 +Vout(V)가 출력된다. 이와 같이, 메모리 셀 영역(MCjk)으로부터의 판독 데이터는 센스 앰프(112)로부터 출력되는 전압의 플러스 마이너스에 기초하여 「0」 또는 「1」이 판정된다.
이상 설명한 바와 같이, 본 실시예의 변형예에 의한 반도체 기억 장치(1)에 의하면 플레이트 라인(PL)을 공통화함으로써, 보다 고집적화를 도모할 수 있다. 이 방식은, 예컨대 도 18에 도시하는 SOI 기판을 이용한 경우에 실현할 수 있다.
다음에, 본 실시예의 반도체 기억 장치의 메모리 어레이의 집적화 및 미세화의 가능성에 대해서 설명한다. 도 17은 반도체 기억 장치의 메모리 셀[MCjk, MCj(k-1)]을 모식적으로 나타내고 있다. 도 17에 도시하는 바와 같이, 애노드 영역(64)의 콘택트를 F2(「F」는 최소 선 폭을 나타냄)로 하면 n-웰(6)의 폭은 3F 요구된다. 도 17에 있어서, 메모리 셀(MCjk)과, 메모리 셀(MCjk)의 우측에 배치되는 도시되지 않은 메모리 셀[MCj(k+1)]과의 간격을 1F로 한다. 또한, 지면에 수직 방향의 메모리 셀(MCjk)의 폭은 4F 요구되기 때문에 메모리 셀(MCjk)의 유닛 셀 면적은 7F×4F=28F2이 된다.
도 18은 반도체 기억 장치(1)의 형성 기판에 SOI(Silicon on Insulator) 기판을 이용한 경우의 메모리 셀(MCjk)의 유닛 셀 면적의 크기를 도시하고 있다. 도 18의 (a)는 반도체 기억 장치(1)의 메모리 셀[MCjk, MCj(k+1)]의 단면을 모식적으로 도시하고, 도 18의 (b)는 절연층(92)상에 형성된 단결정 실리콘층(96)측으로부터 본 메모리 셀[MCjk, MCj(k+1)]을 모식적으로 도시하고 있다. 도 18에 도시하는 바와 같이, 반도체 기억 장치(1)의 형성 기판에 SOI 기판을 이용하면 n-웰을 형성하지 않아도 좋기 때문에 메모리 셀(MCjk)의 유닛 셀 면적을 더 작게 할 수 있다. 도 18의 (b)에 도시하는 바와 같이, 인접 메모리 셀간의 간극을 1F로 하면 메모리 셀(MCjk)의 유닛 셀 면적은 5F×2F=10F2으로 축소할 수 있다.
도 17 및 도 18에 도시하는 메모리 셀 영역은, 셀 선택용 트랜지스터(ST)와 강유전체 게이트 부가 pn 접합 다이오드(GD)가 동일 평면상에 배치된 구성을 갖고 있다. 그러나, 트랜지스터의 3차원화를 이용하면 메모리 셀 영역을 입체 구조로 하는 것이 가능하게 되기 때문에 유닛 셀 면적은 더 축소된다.
이상 설명한 바와 같이, 본 실시예에 의하면, 반도체 기억 장치(1)는 강유전체 게이트 부가 pn 접합 다이오드(GD)의 강유전체막(26)에 데이터를 기억할 수 있기 때문에 강유전체 커패시터에 데이터를 기록하는 종래의 1T1C형에 비해 미세화 및 고집적화를 도모할 수 있다. 또한, 반도체 기억 장치(1)는 데이터의 기록/판독시에 비선택 셀의 데이터 유지용 강유전체막(26)에 전압을 인가할 필요가 없기 때문에 종래의 FET형 1T FeRAM과 비교하여 디스터브 특성의 향상을 도모할 수 있는 동시에 반도체 기억 장치의 저소비 전력화를 도모할 수 있다.
〔제2 실시예〕
본 발명의 제2 실시예에 의한 반도체 기억 장치 및 그 데이터 기록 방법, 데이터 판독 방법, 및 이들의 제조 방법에 대해서 도 19 내지 도 21를 이용하여 설명한다. 본 실시예에 의한 반도체 기억 장치(100)는 데이터 기억용 강유전체막을 구 비한 트랜지스터형 강유전체 기억 소자(MT)와, 트랜지스터형 강유전체 기억 소자(MT)에 전기적으로 접속된 Pn 접합 다이오드(D)와, pn 접합 다이오드(D)에 전기적으로 접속된 셀 선택용 트랜지스터(ST)를 구비한 점에 특징을 갖고 있다. 메모리 셀을 이러한 구성으로 함으로써, pn 접합 다이오드(D)의 전류 대 전압 특성을, 상기 실시예의 강유전체 게이트 부가 pn 접합 다이오드(GD)의 전류 대 전압 특성과 다르게 할 수 있다. 이에 따라, 「1」에 해당하는 1 비트 데이터의 판독시의 온 전류와 「0」에 해당하는 1 비트 데이터의 판독시의 오프 전류와의 비를 크게 할 수 있다.
우선, 본 실시예에 의한 반도체 기억 장치(100)의 구조에 대해서 도 19를 이용하여 설명한다. 도 19는 강유전체막을 구비한 트랜지스터형 강유전체 기억 소자(MT)와 pn 접합 다이오드(D)와 셀 선택용 트랜지스터(ST)가 접속된 반도체 기억 장치(100)의 1 개의 메모리 셀의 기판면에 수직인 단면 구조를 도시하고 있다. 도 19에 도시하는 바와 같이, 반도체 기억 장치(100)의 메모리 셀은 p형 실리콘 반도체 기판(2)으로 형성된 n-웰(6)에 배치된 p형의 트랜지스터형 강유전체 기억 소자(MT)를 갖고 있다. 트랜지스터형 강유전체 기억 소자(MT)는 반도체 기판(2)상에 형성된 데이터 기억용 강유전체막(26)과, 강유전체막(26)상에 형성된 게이트 전극(28)과, 강유전체막(26) 하층의 반도체 기판(2)에 강유전체막(26)의 분극 방향에 따라 반전층(채널)이 형성되는 반전층 형성 영역(90)과, 반전층 형성 영역(90)을 사이에 둔 양측에 형성된 p형 불순물 확산 영역의 소스 영역(64) 및 드레인 영역(94)을 갖고 있다. 드레인 영역(94)은 Pn 접합 다이오드(D)의 캐소드 영역(62)에 B(붕소)를 주입하여 형성된, 불순물이 상대적으로 고농도인 p+ 영역이다. 드레인 영역(94)은 캐소드 영역과 반대의 도전성을 가지며, 캐소드 영역(62)과 반전층 형성 영역(90) 사이에 형성되어 있다.
반도체 기억 장치(100)는 트랜지스터형 강유전체 기억 소자(MT)의 드레인 영역(94)에 애노드 영역이 전기적으로 접속된 pn 접합 다이오드(D)를 갖고 있다. 드레인 영역(94)은 트랜지스터형 강유전체 기억 소자(MT)의 p형 불순물 영역을 구성하는 동시에 pn 접합 다이오드(D)의 애노드 영역을 구성하고 있다. 드레인 영역(94)에 인접하여 캐소드 영역(62)이 배치되어 있다. 캐소드 영역(62)은 불순물이 상대적으로 고농도인 n형 불순물 영역이다.
반도체 기억 장치(100)는 pn 접합 다이오드(D)에 전기적으로 접속된 셀 선택용 트랜지스터(ST)를 갖고 있다. 이 셀 선택용 트랜지스터(ST)는 pn 접합 다이오드(D)의 캐소드 영역(62)이 소스 영역을 구성하고 있는 점을 제외하고, 제1 실시예의 반도체 기억 장치(1)에 포함된 셀 선택용 트랜지스터와 같은 구조를 갖고 있다.
또한, 본 실시예에 의한 반도체 기억 장치(100)는 pn 접합 다이오드(D)의 캐소드 영역(62)에 B(붕소) 이온을 기판(2)에 대하여 비스듬히 주입하여 드레인 영역(94)을 형성하는 공정 이외에는 제1 실시예의 반도체 기억 장치(1)의 제조 방법과 같다. 따라서, 본 실시예에 의한 반도체 기억 장치(100)의 제조 방법의 설명은 생략한다.
도 20은 반도체 기억 장치(100)의 메모리 셀에 「0」에 해당하는 1 비트 데이터가 기록된 상태를 도시하고 있다. 도 20의 (a)는 반도체 기억 장치(100)의 메 모리 셀을 모식적으로 도시하고, 도 20의 (b)는 반도체 기억 장치(100)의 메모리 셀의 등가 회로를 도시하고 있다.
도 20의 (a)에 도시하는 바와 같이, 메모리 셀에는 「0」에 해당하는 1 비트 데이터가 기억되어 있기 때문에 데이터 기억용 강유전체막(26)은 굵은 화살표로 도시하는 바와 같이 도면 중 하향으로 분극한다. 반도체 기판(2)측의 데이터 기억용 강유전체막(26) 표면은 플러스(+)에 대전하기 때문에 반전층 형성 영역(90)에는 전자가 모여 반전층은 형성되지 않는다. 따라서, 도 20의 (b)에 도시하는 바와 같이, 트랜지스터형 강유전체 기억 소자(MT)는 (p+) (n-) (p+)이 되고, 오프 상태의 p형 MOSFET로 간주할 수 있다. 또한, pn 접합 다이오드(D)는 p+ 영역과 n+ 영역이 접합되어 항복 전압의 작은 다이오드로 간주할 수 있다.
도 21은 반도체 기억 장치(100)의 메모리 셀에 「1」에 해당하는 1 비트 데이터가 기록된 상태를 도시하고 있다. 도 21의 (a)는 반도체 기억 장치(100)의 메모리 셀을 모식적으로 도시하고, 도 21의 (b)는 반도체 기억 장치(100)의 메모리 셀의 등가 회로를 도시하고 있다. 도 21의 (a)에 도시하는 바와 같이, 메모리 셀에 「1」에 해당하는 1 비트 데이터가 기억되어 있으면 데이터 기억용 강유전체막(26)은 굵은 화살표로 도시하는 바와 같이 도면 중 상향으로 분극한다. 이 때문에 반도체 기판(2)측의 데이터 기억용 강유전체막(26) 표면은 마이너스(-)에 대전하기 때문에 반전층 형성 영역(90)에는 정공이 모여 p형 반전층이 형성된다. 따라서, 도 21의 (b)에 도시하는 바와 같이, 트랜지스터형 강유전체 기억 소자(MT)는 (p+) (p) (p+)가 되고, 온 상태의 p형 MOSFET로 간주할 수 있다.
다음에, 본 실시예에 의한 반도체 기억 장치(100)의 데이터 기록 동작에 대해서 도 3, 도 20 및 도 21을 이용하여 설명한다. 도 3에 도시하는 바와 같이, 「0」에 해당하는 1 비트 데이터의 기록시에는 각 라인(WL, BL, DL)에는 +V0(V), 0(V), +V1(V)이 각각 인가되고, 플레이트 라인(PL)은 오픈 상태가 된다. 도 20의 (a)에 도시하는 바와 같이, pn 접합 다이오드(D)의 캐소드 영역(62)의 일부는 n-웰(6) 내에 형성되어 있다. 이 때문에 셀 선택용 트랜지스터(ST)가 온 상태가 되면 pn 접합 다이오드(D)의 캐소드 영역(62) 및 n-웰(6)에는 0(V)이 인가된다. 트랜지스터형 강유전체 기억 소자(MT)의 게이트 전극(28)에는 +V1(V)의 전압이 인가되어 있기 때문에 도 20의 (a)에 도시하는 바와 같이, 데이터 기억용 강유전체막(26)은 도 20의 (a)의 굵은 화살표로 도시하는 바와 같이 하향으로 분극한다.
도 3에 도시하는 바와 같이, 「1」에 해당하는 1 비트 데이터의 기록시에는 각 라인(WL, BL, DL)에는 +V0(V), +V1(V), 0(V)이 각각 인가되고, 플레이트 라인(PL)은 오픈 상태가 된다. 셀 선택용 트랜지스터(ST)가 온 상태가 되면 pn 접합 다이오드(D)의 캐소드 영역(62) 및 n-웰(6)에는 +V1(V)가 인가된다. 트랜지스터형 강유전체 기억 소자(MT)의 게이트 전극(28)에는 0(V)의 전압이 인가되어 있기 때문에 도 21의 (a)에 도시하는 바와 같이, 데이터 기억용 강유전체막(26)은 도 21의 (a)의 굵은 화살표로 도시하는 바와 같이 상향으로 분극한다.
다음에, 본 실시예에 의한 반도체 기억 장치(100)의 데이터 판독 동작에 대해서 도 6, 도 20 및 도 21를 이용하여 설명한다. 도 6에 도시한 바와 같이, 「0」 또는 「1」에 해당하는 1 비트 데이터의 판독시에는 각 라인(WL, BL, DL)에는 +V0(V), +Vr(V), 0(V)가 각각 인가되고, 플레이트 라인(PL)은 접지된다. pn 접합 다이오드(D)는 p+n+ 접합 다이오드로 간주하기 때문에 순바이어스 전압 또는 역바이어스 전압 중 어느 것이라도 도통 상태이다. 그러나, 도 20의 (a)에 도시하는 바와 같이, 「0」에 해당하는 1 비트 데이터가 기록된 트랜지스터형 강유전체 기억 소자(MT)에서는 반전층이 형성되어 있지 않기 때문에 드라이브 라인(DL)에 0(V)의 전압이 인가되어도 오프 상태를 유지한다. 도 20의 (b)에 도시하는 바와 같이 「0」에 해당하는 1 비트 데이터 판독시에는 pn 접합 다이오드(D)와 트랜지스터형 강유전체 기억 소자(MT)는 (n+) (p+) (n-) (p+)의 상태가 되어 메모리 셀에는 전류가 거의 흐르지 않는다.
이에 대하여, 「1」에 해당하는 1 비트 데이터가 기록된 트랜지스터형 강유전체 기억 소자(MT)에서는 도 21의 (a)에 도시하는 바와 같이, 반전층이 형성되어 온 상태이다. 도 21의 (b)에 도시하는 바와 같이, 「1」에 해당하는 1 비트 데이터 판독시에는 pn 접합 다이오드(D)와 트랜지스터형 강유전체 기억 소자(MT)는 (n+) (p+) (p) (p+)의 상태가 되어 메모리 셀은 상대적으로 큰 전류가 흐른다. 이와 같이, 판독되는 데이터에 의해 메모리 셀 내에 흐르는 전류의 크기가 다르기 때문에 판독 데이터의 값을 판별할 수 있다.
본 실시예의 pn 접합 다이오드(D)는 상기 실시예의 강유전체 게이트 부가 pn 접합 다이오드(GD)와 비교하여 p+ 영역과 n+ 영역이 상대적으로 큰 면적으로 접합되어 있다. 이 때문에 pn 접합 다이오드(D)는 강유전체 게이트 부가 pn 접합 다이오드(GD)보다 항복 전압이 작아지기 때문에 데이터 판독용 전압(Vr)의 값을 작게 할 수 있다. 이에 따라, 반도체 기억 장치(100)의 저소비 전력화를 도모할 수 있는 동시에, 판독시에 강유전체막의 분극에 부여하는 영향도 적어진다.
〔제3 실시예〕
본 발명의 제3 실시예에 의한 반도체 기억 장치 및 그 데이터 기록 방법, 데이터 판독 방법, 및 이들의 제조 방법에 대해서 도 22 내지 도 24를 이용하여 설명한다. 상기 제1 실시예의 반도체 기억 장치(1)의 강유전체 게이트 부가 pn 접합 다이오드(GD)는 강유전체막(26)의 분극 방향에 따라서 반전층 형성 영역(90)에 반전층으로서의 p+층이 형성된다. 이에 따라, 강유전체 게이트 부가 pn 접합 다이오드(GD)는 p+n+ 접합 다이오드로서 기능한다. 그러나, 반전층과 캐소드 영역(62)과의 pn 접합이 충분하지 않으면 p+n+ 접합 다이오드로서의 전류-전압 특성을 충분히 얻을 수 없다. 이 때문에 강유전체 게이트 부가 pn 접합 다이오드(GD)를 구비한 반도체 기억 장치(1)는 「1」의 1 비트 데이터의 판독시의 온 전류와 「0」의 1 비트 데이터의 판독시의 오프 전류와의 비(온/오프비)를 충분히 얻을 수 없고, 기억된 데이터를 정확히 판독할 수 없게 될 가능성이 있다.
도 22는 디플레션형 강유전체 게이트 부가 p 채널 트랜지스터(이하, 디플레션형 강유전체 트랜지스터라고 함)(DTr)의 기판면에 수직인 단면 구조를 모식적으로 도시하고 있다. 도 22에 도시하는 바와 같이, 디플레션형 강유전체 트랜지스터(DTr)는 반전층 형성 영역(90)에 p+층(201)을 갖고 있다. p+층(201)과 n형의 캐소드 영역(62)에 의해 p+n+ 접합 다이오드가 형성된다. 따라서, 강유전체 게이트 부가 pn 접합 다이오드(GD)를 대신해서 디플레션형 강유전체 트랜지스터(DTr)를 구 비한 반도체 기억 장치는 데이터 판독을 위해 충분한 온/오프비를 얻을 수 있다.
디플레션형 강유전체 트랜지스터(DTr)에 있어서, 터널 효과와 같은 역도통 특성을 현저히 발생시키기 위해서는 SiO2막으로 유기할 수 있는 최대 전하량을 3.5 μC/cm2 정도로 가정하고, HfO2막으로 유기할 수 있는 최대 전하량을 1.6 μC/cm2(1×1013 cm-2)로 가정하면 p+ 반전층은 5×1019 cm-3 정도의 불순물 농도를 가져야 한다.
상기한 유기 전하량으로 반전층 형성 영역(90)을 완전히 공핍화시키기 위해서는 p+층(201)의 두께는 5 nm 이하여야 한다. 또한, p+층(201) 및 캐소드 영역(62)에서의 p+n+ 접합의 급경사도 요구되기 때문에 p+층(201)을 이온 주입법으로 제작하는 것은 매우 곤란하다.
그래서, 상기 제2 실시예에서는 캐소드 영역(62)에 B(붕소) 이온을 기판(2)에 대하여 비스듬히 주입하여 드레인 영역(94)을 형성함으로써, 역도통 특성을 갖는 pn 접합 다이오드(D)가 구성되어 있다. 이에 대하여, 본 실시예에서는 n+ 영역과 인접한 p+ 영역을 웰 영역으로서 명확히 형성함으로써 pn 접합 다이오드가 구성된다. 이에 따라, 반도체 기억 장치는 데이터 판독시에 큰 온/오프비를 얻을 수 있다. 즉, 본 실시예의 반도체 기억 장치의 메모리 셀은 상기 제2 실시예와 마찬가지로 1 트랜지스터-1 다이오드-1 트랜지스터(1T1D1T)형의 구조를 갖고 있다.
우선, 본 실시예에 의한 반도체 기억 장치(200)의 구조에 대해서 도 23을 이 용하여 설명한다. 도 23은 강유전체막을 구비한 트랜지스터형 강유전체 기억 소자(기억용 반도체 소자)(MT)와 pn 접합 다이오드(D)와 셀 선택용 트랜지스터(ST)가 접속된 반도체 기억 장치(200)의 1 개의 메모리 셀의 기판면에 수직인 단면 구조를 도시하고 있다. 도 23에 도시하는 바와 같이, 반도체 기억 장치(200)의 메모리 셀은 제1 도전형(p형)의 실리콘 반도체 기판(2)으로 형성되고, 제1 도전형과 다른 도전형(n형)의 n-웰(웰 영역)(6)에 배치된 p형의 트랜지스터형 강유전체 기억 소자(MT)를 갖고 있다. 트랜지스터형 강유전체 기억 소자(MT)는 n-웰(6)상에 형성된 게이트 절연막(22)과, 게이트 절연막(22)상에 형성된 데이터 기억용 강유전체막(26)과, 강유전체막(26)상에 형성된 게이트 전극(28)과, 강유전체막(26) 하층의 n-웰(6)에 강유전체막(26)의 분극 방향에 따라서 반전층(채널)이 형성되는 반전층 형성 영역(90)과, 반전층 형성 영역(90)을 사이에 둔 양측의 한 쪽에 형성된 p형의 불순물 확산 영역(제1 불순물 활성화 영역)의 소스/드레인 영역(64)과, 이 양측의 다른 쪽에 형성된 p형의 불순물 확산 영역(제2 불순물 활성화 영역)의 드레인/소스 영역(203)(이하, 필요에 따라 「애노드 영역」이라고 함)을 갖고 있다. 캐리어 트랩 준위 등이 적은 양호한 계면을 얻을 수 있는 경우에는 게이트 절연막(22)을 형성하지 않고 반도체 기판(2)의 n-웰(6)상에 강유전체막(26)을 직접 형성하여도 좋다.
또한, 반도체 기억 장치(200)는 트랜지스터형 강유전체 기억 소자(MT)에 전기적으로 접속된 pn 접합 다이오드(D)를 갖고 있다. 드레인/소스 영역(203)은 트랜지스터형 강유전체 기억 소자(MT)의 p형 불순물 영역을 구성하는 동시에, pn 접합 다이오드(D)의 애노드 영역을 구성하고 있다. 메모리 셀 내에는 반도체 기판(2)의 p형 불순물 영역과 n-웰(6)에 걸쳐 형성되고, 드레인/소스 영역(203)에 인접한 캐소드 영역(62)이 배치되어 있다. 캐소드 영역(62), 애노드 영역(203) 및 n-웰(6)은 전기적으로 각각 접속되어 있다. 캐소드 영역(62)은 n형의 불순물 활성화 영역(제3 불순물 활성화 영역)이다. 애노드 영역(203) 및 캐소드 영역(62)은 불순물 농도가 상대적으로 높게 형성되고, pn 접합 다이오드(D)는 역도통 다이오드로서 기능한다.
반도체 기억 장치(200)는 pn 접합 다이오드(D)에 전기적으로 접속된 셀 선택용 트랜지스터(ST)를 갖고 있다. 셀 선택용 트랜지스터(ST)는 pn 접합 다이오드(D)의 캐소드 영역(62)이 소스/드레인 영역을 구성하고 있는 점을 제외하고, 제1 및 제2 실시예의 반도체 기억 장치(1)에 구비된 셀 선택용 트랜지스터와 같은 구조를 갖고 있다. 또한, 본 실시예의 반도체 기억 장치(200)의 데이터 기록 및 데이터 판독 방법은, 상기 제2 실시예의 반도체 기억 장치(100)와 같기 때문에 설명은 생략한다.
반도체 기억 장치(200)의 메모리 셀은 n형의 셀 선택용 트랜지스터(ST)의 소스/드레인 영역(62), p형의 반도체 기판(2) 내의 n-웰(6) 및 P형의 트랜지스터형 강유전체 기억 소자(MT)의 드레인/소스 영역(203)의 3 개의 영역이 pn 접합 다이오드(D)를 통해 전기적으로 접속된 구성을 갖고 있다. 반도체 기억 장치(200)는 드레인/소스 영역(60)과 n-웰(6)이 전기적으로 접속되어 있기 때문에, 상기 제1 및 제2 실시예와 마찬가지로, 데이터 기록시에 강유전체막(26) 아래쪽의 반전층 형성 영역(90)의 전체면에 데이터 전압을 인가할 수 있다. 이 때문에 반도체 기판(2)측의 강유전체막(26)의 전체면에는 데이터 전압이 균일하게 인가된다. 한편, 게이트 전극(28)에 인가된 전압은 게이트 전극(28)측의 강유전체막(26)의 전체면에 균일하게 인가된다. 이에 따라 강유전체막(26)에는 막 두께 방향으로 균일하게 전압이 인가되기 때문에 반도체 기억 장치(200)는 데이터 기록 불량을 방지할 수 있다.
또한, 반도체 기억 장치(200)는 상기 제2 실시예와 마찬가지로, 「0」에 해당하는 1 비트 데이터 판독시에는 pn 접합 다이오드(D) 및 트랜지스터형 강유전체 기억 소자(MT)가 (n+) (p+) (n-) (p+)의 상태가 되고[도 20의 (b) 참조], 「1」에 해당하는 1 비트 데이터 판독시에는 (n+) (p+) (p) (p+)의 상태가 된다[도 21의 (b) 참조]. 이 때문에 반도체 기억 장치(200)의 메모리 셀에는 「0」에 해당하는 1 비트 데이터 판독시에는 전류가 거의 흐르지 않고, 「1」에 해당하는 1 비트 데이터 판독시에는 상대적으로 큰 전류가 흐르기 때문에 큰 온/오프비를 얻을 수 있다. 이에 따라, 반도체 기억 장치(200)는 데이터 판독 불량을 방지할 수 있다. 따라서, 반도체 기억 장치(200)는 데이터 기록/판독에 있어서 안정된 메모리 동작을 실현할 수 있다.
이상 설명한 바와 같이, 본 실시예의 반도체 기억 장치(200)는, 상기 제1및 제2 실시예와 마찬가지로, 게이트 전극(28)에 인가되는 전압과, n-웰(6)에 인가되는 데이터 전압과의 고저에 의해 강유전체막(26)의 분극 방향을 반전시켜 데이터를 기록할 수 있다. 또한, 반도체 기억 장치(200)는 강유전체(26)의 분극 방향에 의해 메모리 셀에 흐르는 전류의 대소가 다른 것을 이용하여 데이터를 판독할 수 있다.
다음에, 본 실시예의 반도체 기억 장치(200)의 제조 방법에 대해서 도 24를 이용하여 설명한다. 도 24는 본 실시예의 반도체 기억 장치(200)의 제조 방법을 도시하는 공정 단면도이다. 우선, 상기 제1 실시예와 같은 제조 방법에 의해 셀 선택용 트랜지스터(ST)의 게이트부(ST-G)까지 형성한다[도 9 내지 도 11의 (a) 참조].
다음에, 도 24의 (a)에 도시하는 바와 같이, 레지스트를 도포하여 패터닝하고, 트랜지스터형 강유전체 기억 소자(MT)의 게이트부(MT-G)의 전체를 덮으며, 셀 선택용 트랜지스터(ST)의 게이트부(ST-G)측의 n-웰(6)의 일부가 노출되는 레지스트층(30)을 형성한다. 계속해서, 예컨대 이온 주입법을 이용하고, 레지스트층(30) 및 게이트부(ST-G)를 마스크로서 P(인)나 As(비소) 등의 n형 불순물을 반도체 기판(2) 내의 영역에 도입하여 n형 불순물 영역(32, 34)을 형성한다. 예컨대, P의 주입 조건은 가속 에너지 30 keV 내지 70 keV, 도즈량 2×1015 cm-2 내지 1×1016 cm-2이며, 적합하게는 가속 에너지 50 keV, 도즈량 5×1015 cm-2로 이온 주입된다. 그 후, 레지스트층(30)을 제거한다.
다음에, 도 24의 (b)에 도시하는 바와 같이, 레지스트를 도포하여 패터닝하고, 게이트부(ST-G)의 전체를 덮으며, 게이트부(MT-G)측의 n형 불순물 영역(34)을 일부 노출시킨 레지스트층(36)을 형성한다. 계속해서, 예컨대 이온 주입법을 이용하고, 레지스트층(36) 및 게이트부(MT-G)를 마스크로서 B(붕소) 등의 p형 불순물을 반도체 기판(2) 내에 도입하여 p형 불순물 영역(38, 205)을 형성한다. 예컨대 B의 주입 조건은 가속 에너지 20 keV 내지 60 keV, 도즈량 2×1016 cm-2 내지 2×1017 cm- 2이며, 적합하게는 가속 에너지 40 keV, 도즈량 8×1016 cm-2로 이온 주입된다. 그 후, 레지스트층(36)을 제거한다.
다음에, 급속 램프 가열 장치 등을 이용하여 어닐링 처리를 실시하고, 주입한 불순물을 활성화한다. 이 어닐링 처리는, 예컨대 가열 온도(도달 온도) 700℃ 이상 1000℃ 이하, 가열 시간 20s 이상 120s 이하로 행해진다. 이에 따라, 도 24의 (b)에 도시하는 불순물 영역(32, 34, 38, 205)이 활성화되어 도 23에 도시하는 바와 같이, 게이트부(ST-G)의 양측의 드레인/소스 영역(60) 및 소스/드레인 영역(62)[캐소드 영역(62)]과, 게이트부(MT-G)의 양측의 소스/드레인 영역(64) 및 드레인/소스 영역(203)[애노드 영역(203)]이 형성된다. 이에 따라 pn 접합 다이오드(D)가 형성된다. 그 후, 상기 제1 실시예와 같은 제조 공정을 경유하여 도 23에 도시하는 반도체 기억 장치(200)가 완성된다.
본 실시예의 반도체 기억 장치(200)의 제조 방법에 있어서, 애노드 영역(203)은 n형 불순물의 도즈량보다 예컨대 1 자리수 많은 도즈량의 p형 불순물을 n-웰(6) 및 n형 불순물 영역(34)의 일부에 도입하여 형성되어 있다. 이 때문에 애노드 영역(203)과 캐소드 영역(34)이 분리되어 형성되는 것이 방지되고, 애노드 영역(203) 및 캐소드 영역(34)으로 구성된 pn 접합 다이오드(D)가 형성된다. 또한, 애노드 영역(203) 및 캐소드 영역(34)은 불순물 농도가 상대적으로 높기 때문에 pn 접합 다이오드(D)는 터널 다이오드나 백 워드 다이오드와 같이 역도통 특성을 갖는다.
이상 설명한 바와 같이, 본 실시예에 의하면 캐소드 영역(62)에 인접한 애노드 영역(203)을 웰 영역으로서 명확히 형성함으로써, 접합 면적이 큰 pn 접합 다이오드(D)를 형성할 수 있다. 또한, 캐소드 영역(62) 및 애노드 영역(203)은 pn 접합 다이오드(D)가 역도통 특성을 나타내는 정도로 높은 불순물 농도를 갖고 있다. 이에 따라, pn 접합 다이오드(D)에는, 예컨대 큰 터널 전류가 흐르기 때문에 데이터 판독시의 온/오프비가 향상한다. 따라서, 반도체 기억 장치(200)는 데이터 판독 불량을 방지할 수 있다. 또한, 본 실시예에 의하면, 상기 제1 실시예와 거의 같은 제조 공정에 의해 반도체 기억 장치(200)를 제조할 수 있다. 또한, 본 실시예에 의하면, 반도체 기억 장치(200)는 트랜지스터형 강유전체 기억 소자(MT)에 데이터를 기억할 수 있기 때문에 메모리 셀에 강유전체 커패시터를 갖지 않아도 좋다. 이 때문에, 반도체 기억 장치(200)는 소형으로 신뢰성이 높고, 데이터 판독 횟수에 거의 제한이 없는 비휘발성 메모리로서 기능한다.
〔제4 실시예〕
본 발명의 제4 실시예에 의한 반도체 기억 장치 및 그 데이터 기록 방법, 데이터 판독 방법, 및 이들의 제조 방법에 대해서 도 25 및 도 26을 이용하여 설명한다. 도 25는 강유전체막을 구비한 트랜지스터형 강유전체 기억 소자(MT)와 pn 접합 다이오드(D)와 셀 선택용 트랜지스터(ST)가 접속된 반도체 기억 장치(300)의 1 개의 메모리 셀의 기판면에 수직인 단면 구조를 나타내고 있다. 도 25에 도시하는 바와 같이, 반도체 기억 장치(300)의 메모리 셀은 pn 접합 다이오드(D)의 캐소드 영역(62)과 애노드 영역(203)을 접속하는 텅스텐·플러그(금속층)(213)를 구비한 점 에 특징을 갖고 있다. 캐소드 영역(62) 및 애노드 영역(203)의 상층부의 층간 절연막(66)은 개구되어 콘택트홀이 형성되어 있다. 텅스텐·플러그(213)는 이 콘택트홀에 매립되어 형성되고, 캐소드 영역(62) 및 애노드 영역(203)에 전기적으로 접속되어 있다. 반도체 기억 장치(300)는 텅스텐·플러그(213)를 구비한 점을 제외하고 상기 제3 실시예의 반도체 기억 장치(200)와 같은 구성을 갖고 있기 때문에 설명은 생략한다.
다음에, 본 실시예의 반도체 기억 장치(300)의 데이터 기록/판독 방법에 대해서 설명한다. 본 실시예의 반도체 기억 장치(300)는 캐소드 영역(62)의 일부가 n-웰(6)상에 형성되고, 캐소드 영역(62)과 n-웰(6)이 전기적으로 접속되어 있다. 이 때문에, 반도체 기억 장치(300)는 상기 제1 내지 제3 실시예와 같은 방법으로 데이터를 기록할 수 있다.
본 실시예의 반도체 기억 장치(300)의 데이터 판독 방법은, 상기 제2 및 제3 실시예와 거의 같기 때문에 차이점에 대해서만 설명한다. 텅스텐·플러그(213)는 pn 접합 다이오드(D)에 병렬 접속되고, 0으로 간주할 수 있는 매우 낮은 저항값의 저항 소자로서 기능한다. 따라서, 반도체 기억 장치(300)의 메모리 셀은 텅스텐·플러그(213) 및 pn 접합 다이오드(D)의 병렬 회로에 트랜지스터형 강유전체 기억 소자(MT)가 직렬 접속된 구조를 갖고 있다.
반도체 기억 장치(300)는 「0」에 해당하는 1 비트 데이터 판독시에는 트랜지스터형 강유전체 기억 소자(MT)가 (p+) (n-) (p+)의 상태가 된다. 따라서, pn 접합 다이오드(D)의 역바이어스시의 전류-전압 특성에 상관없이, 트랜지스터형 강유 전체 기억 소자(MT)에 의해 메모리 셀에는 전류가 거의 흐르지 않는다. 한편, 반도체 기억 장치(300)는 「1」에 해당하는 1 비트 데이터 판독시에는 트랜지스터형 강유전체 기억 소자(MT)가 (p+) (p) (p+)의 상태가 되어 전류가 흐른다. pn 접합 다이오드(D)가 역도통 특성을 갖고 있지 않아도, 이 전류는 pn 접합 다이오드(D)에 병렬 접속된 텅스텐·플러그(213)에 흐르기 때문에 메모리 셀에는 상대적으로 큰 전류가 흐른다. 따라서, 본 실시예의 반도체 기억 장치(300)는 데이터 판독시에 큰 온/오프비를 얻을 수 있다.
이상 설명한 바와 같이, 본 실시예에서 반도체 기억 장치(300)는, 텅스텐·플러그(213)의 형성 영역이 요구되기 때문에, 상기 제3 실시예의 반도체 기억 장치(200)보다 메모리 셀이 약간 커진다. 그러나, 반도체 기억 장치(300)는, 캐소드 영역(62)과 애노드 영역(203)이 충분히 pn 접합되지 않고 pn 접합 다이오드(D)의 역도통 특성을 얻을 수 없어도 텅스텐·플러그(213)의 저항성의 도전 특성에 의해 데이터 판독시에 큰 온/오프비를 얻을 수 있다. 따라서, 본 실시예의 반도체 기억 장치(300)는, 상기 제2 및 제3 실시예와 같은 효과를 얻을 수 있다.
다음에, 본 실시예에 의한 반도체 기억 장치(300)의 제조 방법에 대해서 간단히 설명한다. 본 실시예의 제조 방법은 제3 실시예와 거의 같기 때문에 차이가 있는 공정에 대해서만 설명한다. 제3 실시예와 같은 제조 방법에 의해 층간 절연막(66)까지 형성한다. 계속해서, 상기 제1 실시예에 있어서, 게이트 전극(28) 등의 상층부의 층간 절연막(66)에 콘택트홀을 형성할 때에(도 13 참조), 동시에 캐소드 영역(62) 및 애노드 영역(203)의 상층부의 층간 절연막(66)에 콘택트홀을 형성한 다. 그 후, 상기 제1 실시예와 같은 제조 공정을 경유하여 도 25에 도시하는 바와 같이 텅스텐·플러그(68, 70, 72, 74, 213)를 형성한다. 그 후, 상기 제1 실시예와 같은 제조 공정을 경유하여 반도체 기억 장치(300)가 완성된다.
다음에, 본 실시예에 의한 반도체 기억 장치의 메모리 어레이 구성에 대해서 도 26을 이용하여 설명한다. 도 26은 2행 2열의 메모리 셀 배열을 갖는 반도체 기억 장치(300)의 평면 레이아웃의 일례를 도시하고 있다. 도 26에 있어서, 도 25에 도시하는 게이트부(MT-G)를 구성하는 게이트 절연막(22), 강유전체막(26) 및 게이트 전극(28) 및 게이트 전극(28)상의 텅스텐·플러그(72)는 도시가 생략되어 있다. 또한, 도 26에 있어서, 도 25에 도시하는 게이트부(ST-G)를 구성하는 게이트 절연막(20) 및 게이트 전극(24) 및 게이트 전극(24)상의 텅스텐·플러그(70)는 도시가 생략되어 있다. 또한, 반도체 기억 장치(300)의 메모리 어레이는 도 25에 도시하는 배선(78)상의 텅스텐·플러그(75), 배선(83) 및 층간 절연막(66'')을 갖고 있지 않은 구조로 되어 있다.
도 26에 도시한 바와 같이, 텅스텐·플러그(213)가 캐소드 영역(62) 및 애노드 영역(203) 중 어느 하나에 접속되는 바와 같이, 콘택트홀은 캐소드 영역(62) 및 애노드 영역(203) 상층부에 걸쳐 형성되어 있다. 텅스텐·플러그(213)는 이 콘택트홀에 매립되어 형성되어 있다.
반도체 기억 장치(300)의 메모리 어레이는, 2열의 메모리 셀의 드레인/소스 영역(60)을 공통화하고, 고집적화를 도모하고 있는 점에 특징을 갖고 있다. 메모리 셀(MC11)과 메모리 셀(MC12)의 드레인/소스 영역(60)이 공통화되고, 메모리 셀(MC21)과 메모리 셀(MC22)의 드레인/소스 영역(60)이 공통화되어 있다. 또한, 반도체 기억 장치(300)의 메모리 어레이에 있어서, 각 드레인/소스 영역(60)에 접속된 배선(76) 및 배선(76)에 접속되어 데이터 전압이 인가되는 패드(219)도 공통화되어 있다.
메모리 셀(MC11, 12, 21, 22)의 각각의 배선(75)은 셀 선택용의 전압이 입력되는 패드(215)에 접속되어 있다. 반도체 기억 장치(300)의 메모리 어레이는 메모리 셀(MC11, 12, 21, 22)의 배선(75)이 각각 별도의 패드(215)에 접속됨으로써, 데이터를 기록하거나 데이터를 판독하는 메모리 셀을 독립적으로 선택할 수 있게 되어 있다. 메모리 셀(MC11) 및 메모리 셀(MC21)의 배선(80)은 공통화되어 패드(217)에 접속되어 있다. 또한, 메모리 셀(MC11) 및 메모리 셀(MC21)의 배선(82)은 공통화되어 패드(221)에 접속되어 있다. 마찬가지로, 메모리 셀(MC12) 및 메모리 셀(MC22)의 배선(80)은 공통화되어 패드(217)에 접속되어 있다. 또한, 메모리 셀(MC12) 및 메모리 셀(MC22)의 배선(82)은 공통화되어 패드(221)에 접속되어 있다. 패드(217)는 게이트부(MT-G)의 게이트 전극(도시 생략)에 인가되는 전압이 입력된다. 패드(221)는 데이터 기록시에 오픈 상태가 되고, 데이터 판독시에 그라운드에 접속된다.
이상 설명한 바와 같이, 본 실시예에 의한 반도체 기억 장치의 메모리 어레이는 2열의 메모리 셀의 드레인/소스 영역(60)이나 배선(76)을 공통화함으로써, 고집적화를 도모할 수 있다. 또한, 반도체 기억 장치(300)는 2행 2열의 메모리 셀 배열에 한정되지 않고, m행 n열의 메모리 셀 배열로 하는 것도 물론 가능하다.
본 발명은, 상기 실시예에 한하지 않고 여러 가지의 변형이 가능하다. 상기 제1 실시예에서는 p형 실리콘 반도체 기판(2)에 n-웰(6)이 형성되어 있지만, 본 발명은 이에 한정되지 않는다. 예컨대, n형 실리콘 반도체 기판에 P-웰을 형성하고, p형 MOSFET의 셀 선택용 트랜지스터(ST)를 형성하여도 물론 좋다. 이 경우, 도 1에 있어서, 셀 선택용 트랜지스터(ST)의 드레인 영역(60)의 형성 위치에 고농도의 p형 불순물 영역의 드레인 영역이 형성되고, 강유전체 게이트 부가 pn 접합 다이오드(GD)의 캐소드 영역(62)의 형성 위치에 셀 선택용 트랜지스터(ST)의 소스 영역을 겸하는 애노드 영역(고농도의 p형 불순물 영역)이 형성되며, 애노드 영역(64)의 형성 위치에 캐소드 영역(고농도의 n형 불순물 영역)이 형성된다.
이 구성의 반도체 기억 장치에 있어서 데이터 기록/판독의 각 라인(WL, BL, DL, PL)의 설정은 이하와 같이 된다. 메모리 셀에 「0」에 해당하는 1 비트 데이터를 기록할 때는 워드 라인(WL)에 -V0(V)의 전압을 인가하고, 비트 라인(BL)에 0(V)의 전압을 인가하며, 드라이브 라인(DL)에 -V1(V)의 전압을 인가하고, 플레이트 라인(PL)을 오픈 상태로 한다. 이에 따라, 강유전체막의 분극 방향은 반도체 기판으로부터 게이트 전극을 향하는 방향이 되기 때문에 반도체 기판측의 데이터 기억용 강유전체막 표면이 마이너스(-)로 대전하고, 반전층 형성 영역(90)에는 정공이 모여 반전층은 형성되지 않는다.
한편, 이 구조의 메모리 셀에 「1」에 해당하는 1 비트 데이터를 기록할 때에는 워드 라인(WL)에 -V0(V)의 전압을 인가하고, 비트 라인(BL)에 -V1(V)의 전압을 인가하며, 드라이브 라인(DL)에 0(V)의 전압을 인가하고, 플레이트 라인(PL)을 오픈 상태로 한다. 이에 따라 강유전체막의 분극 방향은 게이트 전극으로부터 반도체 기판을 향하는 방향이 되기 때문에 반도체 기판측의 데이터 기억용 강유전체막 표면은 플러스(+)로 대전하고, 반전층 형성 영역(90)에는 전자가 모여 n형 반전층이 형성된다. 따라서, 이 구조의 반도체 기억 장치라도 강유전체 게이트 부가 pn 접합 다이오드(GD)에 「0」 또는 「1」에 해당하는 1 비트 데이터를 기록할 수 있다.
이 구조의 메모리 셀로부터 「0」 또는 「1」에 해당하는 1 비트 데이터를 판독할 때에는 워드 라인(WL)에 -V0(V)의 전압을 인가하고, 비트 라인(BL)에 -Vr(V)의 전압을 인가하며, 드라이브 라인(DL)에 0(V)의 전압을 인가하고, 플레이트 라인(PL)을 0 (V)로 유지한다.
메모리 셀에 「0」에 해당하는 1 비트 데이터가 기록되어 있으면 반전층이 형성되어 있지 않기 때문에 강유전체 게이트 부가 pn 접합 다이오드(GD)는 p-웰과 캐소드 영역이 접합된 p-n+ 접합 다이오드로 간주할 수 있다. p-n+ 접합 다이오드의 항복 전압은 상대적으로 크기 때문에 역바이어스 전압 -Vr(V)이 인가되어도 0으로 간주할 수 있는 매우 작은 역방향 전류 I0(mA)밖에 흐르지 않는다. 한편, 메모리 셀에 「1」에 해당하는 1 비트 데이터가 기록되어 있으면 n형 반전층이 형성되어 있기 때문에 강유전체 게이트 부가 pn 접합 다이오드(GD)는 n+형 반전층을 통해 캐소드 영역(n+)과 애노드 영역(p+)이 접합된 p+n+ 접합 다이오드로 간주할 수 있다. 고농도의 애노드 영역과 n+형 반전층 사이의 내전압은 고농도의 n형 불순물 확산층을 갖는 캐소드 영역과 반전층 형성 영역을 일부에 포함하는 p-웰 사이의 내전 압보다 낮아진다. 이 때문에 역바이어스 전압 -Vr(V)이 인가되면 강유전체 게이트 부가 pn 접합 다이오드(GD)에는 역방향 전류 I0와 비교하여 매우 큰 역방향 전류 I1(mA)가 흐른다. 따라서, 이 구조의 반도체 기억 장치라도 강유전체 게이트 부가 pn 접합 다이오드(GD)에 흐르는 역방향 전류의 크기를 판정함으로써 「0」 또는 「1」에 해당하는 1 비트 데이터를 판독할 수 있다.
또한, 상기 제2 실시예에서는 p형 실리콘 반도체 기판(2)에 n-웰(6)이 형성되어 있지만, 본 발명은 이것에 한정되지 않는다. 예컨대, n형 실리콘 반도체 기판에 p-웰을 형성하고, n형의 트랜지스터형 강유전체 기억 소자(MT)와, p형 MOSFET의 셀 선택용 트랜지스터(ST)를 형성하여도 물론 좋다. 이 경우, 도 19에 있어서, 트랜지스터형 강유전체 기억 소자(MT)의 드레인 영역(94)의 형성 위치에 pn 접합 다이오드(D)의 캐소드 영역을 겸하는 드레인 영역(고농도의 n형 불순물 영역)이 형성되고, pn 접합 다이오드(D)의 캐소드 영역(62)의 형성 위치에 셀 선택용 트랜지스터(ST)의 소스 영역을 겸하는 애노드 영역(고농도의 p형 불순물 영역)이 형성되며, 셀 선택용 트랜지스터(ST)의 드레인 영역(60)의 형성 위치에 고농도의 p형 불순물 영역의 드레인 영역이 형성된다.
이 구조의 반도체 기억 장치는 n형 실리콘 반도체 기판에 p-웰을 형성한 상기한 반도체 기억 장치와 마찬가지로 각 라인(WL, BL, DL, PL)을 설정함으로써, 데이터 기록/판독을 행할 수 있다.
상기 제4 실시예에서는 반도체 기억 장치(300)의 텅스텐·플러그(213)는 층간 절연막(66)의 콘택트홀에 매립되어 형성되어 있지만, 본 발명은 이것에 한정되 지 않는다. 예컨대, 텅스텐·플러그(213) 대신에, 캐소드 영역(62) 및 애노드 영역(203)상에 직접 형성된 금속층이어도 상기 제4 실시예와 같은 효과를 얻을 수 있다.
상기 제4 실시예에서는 반도체 기억 장치(300)는 캐소드 영역(62) 및 애노드 영역(203)으로 구성된 pn 접합 다이오드(D)를 갖고 있지만, 본 발명은 이것에 한정되지 않는다. 예컨대, 캐소드 영역(62)과 애노드 영역(203)이 분리되어 형성되고, pn 접합 다이오드(D)를 구성하고 있지 않아도 좋다. 캐소드 영역(62) 및 애노드 영역(203)이 n-웰(6)에 전기적으로 각각 접속되고, 캐소드 영역(62) 및 애노드 영역(203)이 텅스텐·플러그(213)로 전기적으로 접속되어 있으면, 상기 제4 실시예와 동일한 효과를 얻을 수 있다.
상기 제3 및 제4 실시예의 반도체 기억 장치(200, 300)는 제1 도전형이 p형이며, 제2 도전형이 n형이지만, 본 발명은 이것에 한정되지 않는다. 제1 도전형이 n형이고, 제2 도전형이 p형이더라도, 상기 제3 및 제4 실시예와 동일한 효과를 얻을 수 있다.
이상 설명한 본 실시예에 의한 반도체 소자 및 이를 이용한 반도체 기억 장치, 및 그 데이터 기록/판독 방법, 및 이들의 제조 방법은, 이하와 같이 정리된다.
(부기 1) 반도체 기판 위쪽에 형성된 강유전체막과,
상기 강유전체막상에 형성된 게이트 전극과,
상기 강유전체막 아래쪽에 형성된 불순물 활성화 영역과,
상기 불순물 활성화 영역을 사이에 둔 양측의 한 쪽에 형성된 고농도의 n형 불순물 활성화 영역과,
상기 양측의 다른 쪽에 형성된 고농도의 p형 불순물 활성화 영역을 포함하는 것을 특징으로 하는 반도체 소자.
(부기 2)
부기 1 기재의 반도체 소자에 있어서,
상기 불순물 활성화 영역은, 상기 강유전체막의 분극 방향에 의해 반전층이 형성되는 반전층 형성 영역을 포함하는 것을 특징으로 하는 반도체 소자.
(부기 3)
부기 1 또는 2 중 어느 한 항에 기재한 반도체 소자에 있어서,
상기 반전층 형성 영역과 상기 강유전체막 사이에 게이트 절연막을 더 포함하는 것을 특징으로 하는 반도체 소자.
(부기 4)
부기 3 기재의 반도체 소자에 있어서,
상기 게이트 절연막은 HfO2, HfAlOx, HfSiOx 또는 HfSiNOx로 형성되는 것을 특징으로 하는 반도체 소자.
(부기 5)
부기 1 내지 4 기재의 반도체 소자에 있어서,
상기 강유전체막은 SBT, BLT, PGO, BFO, STN 또는 BNMO로 형성되는 것을 특징으로 하는 반도체 소자.
(부기 6)
부기 1 내지 5 기재의 반도체 소자에 있어서,
상기 게이트 전극은 Pt, Ir, IrO2, SRO 또는 RuO2로 형성되어 있는 것을 특징으로 하는 반도체 소자.
(부기 7)
강유전체막의 분극 방향에 의해 데이터를 기억하는 메모리 셀을 구비한 반도체 기억 장치에 있어서,
상기 메모리 셀은,
부기 1 내지 6에 기재한 반도체 소자와,
게이트 전극, 소스 영역, 드레인 영역을 갖는 셀 선택용 트랜지스터를 포함하고,
상기 p형 불순물 활성화 영역 또는 상기 n형 불순물 활성화 영역과 상기 소스 영역 또는 상기 드레인 영역 중 한쪽이 접속되어 있는 것을 특징으로 하는 반도체 기억 장치.
(부기 8)
강유전체막의 분극 방향에 의해 데이터를 기억하는 메모리 셀을 구비한 반도체 기억 장치에 있어서,
반도체 기판 위쪽에 형성된 강유전체막과,
상기 강유전체막상에 형성된 게이트 전극과,
상기 강유전체막 아래쪽의 상기 반도체 기판에 상기 강유전체막의 분극 방향에 따라 반전층이 형성되는 반전층 형성 영역과,
상기 반전층 형성 영역을 사이에 둔 양측의 한 쪽에 형성된 캐소드 영역과,
상기 양측의 다른 쪽에 형성된 애노드 영역, 을 갖는 반도체 소자와;
상기 반도체 기판상에 형성된 게이트 절연막과,
상기 게이트 절연막상에 형성된 게이트 전극과,
상기 게이트 절연막 하층의 상기 반도체 기판의 채널 영역을 사이에 둔 양측에 형성된 소스 영역 및 드레인 영역, 을 갖는 셀 선택용 트랜지스터를 포함하고,
상기 반도체 소자의 상기 캐소드 영역 또는 상기 애노드 영역 중 한 쪽과 상기 셀 선택용 트랜지스터의 상기 소스 영역 또는 상기 드레인 영역 중 한 쪽을 전기적으로 접속하여 이루어지는 메모리 셀을 포함하는 것을 특징으로 하는 반도체 기억 장치.
(부기 9)
부기 8 기재의 반도체 기억 장치에 있어서,
상기 반도체 소자의 상기 캐소드 영역 또는 상기 애노드 영역은, 상기 소스 영역 또는 상기 드레인 영역과 일체적으로 형성되어 있는 것을 특징으로 하는 반도체 기억 장치.
(부기 10)
부기 9 기재의 반도체 기억 장치에 있어서,
상기 셀 선택용 트랜지스터의 상기 게이트 전극에 셀 선택 신호를 인가하는 워드 라인과,
상기 드레인 영역에 1 비트 데이터를 출력하는 비트 라인과,
상기 반도체 소자의 애노드 영역을 오픈 또는 기준 전위로 하는 플레이트 라인과,
상기 반도체 소자의 상기 게이트 전극에 상기 인가 전압을 인가하는 드라이브 라인을 포함하는 것을 특징으로 하는 반도체 기억 장치.
(부기 11)
부기 8 내지 10 중 어느 한 항에 기재한 반도체 기억 장치에 있어서,
상기 셀 선택용 트랜지스터는 n형 MOSFET이며,
상기 소스 영역, 상기 드레인 영역 및 상기 캐소드 영역은 고농도의 n형 불순물 확산층을 각각 갖고 있는 것을 특징으로 하는 반도체 기억 장치.
(부기 12)
부기 8 내지 11 중 어느 한 항에 기재한 반도체 기억 장치에 있어서,
상기 반도체 기판은 SOI 기판인 것을 특징으로 하는 반도체 기억 장치.
(부기 13)
부기 8 기재의 반도체 기억 장치에 있어서,
상기 캐소드 영역과 상기 반전층 형성 영역 사이에 상기 캐소드 영역과 반대의 도전성의 불순물 확산 영역을 더 포함하는 것을 특징으로 하는 반도체 기억 장치.
(부기 14)
강유전체막의 분극 방향에 의해 데이터를 기억하는 메모리 셀을 구비한 반도체 기억 장치의 데이터 기록 방법에 있어서,
반도체 기판 위쪽에 형성된 상기 강유전체막상에 형성된 게이트 전극에 게이트 전압을 인가하고,
상기 강유전체막 아래쪽의 상기 반도체 기판에 상기 강유전체막의 분극 방향에 따라 반전층이 형성되는 반전층 형성 영역을 사이에 둔 양측의 한 쪽에 형성된 캐소드 영역에 상기 데이터에 대응한 데이터 전압을 인가하며,
상기 양측의 다른 쪽에 형성된 애노드 영역을 오픈으로 하고,
상기 게이트 전압에 대한 상기 데이터 전압의 고저에 기초하여 상기 분극 방향을 변화시켜 상기 강유전체막에 상기 데이터를 기록하는 것을 특징으로 하는 반도체 기억 장치의 데이터 기록 방법.
(부기 15)
강유전체막의 분극의 방향에 의해 데이터를 기억하는 메모리 셀을 구비한 반도체 기억 장치의 데이터 판독 방법에 있어서,
상기 강유전체막의 분극 방향을 따라 이 강유전체막 아래쪽에 형성되는 반전층 영역을 사이에 둔 양측의 한 쪽에 형성된 캐소드 영역과, 상기 양측의 다른 쪽에 형성된 애노드 영역 사이에 역바이어스 전압을 인가하고, 상기 캐소드 영역과 상기 애노드 영역 사이에 흐르는 전류의 크기에 기초하여 상기 강유전체막에 기억된 상기 데이터를 판독하는 것을 특징으로 하는 반도체 기억 장치의 데이터 판독 방법.
(부기 16)
강유전체막의 분극 방향에 의해 데이터를 기억하는 메모리 셀을 구비한 반도체 기억 장치의 제조 방법에 있어서,
반도체 기판 위쪽에 강유전체막을 형성하고, 상기 강유전체막상에 게이트 전극을 형성하며, 상기 강유전체막 아래쪽의 상기 반도체 기판의 반전층 형성 영역을 사이에 둔 양측의 한 쪽에 캐소드 영역을, 다른 쪽에 애노드 영역을 형성하여, 반도체 소자를 형성하고,
상기 반도체 기판상에 게이트 절연막을 형성하며, 상기 게이트 절연막상에 게이트 전극을 형성하고, 상기 게이트 절연막 하층의 상기 반도체 기판의 채널 영역을 사이에 둔 양측에 소스 영역 및 드레인 영역을 형성하여, 셀 선택용 트랜지스터를 형성하며,
상기 캐소드 영역 또는 상기 애노드 영역 중 한 쪽과 상기 소스 영역 또는 상기 드레인 영역 중 한 쪽을 접속하여,
상기 메모리 셀을 형성하는 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
(부기 17)
강유전체막의 분극 방향에 의해 데이터를 기억하는 메모리 셀을 구비하는 반도체 기억 장치에 있어서,
상기 메모리 셀은,
제1 도전형의 반도체 기판에 형성되고, 상기 제1 도전형과 다른 도전형의 제 2 도전형 웰 영역과, 상기 웰 영역 위쪽에 형성된 강유전체막과, 상기 강유전체막상에 형성된 게이트 전극과, 상기 강유전체막 아래쪽의 상기 웰 영역에 상기 강유전체막의 분극 방향에 의해 반전층이 형성되는 반전층 형성 영역과, 상기 반전층 형성 영역을 사이에 둔 양측의 한 쪽에 형성된 상기 제1 도전형의 제1 불순물 활성화 영역과, 상기 양측의 다른 쪽에 형성된 상기 제1 도전형의 제2 불순물 활성화 영역을 구비한 기억용 반도체 소자와;
상기 반도체 기판상에 형성된 게이트 절연막과, 상기 게이트 절연막상에 형성된 게이트 전극과, 상기 게이트 절연막 하층의 상기 반도체 기판의 채널 영역을 사이에 둔 양측의 한 쪽에 형성되고, 상기 웰 영역 및 상기 제2 불순물 활성화 영역에 전기적으로 접속된 상기 제2 도전형의 제3 불순물 활성화 영역과, 상기 채널 영역을 사이에 둔 양측의 다른 쪽에 형성된 상기 제2 도전형의 제4 불순물 활성화 영역을 구비한 셀 선택용 트랜지스터를 포함하는 것을 특징으로 하는 반도체 기억 장치.
(부기 18)
부기 17 기재의 반도체 기억 장치에 있어서,
상기 반전층 형성 영역과 상기 강유전체막 사이에 게이트 절연막을 더 포함하는 것을 특징으로 하는 반도체 기억 장치.
(부기 19)
부기 17 또는 부기 18에 기재한 반도체 기억 장치에 있어서,
상기 제2 및 제3 불순물 활성화 영역은, 불순물 농도가 상대적으로 높게 형 성되어 역도통 다이오드를 구성하고 있는 것을 특징으로 하는 반도체 기억 장치.
(부기 20)
부기 17 내지 부기 19 중 어느 한 항에 기재한 반도체 기억 장치에 있어서,
상기 제2 및 제3 불순물 활성화 영역상에 형성되고, 상기 제2 및 제3 불순물 활성화 영역을 전기적으로 접속하는 금속층을 더 포함하는 것을 특징으로 하는 반도체 기억 장치.
본 발명에 의하면, 셀의 미세화 및 집적화가 가능하고, 데이터의 기억 특성, 신뢰성이 우수하며, 저소비 전력화가 가능한 반도체 소자 및 이를 이용한 반도체 기억 장치를 실현할 수 있다.

Claims (6)

  1. 반도체 기판 위쪽에 형성된 강유전체막과;
    상기 강유전체막상에 형성된 게이트 전극과;
    상기 강유전체막 아래쪽에 형성된 불순물 활성화 영역과;
    상기 불순물 활성화 영역을 사이에 둔 양측의 한 쪽에 형성된 고농도의 n형 불순물 활성화 영역과;
    상기 양측의 다른 쪽에 형성된 고농도의 p형 불순물 활성화 영역
    을 포함하는 것을 특징으로 하는 반도체 소자.
  2. 제1항에 있어서, 상기 불순물 활성화 영역은, 상기 강유전체막의 분극 방향에 의해 반전층이 형성되는 반전층 형성 영역을 포함하는 것을 특징으로 하는 반도체 소자.
  3. 강유전체막의 분극 방향에 의해 데이터를 기억하는 메모리 셀을 구비한 반도체 기억 장치에 있어서,
    상기 메모리 셀은,
    청구항 제1항 또는 제2항에 기재한 반도체 소자와,
    게이트 전극, 소스 영역, 드레인 영역을 갖는 셀 선택용 트랜지스터
    를 포함하고,
    p형 불순물 활성화 영역 또는 n형 불순물 활성화 영역 중 한쪽이 상기 소스 영역 또는 상기 드레인 영역 중 한쪽에 접속되어 있는 것을 특징으로 하는 반도체 기억 장치.
  4. 강유전체막의 분극 방향에 의해 데이터를 기억하는 메모리 셀을 구비한 반도체 기억 장치에 있어서,
    반도체 기판 위쪽에 형성된 강유전체막과,
    상기 강유전체막상에 형성된 게이트 전극과,
    상기 강유전체막 아래쪽의 상기 반도체 기판에 상기 강유전체막의 분극 방향에 따라 반전층이 형성되는 반전층 형성 영역과,
    상기 반전층 형성 영역을 사이에 둔 양측의 한 쪽에 형성된 캐소드 영역과,
    상기 양측의 다른 쪽에 형성된 애노드 영역, 을 갖는 반도체 소자와;
    상기 반도체 기판상에 형성된 게이트 절연막과,
    상기 게이트 절연막상에 형성된 게이트 전극과,
    상기 게이트 절연막 하층의 상기 반도체 기판의 채널 영역을 사이에 둔 양측에 형성된 소스 영역 및 드레인 영역, 을 갖는 셀 선택용 트랜지스터
    를 포함하고,
    상기 반도체 소자의 상기 캐소드 영역 또는 상기 애노드 영역 중 한쪽은 상기 셀 선택용 트랜지스터의 상기 소스 영역 또는 상기 드레인 영역 중 한쪽을 전기적으로 접속하여 이루어지는 메모리 셀을 포함하는 것을 특징으로 하는 반도체 기 억 장치.
  5. 강유전체막의 분극 방향에 의해 데이터를 기억하는 메모리 셀을 구비한 반도체 기억 장치의 제조 방법에 있어서,
    반도체 기판 위쪽에 강유전체막을 형성하고, 상기 강유전체막상에 게이트 전극을 형성하며, 상기 강유전체막 아래쪽의 상기 반도체 기판의 반전층 형성 영역을 사이에 둔 양측의 한 쪽에 캐소드 영역을, 다른 쪽에 애노드 영역을 형성하여, 반도체 소자를 형성하고;
    상기 반도체 기판상에 게이트 절연막을 형성하며, 상기 게이트 절연막상에 게이트 전극을 형성하고, 상기 게이트 절연막 하층의 상기 반도체 기판의 채널 영역을 사이에 둔 양측에 소스 영역 및 드레인 영역을 형성하여, 셀 선택용 트랜지스터를 형성하며;
    상기 캐소드 영역 또는 상기 애노드 영역 중 한 쪽과 상기 소스 영역 또는 상기 드레인 영역 중 한쪽을 접속하여, 상기 메모리 셀을 형성하는 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
  6. 강유전체막의 분극 방향에 의해 데이터를 기억하는 메모리 셀을 구비한 반도체 기억 장치에 있어서,
    상기 메모리 셀은,
    제1 도전형의 반도체 기판에 형성되고, 상기 제1 도전형과 다른 도전형의 제 2 도전형 웰 영역과, 상기 웰 영역 위쪽에 형성된 강유전체막과, 상기 강유전체막상에 형성된 게이트 전극과, 상기 강유전체막 아래쪽의 상기 웰 영역에 상기 강유전체막의 분극 방향에 따라 반전층이 형성되는 반전층 형성 영역과, 상기 반전층 형성 영역을 사이에 둔 양측의 한 쪽에 형성된 상기 제1 도전형의 제1 불순물 활성화 영역과, 상기 양측의 다른 쪽에 형성된 상기 제1 도전형의 제2 불순물 활성화 영역을 구비한 기억용 반도체 소자와;
    상기 반도체 기판상에 형성된 게이트 절연막과, 상기 게이트 절연막상에 형성된 게이트 전극과, 상기 게이트 절연막 하층의 상기 반도체 기판의 채널 영역을 사이에 둔 양측의 한 쪽에 형성되고, 상기 웰 영역 및 상기 제2 불순물 활성화 영역에 전기적으로 접속된 상기 제2 도전형의 제3 불순물 활성화 영역과, 상기 채널 영역을 사이에 둔 양측의 다른 쪽에 형성된 상기 제2 도전형의 제4 불순물 활성화 영역을 구비한 셀 선택용 트랜지스터
    를 포함하는 것을 특징으로 하는 반도체 기억 장치.
KR1020070002813A 2006-01-13 2007-01-10 반도체 소자, 이 반도체 소자를 이용한 반도체 기억 장치,그 데이터 기록 방법, 데이터 판독 방법 및 이들의 제조방법 KR100899583B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JPJP-P-2006-00005843 2006-01-13
JP2006005843 2006-01-13
JPJP-P-2006-00229896 2006-08-25
JP2006229896A JP4775849B2 (ja) 2006-01-13 2006-08-25 半導体素子及びそれを用いた半導体記憶装置、及びそのデータ書込み方法、データ読出し方法、及びそれらの製造方法

Publications (2)

Publication Number Publication Date
KR20070076433A true KR20070076433A (ko) 2007-07-24
KR100899583B1 KR100899583B1 (ko) 2009-05-27

Family

ID=38492659

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070002813A KR100899583B1 (ko) 2006-01-13 2007-01-10 반도체 소자, 이 반도체 소자를 이용한 반도체 기억 장치,그 데이터 기록 방법, 데이터 판독 방법 및 이들의 제조방법

Country Status (4)

Country Link
US (1) US7727843B2 (ko)
JP (1) JP4775849B2 (ko)
KR (1) KR100899583B1 (ko)
CN (1) CN101000930B (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101486504B1 (ko) * 2012-04-12 2015-01-23 글로벌파운드리즈 인크. 강유전성 소자들 및 고속 하이-k 금속 게이트 트랜지스터들을 포함하는 반도체 디바이스
KR20210091794A (ko) * 2019-06-27 2021-07-22 샌디스크 테크놀로지스 엘엘씨 직렬 접속된 선택 게이트 트랜지스터를 포함하는 강유전성 메모리 디바이스 및 그 형성 방법

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8383432B2 (en) * 2008-08-07 2013-02-26 Sharp Laboratories Of America, Inc. Colloidal-processed silicon particle device
JP5676075B2 (ja) * 2008-11-17 2015-02-25 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置
JP5414036B2 (ja) * 2009-03-19 2014-02-12 独立行政法人産業技術総合研究所 絶縁ゲート型半導体装置の製造方法
JP4908540B2 (ja) * 2009-03-25 2012-04-04 株式会社東芝 スピンｍｏｓｆｅｔおよびリコンフィギャラブルロジック回路
US9520445B2 (en) * 2011-07-12 2016-12-13 Helmholtz-Zentrum Dresden-Rossendorf E. V. Integrated non-volatile memory elements, design and use
US8796751B2 (en) 2012-11-20 2014-08-05 Micron Technology, Inc. Transistors, memory cells and semiconductor constructions
US10074650B2 (en) 2013-12-27 2018-09-11 Semiconductor Manufacturing International (Shanghai) Corporation Deep trench isolation for RF devices on SOI
CN104752313B (zh) * 2013-12-27 2020-11-03 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制造方法和半导体器件
US9627406B1 (en) * 2015-09-26 2017-04-18 The United States Of America, As Represented By The Secretary Of Commerce Memory cell including electret and random access memory thereof
US10090036B2 (en) * 2015-12-21 2018-10-02 Imec Vzw Non-volatile memory cell having pinch-off ferroelectric field effect transistor
CN105788864B (zh) * 2016-02-29 2017-12-08 湘潭大学 一种提高pzt铁电薄膜负电容的方法
CN108153001B (zh) * 2016-12-05 2021-04-27 上海新微科技服务有限公司 一种大带宽硅基光调制器
DE102017102545B4 (de) * 2017-02-09 2018-12-20 Infineon Technologies Ag Halbleitervorrichtung, Drucksensor, Mikrofon, Beschleunigungssensor und Verfahren zum Bilden einer Halbleitervorrichtung
US10033383B1 (en) * 2017-03-20 2018-07-24 Globalfoundries Inc. Programmable logic elements and methods of operating the same
US11087818B2 (en) 2017-04-03 2021-08-10 Sony Semiconductor Solutions Corporation Semiconductor storage element, semiconductor storage device, semiconductor system, and control method
US10176859B2 (en) * 2017-05-03 2019-01-08 Globalfoundries Inc. Non-volatile transistor element including a buried ferroelectric material based storage mechanism
JP2019075470A (ja) * 2017-10-17 2019-05-16 ソニーセミコンダクタソリューションズ株式会社 半導体記憶装置及び電子機器
JP7123622B2 (ja) * 2018-05-18 2022-08-23 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US10998338B2 (en) 2018-11-13 2021-05-04 Micron Technology, Inc. Integrated assemblies having ferroelectric transistors with heterostructure active regions
US10811309B2 (en) * 2018-12-04 2020-10-20 Nanya Technology Corporation Semiconductor structure and fabrication thereof
CN109887532B (zh) * 2019-01-28 2021-07-06 中国科学院微电子研究所 融合型存储器的写入、擦除方法
US10943915B1 (en) * 2019-08-27 2021-03-09 Micron Technology, Inc. Integrated memory having the body region comprising a different semiconductor composition than the source/drain region
US11508749B2 (en) * 2020-06-15 2022-11-22 Sandisk Technologies Llc Cutoff gate electrodes for switches for a three-dimensional memory device and method of making the same
CN113990974B (zh) * 2020-07-10 2023-11-14 中国科学院物理研究所 全铁电半导体pn结薄膜器件及其制备方法
CN113327858B (zh) * 2020-07-15 2024-02-06 上海积塔半导体有限公司 屏蔽栅场效应晶体管及其制造方法

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3118063B2 (ja) * 1992-03-23 2000-12-18 ローム株式会社 不揮発性記憶素子およびこれを利用した不揮発性記憶装置、ならびに不揮発性記憶素子の製造方法
KR0141160B1 (ko) * 1995-03-22 1998-06-01 김광호 강유전체 메모리 장치 및 그 제조방법
JPH09134974A (ja) 1995-09-08 1997-05-20 Fujitsu Ltd 強誘電体メモリ装置
US5936265A (en) * 1996-03-25 1999-08-10 Kabushiki Kaisha Toshiba Semiconductor device including a tunnel effect element
KR100297728B1 (ko) * 1999-05-17 2001-09-26 윤종용 플래쉬 메모리 소자의 제조방법 및 그에 의해 제조된 플래쉬 메모리 소자
US6151241A (en) * 1999-05-19 2000-11-21 Symetrix Corporation Ferroelectric memory with disturb protection
US6690030B2 (en) * 2000-03-06 2004-02-10 Kabushiki Kaisha Toshiba Semiconductor device with negative differential resistance characteristics
JP2002016233A (ja) * 2000-06-27 2002-01-18 Matsushita Electric Ind Co Ltd 半導体記憶装置及びその駆動方法
US6630724B1 (en) * 2000-08-31 2003-10-07 Micron Technology, Inc. Gate dielectric antifuse circuits and methods for operating same
JP2003068890A (ja) * 2001-08-23 2003-03-07 Rikogaku Shinkokai 不揮発性半導体記憶装置および不揮発性メモリ素子
AU2002355015A1 (en) * 2001-11-21 2003-06-10 Sharp Kabushiki Kaisha Semiconductor storage device, its manufacturing method and operating method, and portable electronic apparatus
US6855988B2 (en) * 2002-07-08 2005-02-15 Viciciv Technology Semiconductor switching devices
US6788576B2 (en) * 2002-10-28 2004-09-07 Tower Semiconductor Ltd. Complementary non-volatile memory cell
US7008833B2 (en) * 2004-01-12 2006-03-07 Sharp Laboratories Of America, Inc. In2O3thin film resistivity control by doping metal oxide insulator for MFMox device applications
KR20050122728A (ko) 2004-06-25 2005-12-29 주식회사 하이닉스반도체 반도체 소자 제조 방법
US6862216B1 (en) * 2004-06-29 2005-03-01 National Semiconductor Corporation Non-volatile memory cell with gated diode and MOS transistor and method for using such cell
US6985386B1 (en) * 2004-07-08 2006-01-10 National Semiconductor Corporation Programming method for nonvolatile memory cell
US8288813B2 (en) * 2004-08-13 2012-10-16 Infineon Technologies Ag Integrated memory device having columns having multiple bit lines
US7193451B2 (en) * 2005-01-24 2007-03-20 Honeywell International, Inc. Method and system for reducing glitch effects within combinational logic

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101486504B1 (ko) * 2012-04-12 2015-01-23 글로벌파운드리즈 인크. 강유전성 소자들 및 고속 하이-k 금속 게이트 트랜지스터들을 포함하는 반도체 디바이스
US9349842B2 (en) 2012-04-12 2016-05-24 Globalfoundries Inc. Methods of forming semiconductor devices comprising ferroelectric elements and fast high-K metal gate transistors
US9564521B2 (en) 2012-04-12 2017-02-07 Globalfoundries Inc. Semiconductor device comprising ferroelectric elements and fast high-K metal gate transistors
KR20210091794A (ko) * 2019-06-27 2021-07-22 샌디스크 테크놀로지스 엘엘씨 직렬 접속된 선택 게이트 트랜지스터를 포함하는 강유전성 메모리 디바이스 및 그 형성 방법

Also Published As

Publication number Publication date
JP2007214532A (ja) 2007-08-23
CN101000930B (zh) 2010-12-08
JP4775849B2 (ja) 2011-09-21
US7727843B2 (en) 2010-06-01
US20070228432A1 (en) 2007-10-04
KR100899583B1 (ko) 2009-05-27
CN101000930A (zh) 2007-07-18

Similar Documents

Publication Publication Date Title
KR100899583B1 (ko) 반도체 소자, 이 반도체 소자를 이용한 반도체 기억 장치,그 데이터 기록 방법, 데이터 판독 방법 및 이들의 제조방법
US5940705A (en) Methods of forming floating-gate FFRAM devices
US7253464B2 (en) Junction-isolated depletion mode ferroelectric memory devices and systems
KR100689842B1 (ko) 강유전체막을 정보저장요소로 채택하는 플래시 메모리소자들 및 그 제조방법들
US7123503B2 (en) Writing to ferroelectric memory devices
KR100687051B1 (ko) 스택형 강유전체 메모리 장치, 그 제조 방법, 강유전체메모리 회로 및 구동 방법
KR20120116493A (ko) 반도체 메모리 장치 및 그 구동 방법
KR20010030545A (ko) 불휘발성 메모리
JP2003173673A (ja) 強誘電体メモリ
US20020190274A1 (en) High density single transistor ferroelectric non-volatile memory
KR100279299B1 (ko) 불 휘발성 메모리 장치 및 그것의 제조 방법
US20100117127A1 (en) Semiconductor storage device and method of manufacturing the same
JP2001043694A (ja) 半導体記憶素子
US20100123176A1 (en) Semiconductor memory device
JP4459335B2 (ja) 強誘電体トランジスタ型不揮発性記憶素子とその製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
AMND Amendment
J201 Request for trial against refusal decision
E902 Notification of reason for refusal
B701 Decision to grant
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130503

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20140502

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20150416

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20160419

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20170420

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20180417

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20190417

Year of fee payment: 11