KR20050122728A - 반도체 소자 제조 방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 52
- 239000004065 semiconductor Substances 0.000 title claims abstract description 28
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 23
- 238000010438 heat treatment Methods 0.000 claims abstract description 62
- 238000001816 cooling Methods 0.000 claims abstract description 31
- 239000003990 capacitor Substances 0.000 claims abstract description 29
- 239000012535 impurity Substances 0.000 claims abstract description 29
- 238000009792 diffusion process Methods 0.000 claims abstract description 28
- 239000000758 substrate Substances 0.000 claims abstract description 28
- 230000004888 barrier function Effects 0.000 claims abstract description 24
- 238000003860 storage Methods 0.000 claims abstract description 16
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 11
- 229920005591 polysilicon Polymers 0.000 claims description 11
- 229910008484 TiSi Inorganic materials 0.000 claims description 9
- 229910052751 metal Inorganic materials 0.000 claims description 8
- 239000002184 metal Substances 0.000 claims description 8
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 6
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 6
- 229910052721 tungsten Inorganic materials 0.000 claims description 6
- 239000010937 tungsten Substances 0.000 claims description 6
- 238000000151 deposition Methods 0.000 claims description 5
- 238000000059 patterning Methods 0.000 claims description 5
- 230000008021 deposition Effects 0.000 claims description 3
- 238000002955 isolation Methods 0.000 claims description 2
- 230000008569 process Effects 0.000 abstract description 24
- 239000002019 doping agent Substances 0.000 abstract description 9
- 230000015572 biosynthetic process Effects 0.000 abstract description 8
- 230000002779 inactivation Effects 0.000 abstract 1
- 230000035882 stress Effects 0.000 description 26
- 239000011229 interlayer Substances 0.000 description 11
- 239000010410 layer Substances 0.000 description 7
- 230000002093 peripheral effect Effects 0.000 description 7
- 230000008859 change Effects 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 4
- 238000004088 simulation Methods 0.000 description 4
- 230000009849 deactivation Effects 0.000 description 3
- 125000006850 spacer group Chemical group 0.000 description 3
- 238000005054 agglomeration Methods 0.000 description 2
- 230000002776 aggregation Effects 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 238000004151 rapid thermal annealing Methods 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 230000003213 activating effect Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 230000000593 degrading effect Effects 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 230000010365 information processing Effects 0.000 description 1
- 238000012423 maintenance Methods 0.000 description 1
- 238000010791 quenching Methods 0.000 description 1
- 230000000171 quenching effect Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 230000008646 thermal stress Effects 0.000 description 1
- 238000007669 thermal treatment Methods 0.000 description 1
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 1
- 229910021342 tungsten silicide Inorganic materials 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
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- Manufacturing & Machinery (AREA)
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Abstract
본 발명은 캐패시터 형성 후 실시하는 열처리 공정에 의한 스트레스를 줄여 리프레시 특성을 개선시키면서도, 급냉에 따른 불순물 확산영역에서의 도펀트들의 비활성화를 방지하여 콘택 저항을 감소시킬 수 있는 반도체 소자 제조 방법을 제공하기 위한 것으로, 이를 위해 본 발명은, 기판에 국부적으로 형성된 필드산화막과, 상기 기판 상에 형성된 게이트전극과, 상기 게이트전극 사이의 상기 기판에 형성된 불순물 확산영역과, 기판의 불순물 확산영역에 콘택된 복수의 플러그와, 일부의 상기 플러그 상에 배리어막을 매개로 접속된 비트라인과, 다른 일부의 상기 플러그 상에 형성되며 스토리지노드와 유전체막 및 상부 플레이트 전극으로 이루어진 캐패시터를 포함하는 반도체 소자 제조 방법에 있어서, 상기 상부 플레이트 전극을 형성하고 급속열처리를 실시한 후, 단계적으로 온도를 유지하면서 냉각시키는 것을 특징으로 하는 반도체 소자 제조 방법을 제공한다.
Description
본 발명은 반도체 소자 제조 방법에 관한 것으로 특히, 저항 및 리프레시 특성 개선을 위한 반도체 소자 제조 방법에 관한 것이다.
도 1은 게이트전극과 비트라인 및 캐패시터를 갖는 반도체 메모리 소자를 개략적으로 도시한 평면도이다.
도 1을 참조하면, y방향으로 라인 형태로 확장된 복수의 게이트전극(G1 ∼ G3)이 배치되어 있고, 게이트전극(G1 ∼ G3) 상부에는 게이트전극(G1 ∼ G3)과 교차하는 방향인 x방향으로 라인 형태로 확장된 복수의 비트라인(B1, B2)이 배치되어 있다. 게이트전극 G1과 G2 및 비트라인 B1과 B2 사이의 영역 상부에 셀 캐패시터(Cap)가 배치되어 있다.
도 2는 도 1을 a-a' 및 b-b' 방향으로 절취하고 주변영역을 동시에 도시한 단면도이다. 여기서, c-c'은 비트라인이 형성되는 주변영역을 나타낸다.
도 2를 참조하면, 기판(200)에 필드영역과 액티브영역을 구분하는 필드산화막(201)이 국부적으로 형성되어 있으며, 셀영역의 기판(200) 상에 게이트 전도막(202)과 게이트 하드마스크(203)가 적층되고 그 측벽에 스페이서(204)를 갖는 게이트전극 패턴(G1, G2)이 형성되어 있고, 게이트전극 패턴 G1과 G2 사이의 기판(200)에는 소스/드레인 등의 불순물 확산영역이 형성되어 있다.
주변영역(c-c')에도 게이트 전도막(202)과 게이트 하드마스크(203)가 적층되고 그 측벽에 스페이서(204)를 갖는 게이트전극 패턴(G3)이 형성되어 있으며, 그 양측에는 소스/드레인을 포함하는 고농도 N형(N+)의 불순물 확산영역(205a)과 고농도 P형(P+)의 불순물 확산영역(205b)이 형성되어 있다.
셀영역인 a-a'와 b-b'에서는 제1층간절연막(206)을 관통하여 불순물 확산영역과 전기적으로 접속되고 게이트 하드마스크(203)와 그 상부가 평탄화된 셀콘택 플러그(207)가 형성되어 있다.
셀콘택 플러그(207) 및 제1층간절연막(205) 상에는 제2층간절연막(208)이 형성되어 있으며, 셀영역에 해당하는 b-b' 영역에서는 제2층간절연막(208)이 선택적으로 식각되어 셀콘택 플러그(207)를 노출시키는 제1오픈부(209d) 일명, BLC(Bit Line Contact)-1이 형성되어 있고, 주변영역에 해당하는 c-c' 영역에서는 제2층간절연막(208)과 제1층간절연막(206)이 선택적으로 식각되어 기판(200)의 N+ 및 P+의 불순물 확산영역(205a, 205b)을 각각 노출시키는 제2 및 제3오픈부(209a, 209c)와 제2층간절연막(208)과 게이트 하드마스크(203)가 선택적으로 식각되어 게이트전극 패턴(G3)의 게이트 전도막(202)을 노출시키는 제4오픈부(209c)가 형성되어 있다.
여기서, 제2 및 제3오픈부(209a, 209c)와 제4오픈부(209c)는 주변영역에서의 비트라인 콘택을 위한 것으로 BLC-2라 한다.
제1 ∼ 제4오픈부(209a ∼ 209d)의 프로파일을 따라 배리어막(210)과 비트라인 전도막(211)이 형성되어 있고, 그 상부에 비트라인 하드마스크(212)이 적층되어 패터닝됨으로써 비트라인(B/L1, B/L2)을 이룬다.
배리어막(210)은 Ti, TiN, TiSi2 등으로 이루어지고, 비트라인 전도막(211)은 텅스텐 등을 포함한다. 또한, 비트라인(B/L1, B/L2)의 측벽에는 스페이서가 포함되는 바, 여기서는 도시하지 않았다. 제3층간절연막(213)이 비트라인(B/L1, B/L2)을 감싸고 있으며, 제3층간절연막(213)과 제2층간절연막(208)을 관통하여 셀콘택 플러그(207)중 비트라인 콘택이 이루어지지 않은 일부와 콘택된 스토리지노드용 콘택 플러그(214)가 형성되어 있으며, 스토리지노드용 콘택 플러그(214) 상에는 하부전극(215)과 유전체막(216) 및 상부 플레이트 전극(217)으로 이루어진 셀 캐패시터(Cap)가 형성되어 있으며, 셀 캐패시터(Cap) 상에는 제4층간절연막(218)이 형성되어 있다.
DRAM(Dynamic Random Access Memory)과 같은 반도체 소자의 데이터 입출력 시의 경로로 사용되는 비트라인의 구조는 도프드 폴리실리콘과 텅스텐 실리사이드가 적층된 폴리사이드 구조를 사용하여 왔다.
그러나, 소자이 집적도 증가와 고속의 정보처리 능력을 요구하는 차세대 반도체의 경우 폴리사이드 구조 자체의 높은 면저항 값에 기인하여 그 적용에 한계를 드러내고 있으며, 이로 인해 최근에는 낮은 저항값을 갖는 텅스텐을 이용한 비트라인이 사용되고 있다.
그러나, 텅스텐을 이용하는 비트라인의 경우 후속 열공정의 많은 제약이 따른다. 즉, 캐패시터 형성 공정에서 높은 온도의 로(Furnace)열처리 공정을 이용할 경우 비트라인 전도막인 텅스텐과 폴리실리콘으로 이루어진 플러그 사이에 배리어막으로 사용되는 Ti와 TiSi2 등의 응집 현상(Agglomeration) 및 고농도의 P형(P+) 소스/드레인 영역의 보론 도펀트(Boron dopant)의 배리어막인 Ti 또는 TiSi2로의 이동으로 인하여 콘택 저항의 증가를 초래하여 후속 열공정에서 많은 제약이 발생하고 있다.
이로 인해, 일반적으로 캐패시터 형성 공정으로 인해 증가된 콘택 저항을 낮추기 위하여 캐패시터 형성 후 급속 열처리 장치를 사용하여 800℃ ∼ 900℃의 온도에서 열처리를 실시함으로써, 소스/드레인 영역의 도펀트를 활성화시켜 콘택 저항을 낮추는 방법을 사용하고 있다.
이 경우 급속열처리시 필드산화막의 STI(Shallow Trench Isolation) 구조의 코너 지역에 스트레스가 집중되어 누설전류가 증가하게 되고, 그로 인해 소자의 리프레시 특성이 저하된다. 따라서, 급속열처리(RTA; Rapid Thermal Annneal) 후 약 700℃ 이상의 고온에서 1시간 ∼ 2시간 정도의 열처리를 실시하여 필드산화막이나 게이트전극의 에지에 집중된 스트레스를 완화하는 방법을 사용하고 있다.
그러나, 이 경우 스트레스 완화에 의해 리프레시 특성은 개선되나, 불순물 확산영역의 도펀트들은 비활성화되며, 이로 인해 비트라인의 콘택 저항은 증가하게 되고, 소자의 전기적 특성이 저하된다.
도 3은 상부 플레이트 전극에 대한 급속열처리 후의 스트레스 시뮬레이션 결과를 도시한 도면이다.
도 3을 참조하면, 게이트 에지(A)와 게이트 측면의 스토리지노드 콘택과 연결되는 부분(B)과 필드산화막(STI)의 상부 코너(C) 및 필드산화막(STI)의 상부 코너(D)에서 스트레스가 집중되어 나타남을 알 수 있다.
도 4는 종래기술에 따른 상부 플레이트 전극의 급속열처리시의 온도의 프로파일을 도시한 그래프이다.
여기서, 가로축은 경과 시간(초)를 나타내고, 세로축은 온도(℃)를 나타낸다.
도 4를 참조하면, 종래의 급속열처리 공정에서는 처음 20초 동안 약 800℃까지 급상승 시킨 다음, 이 온도를 20초 정도 유지하다가 다시 급격하게 온도를 낮추는 방식을 사용하고 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 캐패시터 형성 후 실시하는 열처리 공정에 의한 스트레스를 줄여 리프레시 특성을 개선시키면서도, 급냉에 따른 불순물 확산영역에서의 도펀트들의 비활성화를 방지하여 콘택 저항을 감소시킬 수 있는 반도체 소자 제조 방법을 제공하는 것을 그 목적으로 한다.
상기의 목적을 달성하기 위해 본 발명은, 기판에 국부적으로 형성된 필드산화막과, 상기 기판 상에 형성된 게이트전극과, 상기 게이트전극 사이의 상기 기판에 형성된 불순물 확산영역과, 기판의 불순물 확산영역에 콘택된 복수의 플러그와, 일부의 상기 플러그 상에 배리어막을 매개로 접속된 비트라인과, 다른 일부의 상기 플러그 상에 형성되며 스토리지노드와 유전체막 및 상부 플레이트 전극으로 이루어진 캐패시터를 포함하는 반도체 소자 제조 방법에 있어서, 상기 상부 플레이트 전극을 형성하고 급속열처리를 실시한 후, 단계적으로 온도를 유지하면서 냉각시키는 것을 특징으로 하는 반도체 소자 제조 방법을 제공한다.
또한, 상기의 목적을 달성하기 위해 본 발명은, 기판에 국부적으로 형성된 필드산화막과, 상기 기판 상에 형성된 게이트전극과, 상기 게이트전극 사이의 상기 기판에 형성된 불순물 확산영역과, 기판의 불순물 확산영역에 콘택된 복수의 플러그와, 일부의 상기 플러그 상에 배리어막을 매개로 접속된 비트라인과, 다른 일부의 상기 플러그 상에 형성되며 스토리지노드와 유전체막 및 상부 플레이트 전극으로 이루어진 캐패시터와, 상기 캐패시터 상에 형성된 절연막과, 상기 절연막 상에 형성된 금속배선을 포함하는 반도체 소자 제조 방법에 있어서, 상기 금속배선을 형성하고 급속열처리를 실시한 후, 단계적으로 온도를 유지하면서 냉각시키는 것을 특징으로 하는 반도체 소자 제조 방법을 제공한다.
본 발명은 비트라인 하부에서 배리어막으로 사용되는 Ti, TiN, TiSi2 등의 두게를 최소화하여 후속 로 열처리 공정에서의 TiSi2의 응집현상을 억제하고, 캐피시터의 상부전극으로 사용하는 폴리실리콘을 형성한 후 폴리실리콘의 활성화를 위해 급속열처리 공정을 실시한다. 일반적으로, 스트레스의 발생은 급속열처리 후 챔버에서 냉각(Cooling)시에 발생하게 되는데 급속열처리의 경우 냉각속도가 초당 15℃ ∼ 30℃의 아주 빠른 속도로 냉각되기 때문에 필드산화막이나 게이트전극의 에지 부근에서 스트레스가 집중하게 된다.
따라서, 급격한 온도 변화에 의해 발생하는 스트레스를 최소화하여 후속 로에서의 고온 열처리가 필요없도록 한다. 로 열처리를 실시하지 않으면, 로 열처리시 발생하는 N+, P+ 지역의 도펀트들의 비활성화에 의한 비트라인 콘택 저항의 증가를 방지할 수 있어 소자의 전기적 특성을 개선시킬 수 있으며, 기존 방법으로 급속열처리 만을 실시하였을 경우 발생하는 리프레시 특성 저하를 방지할 수 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 상세하게 설명한다.
본 발명은, 기판에 국부적으로 형성된 필드산화막과, 기판 상에 형성된 게이트전극과, 게이트전극 사이의 기판에 형성된 불순물 확산영역과, 기판의 불순물 확산영역에 콘택된 복수의 플러그와, 일부의 플러그 상에 배리어막을 매개로 접속된 비트라인과, 다른 일부의 플러그 상에 형성되며 스토리지노드와 유전체막 및 상부 플레이트 전극으로 이루어진 캐패시터와, 캐패시터 상에 형성된 절연막과, 절연막 상에 형성된 금속배선을 포함하는 반도체 소자 제조 공정에서 상부 플레이트 전극을 형성하고 급속열처리를 실시한 후, 단계적으로 온도를 유지하면서 냉각시키거나, 금속배선을 형성하고 급속열처리를 실시한 후, 단계적으로 온도를 유지하면서 냉각시키는 것을 그 주요 특징으로 한다.
여기서, 주변영역의 비트라인은 게이트전극 패턴 측면에 얼라인되어 형성된 N+ 또는 P+의 불순물 확산영역 및 게이트 전극과 배리어막을 매개로 콘택된다.
이 때, 냉각을 실시함에 있어서, 50℃의 간격으로 10초 ∼ 20초씩 유지하면서 냉각을 실시하며, 급속열처리는 800℃ ∼ 900℃에서 10초 ∼ 60초 동안 실시한다. 또한, 냉각을 실시함에 있어서, 500℃ 까지 단계적인 냉각을 실시한다.
상부 플레이트 전극 형성 후 실시하는 급속열처리 공정은, 상부 플레이트 전극용 전도막 예컨대, 폴리실리콘막을 증착한 다음 실시하거나, 상부 플레이트 전극을 패터닝한 다음 실시할 수 있다.
배리어막은 40Å ∼ 100Å의 두께로 형성하며, Ti, TiN 또는 TiSi2 등을 포함한다. 또한, 비트라인은 텅스텐을 포함하며, 상부 플레이트 전극은 1000Å ∼ 2000Å의 두께로 형성하며, 필드산화막은 STI 구조이다.
이하, 전술한 본 발명의 반도체 소자 제조 공정을 보다 자세히 살펴 본다.
비트라인 콘택 플러그를 형성한 다음, 안정된 비트라인 콘택 저항을 확보하기 위하여 Ti, TiN 등의 증착 전에 약 300:1정도로 희석된 BOE(Bufered Oxide Etchant)를 이용하여 콘택 저면에 존재하는 자연산화막(Native oxide)과 기타 불순물을 제거한다. 이어서, Ti, TiN, TiSi2 등을 이용하여 배리어막을 형성한다.
이 때, 배리어막의 두께가 두꺼울 수록 후속 공정인 캐패시터의 상부 플레이트 전극 형성 후 실시하는 급속열처리 공정을 거쳐 리프레시 개선을 위한 로 열처리시 TiSi2의 응집현상 및 소스/드레인 등의 불순물 확산영역에서의 도펀트가 배리어막으로 이동허게 되며, 이로 인해 폴리실리콘으로 이루어진 비트라인 콘택 플러그의 실리콘과 배리어막의 콘택 경계지역에서 도펀트들이 부족하게 되며, 이는 콘택 저항의 증가를 심화시킨다. 따라서, 배리어막의 두게 조절이 중요하며, 이에 적절한 배리어막의 두께는 40Å ∼ 100Å 정도이다.
배리어막과 텅스텐 등을 포함하는 전도막 및 비트라인 하드마스크를 증착하고 포토리소그라피 공정을 통한 패터닝 공정에 의해 비트라인을 형성한다.
이어서, 셀콘택 플러그 중 일부와 콘택되도록 스토리지노드 콘택 플러그를 형성한 다음, 스토리지노드와 유전체막을 형성한다.
상부 플레이트 전극을 폴리실리콘을 이용하여 형성할 경우의 예를 살펴 본다.
셀캐패시터용 유전체막 상에 상부 플레이트 전극용 폴리실리콘막을 1000Å ∼ 2000Å 정도의 두께로 증착한다. 이어서, 포토리소그라피 공정을 통한 패터닝 공정에 의해 상부 플레이트 전극을 형성함으로써, 스토리지노드와 유전체막 및 상부 플레이트 전극으로 이루어진 셀캐패시터를 형성한다.
이어서, 후속 금속배선과 셀캐패시터와의 절연을 위해 절연막을 형성하는 바, 산화막 계열의 절연막을 이용하여 3000Å ∼ 10000Å의 두께가 되도록 한다.
이어서, 상부전극으로 사용되는 폴리실리콘의 활성화를 위해 급속열처리 장치를 이용하여 800℃ ∼ 900℃의 온도에서 10초 ∼ 60초 동안 열처리를 실시한다.
상부 플레이트 전극의 급속열처리 공정을 절연막 증착 전에 실시할 수도 있는 바. 폴리실리콘막을 증착한 후 실시하거나, 패터닝 후 실시할 수 있다.
도 5는 본 발명에 따른 상부 플레이트 전극의 급속열처리 시의 온도 프로파일을 도시한 그래프이다.
급속열처리 실시 후에는 800℃ 이상의 고온에서 약 초당 20℃의 냉각속도로 급냉하게 되면 써멀 스트레스(Thermal stress)로 인해 도 3에 도시된 바와 같이, 게이트 에지(A)와 게이트 측면의 스토리지노드 콘택과 연결되는 부분(B)과 필드산화막(STI)의 상부 코너(C) 및 필드산화막(STI)의 상부 코너(D)에서 스트레스가 집중되어 나타난다.
종래기술에서는 이러한 스트레스의 집중을 막기 위해 로에서 700℃ ∼ 800℃의 온도로 20분 ∼ 2시간 동안 열처리를 실시하고 있다. 그러나, 본 발명은 급격한 자연적 냉각을 실시하지 않고 온도의 단계적인 유지를 통하여 냉각시의 스트레스의 급격한 변화를 제거한다.
도 5를 참조하면, 냉각시 단계적으로 50℃의 간격으로 10초 ∼ 20초를 유지하면 냉각비율(Cooling rate)을 줄여 급격한 온도 변화에 의한 스트레스의 집중을 해결한다.
도 6은 본 발명에 따른 단계적 냉각 후의 스트레스 변화에 대한 시뮬레이션 결과를 도시한 도면이다.
도 6을 참조하면, 게이트 에지(A)와 게이트 측면의 스토리지노드 콘택과 연결되는 부분(B)과 필드산화막(STI)의 상부 코너(C) 및 필드산화막(STI)의 상부 코너(D)에서 집중되어 나타나던 스트레스가 종래에 비해 한층 완화되었음을 알 수 있다.
도 7은 종래기술 및 본 발명의 전체적인 공정에 따른 포인트별 스트레스의 정도를 비교 도시한 그래프이다.
도 7을 참조하면, 가로축은 게이트 에지(A)와 게이트 측면의 스토리지노드 콘택과 연결되는 부분(B)과 필드산화막(STI)의 상부 코너(C) 및 필드산화막(STI)의 상부 코너(D) 등에서의 스트레스 피크 위치를 나타내며, 세ㅐ로축은 각 적용 기술에 따른 스트레스 정도를 나타낸다.
여기서, 'P'는 급속열처리를 이용한 종래의 방식이고, 'Q'는 는 급속열처리를 이용한 본 발명의 방식이며, 'R'은 급속열처리 이후 로 열처리를 실시하는 종래의 방식이며, 'S'는 로 열처리 이후 급속 열처리를 실시하는 종래의 방식이다.
도 7에서 확인할 수 있듯이, 급속열처리 후 로 열처리를 실시하는 방식(R)이 가장 낮은 스트레스 값을 가지며, 급속열처리와 단계적 냉각 방식을 적용한 본 발명의 방식(Q) 도한 이와 유사한 스트레스 값을 나타냄을 알 수 있다.
이 결과로 미루어 볼 때, 종래의 급속열처리를 실시하였을 경우 발생한 STI 구조를 갖는 필드산화막의 코너나 게이트전극 에지에서의 스트레스는 로 열처리를 통해 해결하였지만, 본 발명의 방식을 이용할 경우에는 로 열처리를 추가하지 않아도 로 열처리시와 거의 동등한 스트레스 값을 가짐을 알 수 있다.
따라서, 본 발명은 급속열처리 후 로 열처리를 실시하지 않아도 기존의 로 열처리와 실질적으로 동일한 리프레시 특성을 확보할 수 있음을 알 수 있다.
도 8은 본 발명과 종래기술의 상부 플레이트 전극의 열처리에 따른 비트라인 콘택과 N+ 불순물 확산영역 사이의 콘택 저항을 비교 도시한 그래프이며, 도 9는 본 발명과 종래기술의 상부 플레이트 전극의 열처리에 따른 비트라인 콘택과 P+ 불순물 확산영역 사이의 콘택 저항을 비교 도시한 그래프이다.
도 8 및 도 9를 참조하면, 본 발명의 방식을 적용한 'Q'의 경우 로 열처리 공정을 실시하지 않으므로 인한 생산성 향상 뿐만아니라, 로 열처리를 적용하는 종래의 방식인 'R'과 'S'에 비해 소스/드레인 등의 불순물 확산영역에서의 도펀트의 비활성화에 의한 비트라인 콘택 저항의 방지 효과가 큼을 알 수 있다.
전술한 바와 같이 이루어지는 본 발명은, 캐패시터 형성 후 또는 금속배선 형성시 실시하는 급속열처리 공정 후 단계적 냉각 방식을 적용함으로써, 로 열처리의 추가 실시하는 방식과 거의 동일하게 게이트 에지와 게이트 측면의 스토리지노드 콘택과 연결되는 부분과 필드산화막의 상부 코너 및 필드산화막의 상부 코너 등에서의 스트레스를 가져가 리프레시 특성을 확보할 수 있다. 또한, 로 열처리 공정을 생략함으로써, 공정 단축에 따른 생산성을 증가시킴과 동시에 비트라인의 콘택 저항을 줄일 수 있음을 실시예를 통해 알아 보았다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같은 본 발명은, 리프레시 특성의 열화없이 공정을 단축하고 콘택 저항을 감소시킬 수 있어, 반도체 소자의 수율 및 생산성을 향상시킬 수 있는 효과가 있다.
도 1은 게이트전극과 비트라인 및 캐패시터를 갖는 반도체 메모리 소자를 개략적으로 도시한 평면도.
도 2는 도 1을 a-a' 및 b-b' 방향으로 절취하고 주변영역을 동시에 도시한 단면도.
도 3은 상부 플레이트 전극에 대한 급속열처리 후의 스트레스 시뮬레이션 결과를 도시한 도면.
도 4는 종래기술에 따른 상부 플레이트 전극의 급속열처리시의 온도의 프로파일을 도시한 그래프.
도 5는 본 발명에 따른 상부 플레이트 전극의 급속열처리 시의 온도 프로파일을 도시한 그래프.
도 6은 본 발명에 따른 단계적 냉각 후의 스트레스 변화에 대한 시뮬레이션 결과를 도시한 도면.
도 7은 종래기술 및 본 발명의 전체적인 공정에 따른 포인트별 스트레스의 정도를 비교 도시한 그래프.
도 8은 본 발명과 종래기술의 상부 플레이트 전극의 열처리에 따른 비트라인 콘택과 N+ 불순물 확산영역 사이의 콘택 저항을 비교 도시한 그래프.
도 9는 본 발명과 종래기술의 상부 플레이트 전극의 열처리에 따른 비트라인 콘택과 P+ 불순물 확산영역 사이의 콘택 저항을 비교 도시한 그래프.
Claims (15)
- 기판에 국부적으로 형성된 필드산화막과, 상기 기판 상에 형성된 게이트전극과, 상기 게이트전극 사이의 상기 기판에 형성된 불순물 확산영역과, 기판의 불순물 확산영역에 콘택된 복수의 플러그와, 일부의 상기 플러그 상에 배리어막을 매개로 접속된 비트라인과, 다른 일부의 상기 플러그 상에 형성되며 스토리지노드와 유전체막 및 상부 플레이트 전극으로 이루어진 캐패시터를 포함하는 반도체 소자 제조 방법에 있어서,상기 상부 플레이트 전극을 형성하고 급속열처리를 실시한 후, 단계적으로 온도를 유지하면서 냉각시키는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제 1 항에 있어서,상기 냉각을 실시함에 있어서, 50℃의 간격으로 10초 내지 20초씩 유지하면서 냉각시키는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제 1 항 또는 제 2 항에 있어서,상기 급속열처리를 800℃ 내지 900℃에서 10초 내지 60초 동안 실시하는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제 3 항에 있어서,상기 냉각을 실시함에 있어서, 500℃ 까지 단계적인 냉각을 실시하는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제 3 항에 있어서,상기 급속열처리를 실시함에 있어서,상기 상부 플레이트 전극용 전도막을 증착한 다음 실시하거나, 상기 상부 플레이트 전극을 패터닝한 다음 실시하는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제 1 항에 있어서,상기 상부 플레이트 전극은 폴리실리콘을 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제 1 항에 있어서,상기 배리어막을 40Å 내지 100Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제 1 항 또는 제 7 항에 있어서,상기 배리어막은, Ti, TiN 또는 TiSi2 중 어느 하나를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제 1 항 또는 제 7 항에 있어서,상기 비트라인은 텅스텐을 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제 1 항 또는 제 6 항에 있어서,상기 상부 플레이트 전극을 1000Å 내지 2000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제 1 항에 있어서,상기 필드산화막은 STI(Shallow Trench Isolation) 구조인 것을 특징으로 하는 반도체 소자 제조 방법.
- 기판에 국부적으로 형성된 필드산화막과, 상기 기판 상에 형성된 게이트전극과, 상기 게이트전극 사이의 상기 기판에 형성된 불순물 확산영역과, 기판의 불순물 확산영역에 콘택된 복수의 플러그와, 일부의 상기 플러그 상에 배리어막을 매개로 접속된 비트라인과, 다른 일부의 상기 플러그 상에 형성되며 스토리지노드와 유전체막 및 상부 플레이트 전극으로 이루어진 캐패시터와, 상기 캐패시터 상에 형성된 절연막과, 상기 절연막 상에 형성된 금속배선을 포함하는 반도체 소자 제조 방법에 있어서,상기 금속배선을 형성하고 급속열처리를 실시한 후, 단계적으로 온도를 유지하면서 냉각시키는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제 12 항에 있어서,상기 냉각을 실시함에 있어서, 50℃의 간격으로 10초 내지 20초씩 유지하면서 냉각시키는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제 12 항 또는 제 13 항에 있어서,상기 급속열처리를 800℃ 내지 900℃에서 10초 내지 60초 동안 실시하는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제 14 항에 있어서,상기 냉각을 실시함에 있어서, 500℃ 까지 단계적인 냉각을 실시하는 것을 특징으로 하는 반도체 소자 제조 방법.
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|---|---|---|---|
| KR1020040048353A KR20050122728A (ko) | 2004-06-25 | 2004-06-25 | 반도체 소자 제조 방법 |
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| KR1020040048353A KR20050122728A (ko) | 2004-06-25 | 2004-06-25 | 반도체 소자 제조 방법 |
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| KR20050122728A true KR20050122728A (ko) | 2005-12-29 |
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ID=37294499
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|---|---|
| KR (1) | KR20050122728A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7727843B2 (en) | 2006-01-13 | 2010-06-01 | Fujitsu Microelectronics Limited | Semiconductor element, semiconductor storage device using the same, data writing method thereof, data reading method thereof, and manufacturing method of those |
-
2004
- 2004-06-25 KR KR1020040048353A patent/KR20050122728A/ko not_active Application Discontinuation
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