JP2001085541A5 - - Google Patents
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Description
【特許請求の範囲】
【請求項1】 半導体基板中に第1導電型のウェルを形成する工程と、前記半導体基板上に第1絶縁膜を介して浮遊ゲートとなる第1パターンを形成する工程と、前記ウェル中にソース・ドレインとなる第2導電型の半導体領域を形成する工程と、少なくとも前記各第1パターンの側面および前記各第1パターン間の前記半導体基板表面を覆う第2絶縁膜を形成する工程と、第3ゲートの材料膜を堆積した後に前記各第1パターン上方の前記材料膜を除去することにより、前記第1パターンによって形成される各隙間に、その各側面が両側の第1パターンの側面と前記第2絶縁膜を介して対向し、且つ、その底面が前記半導体基板表面と前記第2絶縁膜を介して対向する、第3ゲートを形成する工程と、前記浮遊ゲートおよび第3ゲートの上層に制御ゲートを形成する工程と、を有することを特徴とする半導体集積回路装置の製造方法。
【請求項2】 請求項1記載の半導体集積回路装置の製造方法であって、
前記第3ゲートの側面の上端を、前記第3ゲートの側面と対向する前記浮遊ゲートとなる第1パターンの側面の上端より低く形成することを特徴とする半導体集積回路装置の製造方法。
【請求項3】 請求項2記載の半導体集積回路装置の製造方法であって、
前記第3ゲートは、前記隙間を完全に埋め込む多結晶シリコン膜を形成した後、前記多結晶シリコン膜にドライエッチングを施す方法により形成されることを特徴とする半導体集積回路装置の製造方法。
【請求項4】 請求項2記載の半導体集積回路装置の製造方法であって、
前記第3ゲートは、前記隙間を完全に埋め込む多結晶シリコン膜を形成した後、前記多結晶シリコン膜に化学的機械研磨法による研磨を施し、その後ドライエッチングを施す方法により形成されることを特徴とする半導体集積回路装置の製造方法。
【請求項5】 請求項2記載の半導体集積回路装置の製造方法であって、
前記第3ゲートは、前記隙間を完全に埋め込む多結晶シリコン膜を形成した後、前記多結晶シリコン膜に化学的機械研磨法による研磨を施し、その後前記多結晶シリコン膜の表面部を酸化し、前記酸化された部分を選択的に除去する方法により形成されることを特徴とする半導体集積回路装置の製造方法。
【請求項6】 請求項2記載の半導体集積回路装置の製造方法であって、
前記第3ゲートは、前記隙間を完全に埋め込まないように多結晶シリコン膜を形成した後、前記隙間を埋め込むフォトレジスト膜を形成し、前記フォトレジスト膜および多結晶シリコン膜にドライエッチングを施す方法により形成されることを特徴とする半導体集積回路装置の製造方法。
【請求項7】 請求項2記載の半導体集積回路装置の製造方法であって、
前記第3ゲートは、前記隙間を完全に埋め込まないように多結晶シリコン膜を形成した後、前記多結晶シリコン膜に化学的機械研磨法による研磨を施し、前記隙間を埋め込むフォトレジスト膜を形成し、前記フォトレジスト膜および多結晶シリコン膜にドライエッチングを施す方法により形成されることを特徴とする半導体集積回路装置の製造方法。
【請求項8】 請求項2記載の半導体集積回路装置の製造方法であって、
前記第3ゲートは、前記隙間を完全に埋め込まないように多結晶シリコン膜を形成した後、前記隙間を埋め込むシリコン酸化膜を堆積し、前記シリコン酸化膜および多結晶シリコン膜に化学的機械研磨法による研磨を施し、前記隙間のシリコン酸化膜を選択的に除去し、前記隙間を埋め込むフォトレジスト膜を形成し、前記フォトレジスト膜および多結晶シリコン膜にドライエッチングを施す方法により形成されることを特徴とする半導体集積回路装置の製造方法。
【請求項9】 請求項6〜8の何れか一項に記載の半導体集積回路装置の製造方法であって、
前記フォトレジスト膜および多結晶シリコン膜のドライエッチングは、前記フォトレジスト膜および多結晶シリコン膜がほぼ等しいエッチング速度でエッチングされることを特徴とする半導体集積回路装置の製造方法。
【請求項10】 請求項2記載の半導体集積回路装置の製造方法であって、
前記第3ゲートは、前記隙間を完全に埋め込まないように多結晶シリコン膜を形成した後、前記多結晶シリコン膜上にシリコン酸化膜を形成し、前記シリコン酸化膜および多結晶シリコン膜に化学的機械研磨法による研磨を施し、前記多結晶シリコン膜にドライエッチングを施し、前記シリコン酸化膜を除去する方法により形成されることを特徴とする半導体集積回路装置の製造方法。
【請求項11】 請求項6〜10の何れか一項に記載の半導体集積回路装置の製造方法であって、
前記多結晶シリコン膜の膜厚は、前記浮遊ゲートとなる第1パターンの膜厚よりも薄いことを特徴とする半導体集積回路装置の製造方法。
【請求項12】 半導体基板中に第1導電型のウェルを形成する工程と、前記半導体基板上に第2絶縁膜を介して複数の第3ゲートを形成する工程と、前記ウェル中にソース・ドレインとなる第2導電型の半導体領域を形成する工程と、少なくとも前記各第3ゲートの側面および前記各第3ゲート間の前記半導体基板表面を覆う第1絶縁膜を形成する工程と、浮遊ゲートの材料膜を堆積した後に前記各第3ゲート上方の前記材料膜を除去することにより、前記第3ゲートによって形成される各隙間に、その各側面が両側の第3ゲートの側面と前記第1絶縁膜を介して対向し、且つ、その底面が前記半導体基板表面と前記第1絶縁膜を介して対向する、浮遊ゲートとなる第1パターンを形成する工程と、前記浮遊ゲートおよび第3ゲートの上層に制御ゲートを形成する工程と、を有することを特徴とする半導体集積回路装置の製造方法。
【請求項13】 請求項12記載の半導体集積回路装置の製造方法であって、
前記第3ゲートの側面の上端を、前記第3ゲートの側面と対向する前記浮遊ゲートとなる第1パターンの側面の上端より低く形成することを特徴とする半導体集積回路装置の製造方法。
【請求項14】 請求項13記載の半導体集積回路装置の製造方法であって、
前記第1パターンは、前記隙間を完全に埋め込む多結晶シリコン膜を形成した後、前記多結晶シリコン膜にドライエッチングを施す方法により形成されることを特徴とする半導体集積回路装置の製造方法。
【請求項15】 請求項13記載の半導体集積回路装置の製造方法であって、
前記第1パターンは、前記隙間を完全に埋め込む多結晶シリコン膜を形成した後、前記多結晶シリコン膜に化学的機械研磨法による研磨を施し、その後ドライエッチングを施す方法により形成されることを特徴とする半導体集積回路装置の製造方法。
【請求項16】 請求項13記載の半導体集積回路装置の製造方法であって、
前記第1パターンは、前記隙間を完全に埋め込まないように多結晶シリコン膜を形成した後、前記多結晶シリコン膜に化学的機械研磨法による研磨を施す方法により形成されることを特徴とする半導体集積回路装置の製造方法。
【請求項17】 請求項13記載の半導体集積回路装置の製造方法であって、
前記第1パターンは、前記隙間を完全に埋め込まないように多結晶シリコン膜を形成した後、前記隙間を埋め込むフォトレジスト膜を形成し、前記フォトレジスト膜および多結晶シリコン膜にドライエッチングを施す方法により形成されることを特徴とする半導体集積回路装置の製造方法。
【請求項18】 請求項13記載の半導体集積回路装置の製造方法であって、
前記第1パターンは、前記隙間を完全に埋め込まないように多結晶シリコン膜を形成した後、前記隙間を埋め込むシリコン酸化膜を堆積し、前記シリコン酸化膜および多結晶シリコン膜に化学的機械研磨法による研磨を施す方法により形成されることを特徴とする半導体集積回路装置の製造方法。
【請求項19】 請求項1〜18の何れか一項に記載の半導体集積回路装置の製造方法であって、
前記第3ゲートは、前記浮遊ゲートに対して自己整合的に形成されることを特徴とする半導体集積回路装置の製造方法。
【請求項20】 請求項1〜18の何れか一項に記載の半導体集積回路装置の製造方法であって、
前記浮遊ゲートは、前記第3ゲートに対して自己整合的に形成されることを特徴とする半導体集積回路装置の製造方法。
【請求項21】 半導体基板の主面に形成された第1導電型のウェルと、前記ウェル内に形成された第2導電型の半導体領域と、前記半導体基板上に第1絶縁膜を介して形成された第1ゲートと、前記第1ゲート上に第2絶縁膜を介して形成された第2ゲートと、前記第1ゲートと第3絶縁膜を介して形成された第3ゲートとを有し、前記第3ゲートが、その各側面が両端の第1ゲートの側面と前記第3絶縁膜を挟んで対向するように各第1ゲートの隙間に埋め込んで形成され、前記第2ゲートの延在方向と略直交する方向に延在していることを特徴とする半導体集積回路装置。
【請求項22】 請求項21記載の半導体集積回路装置であって、
前記第3ゲートの側面の上端が、前記第3ゲートの側面と対向する前記第1ゲートの側面の上端よりも低いことを特徴とする半導体集積回路装置。
【請求項23】 請求項22記載の半導体集積回路装置であって、
前記第3ゲートが消去ゲートであることを特徴とする半導体集積回路装置。
【請求項24】 請求項22記載の半導体集積回路装置であって、
前記第3ゲートがスプリットチャネルを制御するゲートであることを特徴とする半導体集積回路装置。
【請求項25】 請求項22記載の半導体集積回路装置であって、
前記第3ゲートが消去ゲートとスプリットチャネルを制御するゲートの両方の機能を有することを特徴とする半導体集積回路装置。
【請求項26】 請求項22〜25の何れか一項に記載の半導体集積回路装置であって、
前記第3絶縁膜が、窒素を添加したシリコン酸化膜であることを特徴とする半導体集積回路装置。
【請求項1】 半導体基板中に第1導電型のウェルを形成する工程と、前記半導体基板上に第1絶縁膜を介して浮遊ゲートとなる第1パターンを形成する工程と、前記ウェル中にソース・ドレインとなる第2導電型の半導体領域を形成する工程と、少なくとも前記各第1パターンの側面および前記各第1パターン間の前記半導体基板表面を覆う第2絶縁膜を形成する工程と、第3ゲートの材料膜を堆積した後に前記各第1パターン上方の前記材料膜を除去することにより、前記第1パターンによって形成される各隙間に、その各側面が両側の第1パターンの側面と前記第2絶縁膜を介して対向し、且つ、その底面が前記半導体基板表面と前記第2絶縁膜を介して対向する、第3ゲートを形成する工程と、前記浮遊ゲートおよび第3ゲートの上層に制御ゲートを形成する工程と、を有することを特徴とする半導体集積回路装置の製造方法。
【請求項2】 請求項1記載の半導体集積回路装置の製造方法であって、
前記第3ゲートの側面の上端を、前記第3ゲートの側面と対向する前記浮遊ゲートとなる第1パターンの側面の上端より低く形成することを特徴とする半導体集積回路装置の製造方法。
【請求項3】 請求項2記載の半導体集積回路装置の製造方法であって、
前記第3ゲートは、前記隙間を完全に埋め込む多結晶シリコン膜を形成した後、前記多結晶シリコン膜にドライエッチングを施す方法により形成されることを特徴とする半導体集積回路装置の製造方法。
【請求項4】 請求項2記載の半導体集積回路装置の製造方法であって、
前記第3ゲートは、前記隙間を完全に埋め込む多結晶シリコン膜を形成した後、前記多結晶シリコン膜に化学的機械研磨法による研磨を施し、その後ドライエッチングを施す方法により形成されることを特徴とする半導体集積回路装置の製造方法。
【請求項5】 請求項2記載の半導体集積回路装置の製造方法であって、
前記第3ゲートは、前記隙間を完全に埋め込む多結晶シリコン膜を形成した後、前記多結晶シリコン膜に化学的機械研磨法による研磨を施し、その後前記多結晶シリコン膜の表面部を酸化し、前記酸化された部分を選択的に除去する方法により形成されることを特徴とする半導体集積回路装置の製造方法。
【請求項6】 請求項2記載の半導体集積回路装置の製造方法であって、
前記第3ゲートは、前記隙間を完全に埋め込まないように多結晶シリコン膜を形成した後、前記隙間を埋め込むフォトレジスト膜を形成し、前記フォトレジスト膜および多結晶シリコン膜にドライエッチングを施す方法により形成されることを特徴とする半導体集積回路装置の製造方法。
【請求項7】 請求項2記載の半導体集積回路装置の製造方法であって、
前記第3ゲートは、前記隙間を完全に埋め込まないように多結晶シリコン膜を形成した後、前記多結晶シリコン膜に化学的機械研磨法による研磨を施し、前記隙間を埋め込むフォトレジスト膜を形成し、前記フォトレジスト膜および多結晶シリコン膜にドライエッチングを施す方法により形成されることを特徴とする半導体集積回路装置の製造方法。
【請求項8】 請求項2記載の半導体集積回路装置の製造方法であって、
前記第3ゲートは、前記隙間を完全に埋め込まないように多結晶シリコン膜を形成した後、前記隙間を埋め込むシリコン酸化膜を堆積し、前記シリコン酸化膜および多結晶シリコン膜に化学的機械研磨法による研磨を施し、前記隙間のシリコン酸化膜を選択的に除去し、前記隙間を埋め込むフォトレジスト膜を形成し、前記フォトレジスト膜および多結晶シリコン膜にドライエッチングを施す方法により形成されることを特徴とする半導体集積回路装置の製造方法。
【請求項9】 請求項6〜8の何れか一項に記載の半導体集積回路装置の製造方法であって、
前記フォトレジスト膜および多結晶シリコン膜のドライエッチングは、前記フォトレジスト膜および多結晶シリコン膜がほぼ等しいエッチング速度でエッチングされることを特徴とする半導体集積回路装置の製造方法。
【請求項10】 請求項2記載の半導体集積回路装置の製造方法であって、
前記第3ゲートは、前記隙間を完全に埋め込まないように多結晶シリコン膜を形成した後、前記多結晶シリコン膜上にシリコン酸化膜を形成し、前記シリコン酸化膜および多結晶シリコン膜に化学的機械研磨法による研磨を施し、前記多結晶シリコン膜にドライエッチングを施し、前記シリコン酸化膜を除去する方法により形成されることを特徴とする半導体集積回路装置の製造方法。
【請求項11】 請求項6〜10の何れか一項に記載の半導体集積回路装置の製造方法であって、
前記多結晶シリコン膜の膜厚は、前記浮遊ゲートとなる第1パターンの膜厚よりも薄いことを特徴とする半導体集積回路装置の製造方法。
【請求項12】 半導体基板中に第1導電型のウェルを形成する工程と、前記半導体基板上に第2絶縁膜を介して複数の第3ゲートを形成する工程と、前記ウェル中にソース・ドレインとなる第2導電型の半導体領域を形成する工程と、少なくとも前記各第3ゲートの側面および前記各第3ゲート間の前記半導体基板表面を覆う第1絶縁膜を形成する工程と、浮遊ゲートの材料膜を堆積した後に前記各第3ゲート上方の前記材料膜を除去することにより、前記第3ゲートによって形成される各隙間に、その各側面が両側の第3ゲートの側面と前記第1絶縁膜を介して対向し、且つ、その底面が前記半導体基板表面と前記第1絶縁膜を介して対向する、浮遊ゲートとなる第1パターンを形成する工程と、前記浮遊ゲートおよび第3ゲートの上層に制御ゲートを形成する工程と、を有することを特徴とする半導体集積回路装置の製造方法。
【請求項13】 請求項12記載の半導体集積回路装置の製造方法であって、
前記第3ゲートの側面の上端を、前記第3ゲートの側面と対向する前記浮遊ゲートとなる第1パターンの側面の上端より低く形成することを特徴とする半導体集積回路装置の製造方法。
【請求項14】 請求項13記載の半導体集積回路装置の製造方法であって、
前記第1パターンは、前記隙間を完全に埋め込む多結晶シリコン膜を形成した後、前記多結晶シリコン膜にドライエッチングを施す方法により形成されることを特徴とする半導体集積回路装置の製造方法。
【請求項15】 請求項13記載の半導体集積回路装置の製造方法であって、
前記第1パターンは、前記隙間を完全に埋め込む多結晶シリコン膜を形成した後、前記多結晶シリコン膜に化学的機械研磨法による研磨を施し、その後ドライエッチングを施す方法により形成されることを特徴とする半導体集積回路装置の製造方法。
【請求項16】 請求項13記載の半導体集積回路装置の製造方法であって、
前記第1パターンは、前記隙間を完全に埋め込まないように多結晶シリコン膜を形成した後、前記多結晶シリコン膜に化学的機械研磨法による研磨を施す方法により形成されることを特徴とする半導体集積回路装置の製造方法。
【請求項17】 請求項13記載の半導体集積回路装置の製造方法であって、
前記第1パターンは、前記隙間を完全に埋め込まないように多結晶シリコン膜を形成した後、前記隙間を埋め込むフォトレジスト膜を形成し、前記フォトレジスト膜および多結晶シリコン膜にドライエッチングを施す方法により形成されることを特徴とする半導体集積回路装置の製造方法。
【請求項18】 請求項13記載の半導体集積回路装置の製造方法であって、
前記第1パターンは、前記隙間を完全に埋め込まないように多結晶シリコン膜を形成した後、前記隙間を埋め込むシリコン酸化膜を堆積し、前記シリコン酸化膜および多結晶シリコン膜に化学的機械研磨法による研磨を施す方法により形成されることを特徴とする半導体集積回路装置の製造方法。
【請求項19】 請求項1〜18の何れか一項に記載の半導体集積回路装置の製造方法であって、
前記第3ゲートは、前記浮遊ゲートに対して自己整合的に形成されることを特徴とする半導体集積回路装置の製造方法。
【請求項20】 請求項1〜18の何れか一項に記載の半導体集積回路装置の製造方法であって、
前記浮遊ゲートは、前記第3ゲートに対して自己整合的に形成されることを特徴とする半導体集積回路装置の製造方法。
【請求項21】 半導体基板の主面に形成された第1導電型のウェルと、前記ウェル内に形成された第2導電型の半導体領域と、前記半導体基板上に第1絶縁膜を介して形成された第1ゲートと、前記第1ゲート上に第2絶縁膜を介して形成された第2ゲートと、前記第1ゲートと第3絶縁膜を介して形成された第3ゲートとを有し、前記第3ゲートが、その各側面が両端の第1ゲートの側面と前記第3絶縁膜を挟んで対向するように各第1ゲートの隙間に埋め込んで形成され、前記第2ゲートの延在方向と略直交する方向に延在していることを特徴とする半導体集積回路装置。
【請求項22】 請求項21記載の半導体集積回路装置であって、
前記第3ゲートの側面の上端が、前記第3ゲートの側面と対向する前記第1ゲートの側面の上端よりも低いことを特徴とする半導体集積回路装置。
【請求項23】 請求項22記載の半導体集積回路装置であって、
前記第3ゲートが消去ゲートであることを特徴とする半導体集積回路装置。
【請求項24】 請求項22記載の半導体集積回路装置であって、
前記第3ゲートがスプリットチャネルを制御するゲートであることを特徴とする半導体集積回路装置。
【請求項25】 請求項22記載の半導体集積回路装置であって、
前記第3ゲートが消去ゲートとスプリットチャネルを制御するゲートの両方の機能を有することを特徴とする半導体集積回路装置。
【請求項26】 請求項22〜25の何れか一項に記載の半導体集積回路装置であって、
前記第3絶縁膜が、窒素を添加したシリコン酸化膜であることを特徴とする半導体集積回路装置。
Claims (39)
- シリコン基板中に第1導電型のウェルを形成する工程と、前記シリコン基板上に第1絶縁膜を介して浮遊ゲートとなる第1パターンを形成する工程と、前記ウェル中にソース・ドレインとなる第2導電型の半導体領域を形成する工程と、前記第1パターンを覆う第2絶縁膜を形成する工程と、前記第1パターンによって形成される隙間に、前記第2絶縁膜を介して第3ゲートを形成する工程と、前記浮遊ゲートおよび第3ゲートの上層に制御ゲートを形成する工程と、を有する半導体集積回路装置の製造方法であって、
前記第3ゲート上面の標高を前記浮遊ゲートとなる第1パターン上面の標高より低く形成することを特徴とする半導体集積回路装置の製造方法。 - 請求項1記載の半導体集積回路装置の製造方法であって、
前記第3ゲートは、前記隙間を完全に埋め込む多結晶シリコン膜を形成した後、前記多結晶シリコン膜にドライエッチングを施す第1の方法、
前記第3ゲートは、前記隙間を完全に埋め込む多結晶シリコン膜を形成した後、前記多結晶シリコン膜に化学的機械研磨法による研磨を施し、その後ドライエッチングを施す第2の方法、
前記第3ゲートは、前記隙間を完全に埋め込む多結晶シリコン膜を形成した後、前記多結晶シリコン膜に化学的機械研磨法による研磨を施し、その後前記多結晶シリコン膜の表面部を酸化し、前記酸化された部分を選択的に除去する第3の方法、
の何れかの方法により形成されることを特徴とする半導体集積回路装置の製造方法。 - 請求項1記載の半導体集積回路装置の製造方法であって、
前記第3ゲートは、前記隙間を完全に埋め込まないように多結晶シリコン膜を形成した後、前記隙間を埋め込むフォトレジスト膜を形成し、前記フォトレジスト膜および多結晶シリコン膜にドライエッチングを施す第1の方法、
前記第3ゲートは、前記隙間を完全に埋め込まないように多結晶シリコン膜を形成した後、前記多結晶シリコン膜に化学的機械研磨法による研磨を施し、前記隙間を埋め込むフォトレジスト膜を形成し、前記フォトレジスト膜および多結晶シリコン膜にドライエッチングを施す第2の方法、
前記第3ゲートは、前記隙間を完全に埋め込まないように多結晶シリコン膜を形成した後、前記隙間を埋め込むシリコン酸化膜を堆積し、前記シリコン酸化膜および多結晶シリコン膜に化学的機械研磨法による研磨を施し、前記隙間のシリコン酸化膜を選択的に除去し、前記隙間を埋め込むフォトレジスト膜を形成し、前記フォトレジスト膜および多結晶シリコン膜にドライエッチングを施す第3の方法、
の何れかの方法により形成されることを特徴とする半導体集積回路装置の製造方法。 - 請求項3記載の半導体集積回路装置の製造方法であって、
前記フォトレジスト膜および多結晶シリコン膜のドライエッチングは、前記フォトレジスト膜および多結晶シリコン膜がほぼ等しいエッチング速度でエッチングされることを特徴とする半導体集積回路装置の製造方法。 - 請求項1記載の半導体集積回路装置の製造方法であって、
前記第3ゲートは、前記隙間を完全に埋め込まないように多結晶シリコン膜を形成した後、前記多結晶シリコン膜上にシリコン酸化膜を形成し、前記シリコン酸化膜および多結晶シリコン膜に化学的機械研磨法による研磨を施し、前記多結晶シリコン膜にドライエッチングを施し、前記シリコン酸化膜を除去する方法により形成されることを特徴とする半導体集積回路装置の製造方法。 - 請求項3〜5の何れか一項に記載の半導体集積回路装置の製造方法であって、
前記多結晶シリコン膜の膜厚は、前記浮遊ゲートとなる第1パターンの膜厚よりも薄いことを特徴とする半導体集積回路装置の製造方法。 - シリコン基板中に第1導電型のウェルを形成する工程と、前記シリコン基板上に第2絶縁膜を介して第3ゲートを形成する工程と、前記ウェル中にソース・ドレインとなる第2導電型の半導体領域を形成する工程と、前記第3ゲートを覆う第1絶縁膜を形成する工程と、前記第3ゲートによって形成される隙間に、前記第1絶縁膜を介して浮遊ゲートとなる第1パターンを形成する工程と、前記浮遊ゲートおよび第3ゲートの上層に制御ゲートを形成する工程と、を有する半導体集積回路装置の製造方法であって、
前記第3ゲート上面の標高を前記浮遊ゲートとなる第1パターン上面の標高より低く形成することを特徴とする半導体集積回路装置の製造方法。 - 請求項7記載の半導体集積回路装置の製造方法であって、
前記第1パターンは、前記隙間を完全に埋め込む多結晶シリコン膜を形成した後、前記多結晶シリコン膜にドライエッチングを施す第1の方法、
前記第1パターンは、前記隙間を完全に埋め込む多結晶シリコン膜を形成した後、前記多結晶シリコン膜に化学的機械研磨法による研磨を施し、その後ドライエッチングを施す第2の方法、
前記第1パターンは、前記隙間を完全に埋め込まないように多結晶シリコン膜を形成した後、前記多結晶シリコン膜に化学的機械研磨法による研磨を施す第3の方法、
前記第1パターンは、前記隙間を完全に埋め込まないように多結晶シリコン膜を形成した後、前記隙間を埋め込むフォトレジスト膜を形成し、前記フォトレジスト膜および多結晶シリコン膜にドライエッチングを施す第4の方法、
前記第1パターンは、前記隙間を完全に埋め込まないように多結晶シリコン膜を形成した後、前記隙間を埋め込むシリコン酸化膜を堆積し、前記シリコン酸化膜および多結晶シリコン膜に化学的機械研磨法による研磨を施す第5の方法、
の何れかの方法により形成されることを特徴とする半導体集積回路装置の製造方法。 - 請求項1〜8の何れか一項に記載の半導体集積回路装置の製造方法であって、
前記第3ゲートは、前記浮遊ゲートに対して自己整合的に形成されることを特徴とする半導体集積回路装置の製造方法。 - 請求項1〜8の何れか一項に記載の半導体集積回路装置の製造方法であって、
前記浮遊ゲートは、前記第3ゲートに対して自己整合的に形成されることを特徴とする半導体集積回路装置の製造方法。 - 半導体基板の主面に形成された第1導電型のウェルと、前記ウェル内に形成された第2導電型の半導体領域と、前記半導体基板上に第1絶縁膜を介して形成された第1ゲートと、前記第1ゲート上に第2絶縁膜を介して形成された第2ゲートと、前記第1ゲートと第3絶縁膜を介して形成された第3ゲートとを有し、前記第3ゲートが前記第1ゲートの隙間に埋め込んで形成されている半導体集積回路装置であって、
前記第3ゲート表面の標高が、前記第1ゲート表面の標高よりも低いことを特徴とする半導体集積回路装置。 - 請求項11記載の半導体集積回路装置であって、
前記第3ゲートが消去ゲートである第1の構成、
前記第3ゲートがスプリットチャネルを制御するゲートである第2の構成、
前記第3ゲートが消去ゲートとスプリットチャネルを制御するゲートの両方の機能を有する第3の構成、
の何れかの構成を有することを特徴とする半導体集積回路装置。 - 請求項11または12記載の半導体集積回路装置であって、
前記第3絶縁膜が、窒素を添加したシリコン酸化膜であることを特徴とする半導体集積回路装置。 - 半導体基板中に第1導電型のウェルを形成する工程と、前記半導体基板上に第1絶縁膜を介して浮遊ゲートとなる第1パターンを形成する工程と、前記ウェル中にソース・ドレインとなる第2導電型の半導体領域を形成する工程と、少なくとも前記各第1パターンの側面および前記各第1パターン間の前記半導体基板表面を覆う第2絶縁膜を形成する工程と、第3ゲートの材料膜を堆積した後に前記各第1パターン上方の前 記材料膜を除去することにより、前記第1パターンによって形成される各隙間に、その各側面が両側の第1パターンの側面と前記第2絶縁膜を介して対向し、且つ、その底面が前記半導体基板表面と前記第2絶縁膜を介して対向する、第3ゲートを形成する工程と、前記浮遊ゲートおよび第3ゲートの上層に制御ゲートを形成する工程と、を有することを特徴とする半導体集積回路装置の製造方法。
- 請求項14記載の半導体集積回路装置の製造方法であって、
前記第3ゲートの側面の上端を、前記第3ゲートの側面と対向する前記浮遊ゲートとなる第1パターンの側面の上端より低く形成することを特徴とする半導体集積回路装置の製造方法。 - 請求項15記載の半導体集積回路装置の製造方法であって、
前記第3ゲートは、前記隙間を完全に埋め込む多結晶シリコン膜を形成した後、前記多結晶シリコン膜にドライエッチングを施す方法により形成されることを特徴とする半導体集積回路装置の製造方法。 - 請求項15記載の半導体集積回路装置の製造方法であって、
前記第3ゲートは、前記隙間を完全に埋め込む多結晶シリコン膜を形成した後、前記多結晶シリコン膜に化学的機械研磨法による研磨を施し、その後ドライエッチングを施す方法により形成されることを特徴とする半導体集積回路装置の製造方法。 - 請求項15記載の半導体集積回路装置の製造方法であって、
前記第3ゲートは、前記隙間を完全に埋め込む多結晶シリコン膜を形成した後、前記多結晶シリコン膜に化学的機械研磨法による研磨を施し、その後前記多結晶シリコン膜の表面部を酸化し、前記酸化された部分を選択的に除去する方法により形成されることを特徴とする半導体集積回路装置の製造方法。 - 請求項15記載の半導体集積回路装置の製造方法であって、
前記第3ゲートは、前記隙間を完全に埋め込まないように多結晶シリコン膜を形成した後、前記隙間を埋め込むフォトレジスト膜を形成し、前記フォトレジスト膜および多結晶シリコン膜にドライエッチングを施す方法により形成されることを特徴とする半導体集積回路装置の製造方法。 - 請求項15記載の半導体集積回路装置の製造方法であって、
前記第3ゲートは、前記隙間を完全に埋め込まないように多結晶シリコン膜を形成した後、前記多結晶シリコン膜に化学的機械研磨法による研磨を施し、前記隙間を埋め込むフォトレジスト膜を形成し、前記フォトレジスト膜および多結晶シリコン膜にドライエッチングを施す方法により形成されることを特徴とする半導体集積回路装置の製造方法。 - 請求項15記載の半導体集積回路装置の製造方法であって、
前記第3ゲートは、前記隙間を完全に埋め込まないように多結晶シリコン膜を形成した後、前記隙間を埋め込むシリコン酸化膜を堆積し、前記シリコン酸化膜および多結晶シリコン膜に化学的機械研磨法による研磨を施し、前記隙間のシリコン酸化膜を選択的に除去し、前記隙間を埋め込むフォトレジスト膜を形成し、前記フォトレジスト膜および多結晶シリコン膜にドライエッチングを施す方法により形成されることを特徴とする半導体集積回路装置の製造方法。 - 請求項19〜21の何れか一項に記載の半導体集積回路装置の製造方法であって、
前記フォトレジスト膜および多結晶シリコン膜のドライエッチングは、前記フォトレジスト膜および多結晶シリコン膜がほぼ等しいエッチング速度でエッチングされることを特徴とする半導体集積回路装置の製造方法。 - 請求項15記載の半導体集積回路装置の製造方法であって、
前記第3ゲートは、前記隙間を完全に埋め込まないように多結晶シリコン膜を形成した後、前記多結晶シリコン膜上にシリコン酸化膜を形成し、前記シリコン酸化膜および多結晶シリコン膜に化学的機械研磨法による研磨を施し、前記多結晶シリコン膜にドライエッチングを施し、前記シリコン酸化膜を除去する方法により形成されることを特徴とする半導体集積回路装置の製造方法。 - 請求項19〜23の何れか一項に記載の半導体集積回路装置の製造方法であって、
前記多結晶シリコン膜の膜厚は、前記浮遊ゲートとなる第1パターンの膜厚よりも薄いことを特徴とする半導体集積回路装置の製造方法。 - 半導体基板中に第1導電型のウェルを形成する工程と、前記半導体基板上に第2絶縁膜を介して複数の第3ゲートを形成する工程と、前記ウェル中にソース・ドレインとなる第2導電型の半導体領域を形成する工程と、少なくとも前記各第3ゲートの側面および前記各第3ゲート間の前記半導体基板表面を覆う第1絶縁膜を形成する工程と、浮遊ゲートの材料膜を堆積した後に前記各第3ゲート上方の前記材料膜を除去することにより、前記第3ゲートによって形成される各隙間に、その各側面が両側の第3ゲートの側面と前記第1絶縁膜を介して対向し、且つ、その底面が前記半導体基板表面と前記第1絶縁膜を介して対向する、浮遊ゲートとなる第1パターンを形成する工程と、前記浮遊ゲートおよび第3ゲートの上層に制御ゲートを形成する工程と、を有することを特徴とする半導体集積回路装置の製造方法。
- 請求項25記載の半導体集積回路装置の製造方法であって、
前記第3ゲートの側面の上端を、前記第3ゲートの側面と対向する前記浮遊ゲートとなる第1パターンの側面の上端より低く形成することを特徴とする半導体集積回路装置の製造方法。 - 請求項26記載の半導体集積回路装置の製造方法であって、
前記第1パターンは、前記隙間を完全に埋め込む多結晶シリコン膜を形成した後、前記多結晶シリコン膜にドライエッチングを施す方法により形成されることを特徴とする半導体集積回路装置の製造方法。 - 請求項26記載の半導体集積回路装置の製造方法であって、
前記第1パターンは、前記隙間を完全に埋め込む多結晶シリコン膜を形成した後、前記多結晶シリコン膜に化学的機械研磨法による研磨を施し、その後ドライエッチングを施す方法により形成されることを特徴とする半導体集積回路装置の製造方法。 - 請求項26記載の半導体集積回路装置の製造方法であって、
前記第1パターンは、前記隙間を完全に埋め込まないように多結晶シリコン膜を形成した後、前記多結晶シリコン膜に化学的機械研磨法による研磨を施す方法により形成されることを特徴とする半導体集積回路装置の製造方法。 - 請求項26記載の半導体集積回路装置の製造方法であって、
前記第1パターンは、前記隙間を完全に埋め込まないように多結晶シリコン膜を形成した後、前記隙間を埋め込むフォトレジスト膜を形成し、前記フォトレジスト膜および多結晶シリコン膜にドライエッチングを施す方法により形成されることを特徴とする半導体集積回路装置の製造方法。 - 請求項26記載の半導体集積回路装置の製造方法であって、
前記第1パターンは、前記隙間を完全に埋め込まないように多結晶シリコン膜を形成した後、前記隙間を埋め込むシリコン酸化膜を堆積し、前記シリコン酸化膜および多結晶シリコン膜に化学的機械研磨法による研磨を施す方法により形成されることを特徴とする半導体集積回路装置の製造方法。 - 請求項14〜31の何れか一項に記載の半導体集積回路装置の製造方法であって、
前記第3ゲートは、前記浮遊ゲートに対して自己整合的に形成されることを特徴とする半導体集積回路装置の製造方法。 - 請求項14〜31の何れか一項に記載の半導体集積回路装置の製造方法であって、
前記浮遊ゲートは、前記第3ゲートに対して自己整合的に形成されることを特徴とする半導体集積回路装置の製造方法。 - 半導体基板の主面に形成された第1導電型のウェルと、前記ウェル内に形成された第2導電型の半導体領域と、前記半導体基板上に第1絶縁膜を介して形成 された第1ゲートと、前記第1ゲート上に第2絶縁膜を介して形成された第2ゲートと、前記第1ゲートと第3絶縁膜を介して形成された第3ゲートとを有し、前記第3ゲートが、その各側面が両端の第1ゲートの側面と前記第3絶縁膜を挟んで対向するように各第1ゲートの隙間に埋め込んで形成され、前記第2ゲートの延在方向と略直交する方向に延在していることを特徴とする半導体集積回路装置。
- 請求項34記載の半導体集積回路装置であって、
前記第3ゲートの側面の上端が、前記第3ゲートの側面と対向する前記第1ゲートの側面の上端よりも低いことを特徴とする半導体集積回路装置。 - 請求項35記載の半導体集積回路装置であって、
前記第3ゲートが消去ゲートであることを特徴とする半導体集積回路装置。 - 請求項35記載の半導体集積回路装置であって、
前記第3ゲートがスプリットチャネルを制御するゲートであることを特徴とする半導体集積回路装置。 - 請求項35記載の半導体集積回路装置であって、
前記第3ゲートが消去ゲートとスプリットチャネルを制御するゲートの両方の機能を有することを特徴とする半導体集積回路装置。 - 請求項35〜38の何れか一項に記載の半導体集積回路装置であって、
前記第3絶縁膜が、窒素を添加したシリコン酸化膜であることを特徴とする半導体集積回路装置。
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