JPH09162188A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH09162188A JPH09162188A JP34630795A JP34630795A JPH09162188A JP H09162188 A JPH09162188 A JP H09162188A JP 34630795 A JP34630795 A JP 34630795A JP 34630795 A JP34630795 A JP 34630795A JP H09162188 A JPH09162188 A JP H09162188A
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Abstract
(57)【要約】
【課題】 配線を覆って形成した層間絶縁膜を平坦化す
る工程でのＣＭＰ法による研磨量の低減と、ＣＭＰ研磨
による平坦化工程後におけるグローバル段差の低減と、
層間絶縁膜の形成プロセスにおけるばらつきの低減とを
図る。 【解決手段】 配線１１は、アルミニウム等の金属また
はポリシリコンに不純物をドープして形成した導電層か
らなり、全体の配線幅Ｗは例えば１００μｍ程度であ
り、高さ（厚さ）は例えば１μｍ程度である。この配線
１１に、配線長さ方向に延びたスリット状の分割溝１２
を多数形成する。この分割溝１２の幅は、例えば１μｍ
程度であり、その間隔もまた１μｍ程度である。分割溝
１２の存在により、配線１１上の領域のうち配線が存在
する部分には小さな凸部が形成されるのみであり、分割
溝１２の上部領域はほぼ平坦となる。しかも、凸部の高
さは、従来に比べて極めて小さく、ＣＭＰ研磨量が少な
くて済む。
る工程でのＣＭＰ法による研磨量の低減と、ＣＭＰ研磨
による平坦化工程後におけるグローバル段差の低減と、
層間絶縁膜の形成プロセスにおけるばらつきの低減とを
図る。 【解決手段】 配線１１は、アルミニウム等の金属また
はポリシリコンに不純物をドープして形成した導電層か
らなり、全体の配線幅Ｗは例えば１００μｍ程度であ
り、高さ（厚さ）は例えば１μｍ程度である。この配線
１１に、配線長さ方向に延びたスリット状の分割溝１２
を多数形成する。この分割溝１２の幅は、例えば１μｍ
程度であり、その間隔もまた１μｍ程度である。分割溝
１２の存在により、配線１１上の領域のうち配線が存在
する部分には小さな凸部が形成されるのみであり、分割
溝１２の上部領域はほぼ平坦となる。しかも、凸部の高
さは、従来に比べて極めて小さく、ＣＭＰ研磨量が少な
くて済む。
Description
【０００１】
【発明の属する技術分野】本発明は多層配線構造を有す
る半導体装置およびその製造方法に関する。
る半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】半導体装置の高集積化の要請に対応し
て、近年では０．２５μｍのデザインルールの半導体装
置が登場し、さらにそれ以下のデザインルールの半導体
装置へと移行しようとしている。このような超高集積化
された半導体装置、特に半導体ロジック装置の製造にお
いては一般に多層配線構造が採用されているため、各配
線間に層間絶縁膜を形成する必要がある。この層間絶縁
膜には、リソグラフィ工程における露光マージンを確保
するため、できるかぎりの平坦性が求められる。
て、近年では０．２５μｍのデザインルールの半導体装
置が登場し、さらにそれ以下のデザインルールの半導体
装置へと移行しようとしている。このような超高集積化
された半導体装置、特に半導体ロジック装置の製造にお
いては一般に多層配線構造が採用されているため、各配
線間に層間絶縁膜を形成する必要がある。この層間絶縁
膜には、リソグラフィ工程における露光マージンを確保
するため、できるかぎりの平坦性が求められる。
【０００３】このような層間絶縁膜の平坦化の方法とし
て、従来より、ＨＤＰ（高密度プラズマ）ＣＶＤ法とＣ
ＭＰ（化学的機械研磨）法とを組み合わせた平坦化方法
が考えられている。これは、バイアスＥＣＲ（電子サイ
クロトロン共鳴）プラズマＣＶＤ法やヘリコン波プラズ
マＣＶＤ法等の高密度プラズマＣＶＤ法によって配線上
に形成した層間絶縁膜の表面段差の高い部分を、ＣＭＰ
法によって除去して、平坦化するという方法である。こ
こで、バイアスＥＣＲプラズマＣＶＤ法とは、マイクロ
波と強磁場により高密度プラズマを発生させるイオン源
を用い、反応性ガスを分解してウェハ上に低温で薄膜を
形成するＣＶＤ法であり、ヘリコン波プラズマＣＶＤ法
とは、磁場に沿って伝播する電磁波の一種であるヘリコ
ン波と電子の相互作用により生成されるプラズマを用い
たＣＶＤ法である。また、ＣＭＰ法は、研磨材を溶媒
（水等）に懸濁させると共に、溶媒自身に研磨対象物を
化学的にエッチングする能力をもたせ、研磨布等を用い
て研磨処理を行うもので、従来より主としてシリコンウ
ェハの鏡面研磨に用いられていた方法である。
て、従来より、ＨＤＰ（高密度プラズマ）ＣＶＤ法とＣ
ＭＰ（化学的機械研磨）法とを組み合わせた平坦化方法
が考えられている。これは、バイアスＥＣＲ（電子サイ
クロトロン共鳴）プラズマＣＶＤ法やヘリコン波プラズ
マＣＶＤ法等の高密度プラズマＣＶＤ法によって配線上
に形成した層間絶縁膜の表面段差の高い部分を、ＣＭＰ
法によって除去して、平坦化するという方法である。こ
こで、バイアスＥＣＲプラズマＣＶＤ法とは、マイクロ
波と強磁場により高密度プラズマを発生させるイオン源
を用い、反応性ガスを分解してウェハ上に低温で薄膜を
形成するＣＶＤ法であり、ヘリコン波プラズマＣＶＤ法
とは、磁場に沿って伝播する電磁波の一種であるヘリコ
ン波と電子の相互作用により生成されるプラズマを用い
たＣＶＤ法である。また、ＣＭＰ法は、研磨材を溶媒
（水等）に懸濁させると共に、溶媒自身に研磨対象物を
化学的にエッチングする能力をもたせ、研磨布等を用い
て研磨処理を行うもので、従来より主としてシリコンウ
ェハの鏡面研磨に用いられていた方法である。
【０００４】
【発明が解決しようとする課題】しかしながら、上記の
ようなＨＤＰＣＶＤ法を用いた場合には、配線を覆って
形成された層間絶縁膜の膜厚および形状は、配線の幅に
よって異なってくることが知られている。そして特に、
配線幅が広い場合には、配線上の膜厚が厚くなり、配線
の高さとほぼ同じ高さの初期段差が生じるため、次のよ
うな問題を生ずる。
ようなＨＤＰＣＶＤ法を用いた場合には、配線を覆って
形成された層間絶縁膜の膜厚および形状は、配線の幅に
よって異なってくることが知られている。そして特に、
配線幅が広い場合には、配線上の膜厚が厚くなり、配線
の高さとほぼ同じ高さの初期段差が生じるため、次のよ
うな問題を生ずる。
【０００５】図５および図６は、このような従来の平坦
化方法の問題点を説明するためのものである。ここで、
図５は配線の一部を平面的に表し、図６は図５における
Ｃ−Ｃ′線に沿った断面を表すものである。図５に示し
た配線１００は、図６に示したように、層間絶縁膜１０
１の上に堆積させた金属またはポリシリコンからなる膜
厚Ｈ３の配線層を幅がＷとなるようにパターニングして
形成したものである。この配線１００を覆うように全面
に層間絶縁膜１０２を形成した場合には、配線１００の
上の領域が他の領域よりもＨ４だけ高くなる。ここで、
例えば配線幅Ｗが１００μｍ程度で、配線の高さ（膜
厚）Ｈ３が１μｍ程度であったとすると、Ｈ４の大きさ
はＨ３と同程度となり、半導体装置全体からみたグロー
バル段差は極めて大きいものとなる。
化方法の問題点を説明するためのものである。ここで、
図５は配線の一部を平面的に表し、図６は図５における
Ｃ−Ｃ′線に沿った断面を表すものである。図５に示し
た配線１００は、図６に示したように、層間絶縁膜１０
１の上に堆積させた金属またはポリシリコンからなる膜
厚Ｈ３の配線層を幅がＷとなるようにパターニングして
形成したものである。この配線１００を覆うように全面
に層間絶縁膜１０２を形成した場合には、配線１００の
上の領域が他の領域よりもＨ４だけ高くなる。ここで、
例えば配線幅Ｗが１００μｍ程度で、配線の高さ（膜
厚）Ｈ３が１μｍ程度であったとすると、Ｈ４の大きさ
はＨ３と同程度となり、半導体装置全体からみたグロー
バル段差は極めて大きいものとなる。
【０００６】そこで、層間絶縁膜１０２の形成後に、上
記したＣＭＰ法を用い、配線１００上の高い部分を削っ
て平坦化させるわけであるが、この場合、Ｈ４（＝１μ
ｍ）という大きな段差分を完全に研磨して削り取ること
は困難であり、ＣＭＰ研磨後においてもＨ４の大きさは
Ｈ３の約８０％に当たる８００ｎｍという値となって、
比較的大きなグローバル段差が残存する。このため、そ
の上層に形成する配線のパターニングのためのリソグラ
フィ工程において大きなＤＯＦ（焦点深度）が必要とな
り、配線加工プロセスにおけるマージンが減少する結果
となる。また、大きな段差分を完全に近く研磨しようと
すると、研磨工程に長時間を要する。
記したＣＭＰ法を用い、配線１００上の高い部分を削っ
て平坦化させるわけであるが、この場合、Ｈ４（＝１μ
ｍ）という大きな段差分を完全に研磨して削り取ること
は困難であり、ＣＭＰ研磨後においてもＨ４の大きさは
Ｈ３の約８０％に当たる８００ｎｍという値となって、
比較的大きなグローバル段差が残存する。このため、そ
の上層に形成する配線のパターニングのためのリソグラ
フィ工程において大きなＤＯＦ（焦点深度）が必要とな
り、配線加工プロセスにおけるマージンが減少する結果
となる。また、大きな段差分を完全に近く研磨しようと
すると、研磨工程に長時間を要する。
【０００７】また、ＣＭＰ研磨によって削り取る量（以
下、ＣＭＰ研磨量という。）は、配線の高さとほぼ同じ
なので、その分を考慮して層間絶縁膜１０２の初期膜厚
を、例えば２．５μｍ程度と厚くする必要があり、プロ
セス上のばらつきが増大する。
下、ＣＭＰ研磨量という。）は、配線の高さとほぼ同じ
なので、その分を考慮して層間絶縁膜１０２の初期膜厚
を、例えば２．５μｍ程度と厚くする必要があり、プロ
セス上のばらつきが増大する。
【０００８】本発明はかかる問題点に鑑みてなされたも
ので、その課題は、ＣＭＰ法による研磨量の低減と、Ｃ
ＭＰ研磨による平坦化工程後におけるグローバル段差の
低減と、層間絶縁膜の形成プロセスにおけるばらつきの
低減とを実現することができる半導体装置およびその製
造方法を提供することにある。
ので、その課題は、ＣＭＰ法による研磨量の低減と、Ｃ
ＭＰ研磨による平坦化工程後におけるグローバル段差の
低減と、層間絶縁膜の形成プロセスにおけるばらつきの
低減とを実現することができる半導体装置およびその製
造方法を提供することにある。
【０００９】
【課題を解決するための手段】請求項１記載の半導体装
置は、所定幅にパターニングされた配線と、この配線を
覆うように形成されると共にその表面が平坦化された層
間絶縁膜とを備えた半導体装置であって、前記配線に所
定形状の多数の分割溝が形成されているものである。
置は、所定幅にパターニングされた配線と、この配線を
覆うように形成されると共にその表面が平坦化された層
間絶縁膜とを備えた半導体装置であって、前記配線に所
定形状の多数の分割溝が形成されているものである。
【００１０】請求項２記載の半導体装置は、請求項１記
載の半導体装置において、前記所定形状を配線の長さ方
向に延びたスリット形状に構成したものである。
載の半導体装置において、前記所定形状を配線の長さ方
向に延びたスリット形状に構成したものである。
【００１１】請求項３記載の半導体装置は、請求項１記
載の半導体装置において、前記所定形状を矩形状とし、
配線部分が格子形状をなすように構成したものである。
載の半導体装置において、前記所定形状を矩形状とし、
配線部分が格子形状をなすように構成したものである。
【００１２】請求項４記載の半導体装置の製造方法は、
所定形状の多数の分割溝を有する所定幅の配線を形成す
る工程と、この配線を覆うように層間絶縁膜を形成する
工程と、この層間絶縁膜の表面を化学的研磨法によって
研磨して平坦化する工程とを含んでいる。
所定形状の多数の分割溝を有する所定幅の配線を形成す
る工程と、この配線を覆うように層間絶縁膜を形成する
工程と、この層間絶縁膜の表面を化学的研磨法によって
研磨して平坦化する工程とを含んでいる。
【００１３】請求項５記載の半導体装置の製造方法は、
請求項４記載の半導体装置の製造方法において、前記所
定形状が配線の長さ方向に延びたスリット形状となるよ
うにしたものである。
請求項４記載の半導体装置の製造方法において、前記所
定形状が配線の長さ方向に延びたスリット形状となるよ
うにしたものである。
【００１４】請求項６記載の半導体装置の製造方法は、
請求項４記載の半導体装置の製造方法において、前記所
定形状を矩形状とし、配線部分が格子形状をなすように
したものである。
請求項４記載の半導体装置の製造方法において、前記所
定形状を矩形状とし、配線部分が格子形状をなすように
したものである。
【００１５】請求項１記載の半導体装置または請求項４
記載の半導体装置の製造方法では、所定幅にパターニン
グされた配線に所定形状の多数の分割溝が形成され、そ
れを覆うようにして、表面が平坦化された層間絶縁膜が
形成される。
記載の半導体装置の製造方法では、所定幅にパターニン
グされた配線に所定形状の多数の分割溝が形成され、そ
れを覆うようにして、表面が平坦化された層間絶縁膜が
形成される。
【００１６】請求項２記載の半導体装置または請求項５
記載の半導体装置の製造方法では、所定幅にパターニン
グされた配線に、その長さ方向に延びたスリット形状の
分割溝が多数形成される。
記載の半導体装置の製造方法では、所定幅にパターニン
グされた配線に、その長さ方向に延びたスリット形状の
分割溝が多数形成される。
【００１７】請求項３記載の半導体装置または請求項６
記載の半導体装置の製造方法では、所定幅にパターニン
グされた配線に矩形状の分割溝が多数形成され、配線部
分は格子形状をなす。
記載の半導体装置の製造方法では、所定幅にパターニン
グされた配線に矩形状の分割溝が多数形成され、配線部
分は格子形状をなす。
【００１８】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して詳細に説明する。
て図面を参照して詳細に説明する。
【００１９】図１は本発明の実施の一形態に係る半導体
装置に形成された配線パターンを表すものである。この
図で、配線１１は、アルミニウム等の金属またはポリシ
リコンに不純物をドープして形成した導電層からなり、
全体の配線幅Ｗは例えば１００μｍ程度であり、高さ
（厚さ）は例えば１μｍ程度である。この配線１１に
は、配線長さ方向に延びたスリット状の分割溝１２が多
数形成されている。この分割溝１２の幅は、例えば１μ
ｍ程度であり、その間隔もまた１μｍ程度である。ただ
し、これらの値に限定されるものではなく、他の値とし
てもよい。
装置に形成された配線パターンを表すものである。この
図で、配線１１は、アルミニウム等の金属またはポリシ
リコンに不純物をドープして形成した導電層からなり、
全体の配線幅Ｗは例えば１００μｍ程度であり、高さ
（厚さ）は例えば１μｍ程度である。この配線１１に
は、配線長さ方向に延びたスリット状の分割溝１２が多
数形成されている。この分割溝１２の幅は、例えば１μ
ｍ程度であり、その間隔もまた１μｍ程度である。ただ
し、これらの値に限定されるものではなく、他の値とし
てもよい。
【００２０】図２は図１におけるＡ−Ａ′線に沿った断
面を表すものである。この図に示したように、配線１１
は層間絶縁膜１３の上に形成され、さらに、この配線１
１を覆うようにして全面に層間絶縁膜１４が形成されて
いる。層間絶縁膜１３は、例えばＴＥＯＳ（テトラ・エ
チル・オルソ・シリケート）等のシリコン酸化膜（Ｓｉ
Ｏ2 ）で構成され、層間絶縁膜１３は、例えば高密度プ
ラズマＣＶＤ法により形成される。
面を表すものである。この図に示したように、配線１１
は層間絶縁膜１３の上に形成され、さらに、この配線１
１を覆うようにして全面に層間絶縁膜１４が形成されて
いる。層間絶縁膜１３は、例えばＴＥＯＳ（テトラ・エ
チル・オルソ・シリケート）等のシリコン酸化膜（Ｓｉ
Ｏ2 ）で構成され、層間絶縁膜１３は、例えば高密度プ
ラズマＣＶＤ法により形成される。
【００２１】図２に示したように、配線１１に設けられ
た分割溝１２の存在により、配線１１上の領域のうち配
線が存在する部分には小さな凸部１５が形成され、分割
溝１２の上部領域はほぼ平坦となる。しかも、凸部１５
の高さＨ１は、従来例（図６）の高さＨ４に比べて極め
て小さい。このため、この後に行うＣＭＰ研磨工程にお
けるＣＭＰ研磨量が格段に少なくて済み、工程時間が短
縮される。また、層間絶縁膜１４の表面積に対する凸部
１５の占有面積は極めて小さいので、ＣＭＰ研磨工程後
におけるグローバル段差が著しく小さくなる。また、Ｃ
ＭＰ研磨量が大幅に低減されることから、層間絶縁膜１
４の初期膜厚も従来必要であった２．５μｍから１．８
μｍ程度に低減することができる。
た分割溝１２の存在により、配線１１上の領域のうち配
線が存在する部分には小さな凸部１５が形成され、分割
溝１２の上部領域はほぼ平坦となる。しかも、凸部１５
の高さＨ１は、従来例（図６）の高さＨ４に比べて極め
て小さい。このため、この後に行うＣＭＰ研磨工程にお
けるＣＭＰ研磨量が格段に少なくて済み、工程時間が短
縮される。また、層間絶縁膜１４の表面積に対する凸部
１５の占有面積は極めて小さいので、ＣＭＰ研磨工程後
におけるグローバル段差が著しく小さくなる。また、Ｃ
ＭＰ研磨量が大幅に低減されることから、層間絶縁膜１
４の初期膜厚も従来必要であった２．５μｍから１．８
μｍ程度に低減することができる。
【００２２】次に、以上のような構成の半導体装置の製
造方法を説明する。
造方法を説明する。
【００２３】まず、層間絶縁膜１３の形成後に、全面に
金属層またはポリシリコンに不純物をドープして導電層
とした配線層を形成する。次に、この配線層をリソグラ
フィ工程によってパターニングし、１００μｍ程度の全
体幅を有すると共に１μｍ幅の分割溝１２によって分割
された配線１１を形成する。
金属層またはポリシリコンに不純物をドープして導電層
とした配線層を形成する。次に、この配線層をリソグラ
フィ工程によってパターニングし、１００μｍ程度の全
体幅を有すると共に１μｍ幅の分割溝１２によって分割
された配線１１を形成する。
【００２４】次に、バイアスＥＣＲプラズマＣＶＤ法ま
たはヘリコン波プラズマＣＶＤ法等の高密度プラズマＣ
ＶＤ法により、全面にシリコン酸化膜等の層間絶縁膜１
４を形成する。ここで、バイアスＥＣＲプラズマＣＶＤ
法による場合は、例えば次の条件下で行う。
たはヘリコン波プラズマＣＶＤ法等の高密度プラズマＣ
ＶＤ法により、全面にシリコン酸化膜等の層間絶縁膜１
４を形成する。ここで、バイアスＥＣＲプラズマＣＶＤ
法による場合は、例えば次の条件下で行う。
【００２５】使用ガスとしては、モノシラン（Ｓｉ
Ｈ4 ）／酸素／アルゴンをそれぞれ６０／６６／１００
ｓｃｃｍの割合で用い、圧力は０．２Ｐａ（パスカ
ル）、マイクロ波出力は２０００Ｗ、高周波バイアスは
２０００Ｗ、成膜温度は３００°Ｃ、膜厚は２μｍとす
る。但し、これらの数値に限定されることはなく、必要
に応じ適切な条件を選択することが可能である。
Ｈ4 ）／酸素／アルゴンをそれぞれ６０／６６／１００
ｓｃｃｍの割合で用い、圧力は０．２Ｐａ（パスカ
ル）、マイクロ波出力は２０００Ｗ、高周波バイアスは
２０００Ｗ、成膜温度は３００°Ｃ、膜厚は２μｍとす
る。但し、これらの数値に限定されることはなく、必要
に応じ適切な条件を選択することが可能である。
【００２６】この高密度プラズマＣＶＤ法による成膜工
程により、図２に示したように、配線１１の上部領域の
うち、配線の存在する部分にのみ小さな稜線状の凸部１
５が形成され、配線１１上への厚膜の形成は回避され
る。これは、高密度プラズマＣＶＤにおけるスパッタ効
果によるものである。
程により、図２に示したように、配線１１の上部領域の
うち、配線の存在する部分にのみ小さな稜線状の凸部１
５が形成され、配線１１上への厚膜の形成は回避され
る。これは、高密度プラズマＣＶＤにおけるスパッタ効
果によるものである。
【００２７】次に、ＣＭＰ法を用い、配線１１上の層間
絶縁膜１４の凸部１５を削って平坦化させる。この場
合、配線１１上の層間絶縁膜１４には、小さな突起量の
凸部１５のみが存在するので、そのＣＭＰ研磨量は従来
に比べて格段に低減することができる。また、従来のよ
うな高低差がないので、ＣＭＰ工程後におけるグローバ
ル段差を大幅に低減することができる。
絶縁膜１４の凸部１５を削って平坦化させる。この場
合、配線１１上の層間絶縁膜１４には、小さな突起量の
凸部１５のみが存在するので、そのＣＭＰ研磨量は従来
に比べて格段に低減することができる。また、従来のよ
うな高低差がないので、ＣＭＰ工程後におけるグローバ
ル段差を大幅に低減することができる。
【００２８】なお、ＣＭＰ法における化学研磨の要素と
しては、用いる溶媒の種類、ｐＨおよび組成等があり、
機械研磨の要素としては、研磨剤の種類、濃度、研磨
布、研磨材の圧力およびキャリア（ウェハ）の回転速度
等があるが、例えば、研磨圧力が５００ｇ／ｃｍ2 、ウ
ェハ保持試料台の回転数が１７ｒｐｍ、研磨プレート回
転数が２０ｒｐｍ、スラリー（研磨液）供給量が２００
ｍｌ／分という条件の下で、約２００ｎｍ程度のＣＭＰ
研磨を行う。また、スラリーとしては、例えば、重量濃
度１４％程度のシリカ粒子および水酸化カリウム（ＫＯ
Ｈ）を主成分とし、ｐＨが１０．５程度の水溶液を使用
する。但し、ここで示した条件に限定されることはな
く、必要に応じ適切な条件を選択することが可能であ
る。
しては、用いる溶媒の種類、ｐＨおよび組成等があり、
機械研磨の要素としては、研磨剤の種類、濃度、研磨
布、研磨材の圧力およびキャリア（ウェハ）の回転速度
等があるが、例えば、研磨圧力が５００ｇ／ｃｍ2 、ウ
ェハ保持試料台の回転数が１７ｒｐｍ、研磨プレート回
転数が２０ｒｐｍ、スラリー（研磨液）供給量が２００
ｍｌ／分という条件の下で、約２００ｎｍ程度のＣＭＰ
研磨を行う。また、スラリーとしては、例えば、重量濃
度１４％程度のシリカ粒子および水酸化カリウム（ＫＯ
Ｈ）を主成分とし、ｐＨが１０．５程度の水溶液を使用
する。但し、ここで示した条件に限定されることはな
く、必要に応じ適切な条件を選択することが可能であ
る。
【００２９】図３は本発明の他の実施の形態に係る半導
体装置に形成された配線パターンを表すものである。こ
の図に示したように、この配線２１には矩形状の分割溝
２２が多数形成され、これにより配線部分は格子形状を
なしている。ここで、配線幅Ｗが１００μｍ程度である
とすると、分割溝２２のサイズは１μｍ×１μｍ程度の
矩形とする。
体装置に形成された配線パターンを表すものである。こ
の図に示したように、この配線２１には矩形状の分割溝
２２が多数形成され、これにより配線部分は格子形状を
なしている。ここで、配線幅Ｗが１００μｍ程度である
とすると、分割溝２２のサイズは１μｍ×１μｍ程度の
矩形とする。
【００３０】図４は図３におけるＢ−Ｂ′線に沿った断
面を表すものである。この図に示したように、配線２１
は層間絶縁膜２３の上に形成され、さらに、この配線２
１を覆うようにして全面に層間絶縁膜２４が形成されて
いる。層間絶縁膜２３は、例えばＴＥＯＳ（テトラ・エ
チル・オルソ・シリケート）等のシリコン酸化膜（Ｓｉ
Ｏ2 ）で構成され、層間絶縁膜２３は、例えば高密度プ
ラズマＣＶＤ法により形成される。
面を表すものである。この図に示したように、配線２１
は層間絶縁膜２３の上に形成され、さらに、この配線２
１を覆うようにして全面に層間絶縁膜２４が形成されて
いる。層間絶縁膜２３は、例えばＴＥＯＳ（テトラ・エ
チル・オルソ・シリケート）等のシリコン酸化膜（Ｓｉ
Ｏ2 ）で構成され、層間絶縁膜２３は、例えば高密度プ
ラズマＣＶＤ法により形成される。
【００３１】図４に示したように、配線２１に設けられ
た分割溝２２の存在により、配線２１上の領域のうち配
線が存在する部分には小さな凸部２５が形成され、分割
溝２２の上部領域はほぼ平坦となる。しかも、凸部２５
の高さＨ２は、従来例（図６）の高さＨ４に比べて極め
て小さい。このため、上記の実施の形態（図１，図２）
の場合と同様に、ＣＭＰ研磨量の低減による工程時間の
短縮、ＣＭＰ研磨工程後におけるグローバル段差の低
減、層間絶縁膜２４の所要初期膜厚の低減等の効果が生
ずる。
た分割溝２２の存在により、配線２１上の領域のうち配
線が存在する部分には小さな凸部２５が形成され、分割
溝２２の上部領域はほぼ平坦となる。しかも、凸部２５
の高さＨ２は、従来例（図６）の高さＨ４に比べて極め
て小さい。このため、上記の実施の形態（図１，図２）
の場合と同様に、ＣＭＰ研磨量の低減による工程時間の
短縮、ＣＭＰ研磨工程後におけるグローバル段差の低
減、層間絶縁膜２４の所要初期膜厚の低減等の効果が生
ずる。
【００３２】なお、本発明は、上記の２つの実施の形態
に限定されるものではなく、分割溝の形状および配置等
を様々に変更することが可能である。但し、その場合、
必要とされる電流を流すのに十分な断面積を確保する必
要があるので、例えば、分割溝によって配線を最底部ま
で分離してしまうのではなく、配線の厚さを越えない深
さの分割溝を形成して配線の底部に配線層を残すことに
より配線の断面積が必要量以上になるように工夫する方
法もある。
に限定されるものではなく、分割溝の形状および配置等
を様々に変更することが可能である。但し、その場合、
必要とされる電流を流すのに十分な断面積を確保する必
要があるので、例えば、分割溝によって配線を最底部ま
で分離してしまうのではなく、配線の厚さを越えない深
さの分割溝を形成して配線の底部に配線層を残すことに
より配線の断面積が必要量以上になるように工夫する方
法もある。
【００３３】
【発明の効果】以上説明したように、本発明に係る半導
体装置または半導体装置の製造方法によれば、所定幅に
パターニングした配線に所定形状の多数の分割溝を形成
し、それを覆うようにして層間絶縁膜を形成するように
したので、分割溝の存在により、配線上の層間絶縁膜領
域のうち配線が存在する部分には小さな凸部が形成され
るのみであり、分割溝の上部領域の層間絶縁膜はほぼ平
坦となる。すなわち、配線領域上に厚い層間絶縁膜が形
成されることはない。このため、その後に行うＣＭＰ研
磨工程におけるＣＭＰ研磨量が格段に少なくて済み、工
程時間が短縮される。また、層間絶縁膜の全表面積に対
する凸部の占有面積は極めて小さいので、ＣＭＰ研磨工
程後におけるグローバル段差が著しく小さくなり、その
後に行われるリソグラフィ工程で必要とされるＤＯＦが
小さくて済み、露光マージンが大きくなる。また、ＣＭ
Ｐ研磨量が大幅に低減されることから、層間絶縁膜の初
期膜厚が従来より少なくて済むという効果もある。
体装置または半導体装置の製造方法によれば、所定幅に
パターニングした配線に所定形状の多数の分割溝を形成
し、それを覆うようにして層間絶縁膜を形成するように
したので、分割溝の存在により、配線上の層間絶縁膜領
域のうち配線が存在する部分には小さな凸部が形成され
るのみであり、分割溝の上部領域の層間絶縁膜はほぼ平
坦となる。すなわち、配線領域上に厚い層間絶縁膜が形
成されることはない。このため、その後に行うＣＭＰ研
磨工程におけるＣＭＰ研磨量が格段に少なくて済み、工
程時間が短縮される。また、層間絶縁膜の全表面積に対
する凸部の占有面積は極めて小さいので、ＣＭＰ研磨工
程後におけるグローバル段差が著しく小さくなり、その
後に行われるリソグラフィ工程で必要とされるＤＯＦが
小さくて済み、露光マージンが大きくなる。また、ＣＭ
Ｐ研磨量が大幅に低減されることから、層間絶縁膜の初
期膜厚が従来より少なくて済むという効果もある。
【図１】本発明の一実施の形態に係る半導体装置に形成
された配線パターンを表す平面図である。
された配線パターンを表す平面図である。
【図２】図１におけるＡ−Ａ′線に沿った断面を表す垂
直断面図である。
直断面図である。
【図３】本発明の他の実施の形態に係る半導体装置に形
成された配線パターンを表す平面図である。
成された配線パターンを表す平面図である。
【図４】図３におけるＢ−Ｂ′線に沿った断面を表す垂
直断面図である。
直断面図である。
【図５】従来の半導体装置に形成された配線パターンを
表す平面図である。
表す平面図である。
【図６】図５におけるＣ−Ｃ′線に沿った断面を表す垂
直断面図である。
直断面図である。
１１，２１ 配線 １２，２２ 分割溝 １３，１４，２３，２４ 層間絶縁膜 １５，２５ 凸部
Claims (6)
- 【請求項１】 所定幅にパターニングされた配線と、 この配線を覆うように形成されると共に、その表面が平
坦化された層間絶縁膜とを備えた半導体装置であって、 前記配線に所定形状の多数の分割溝が形成されているこ
とを特徴とする半導体装置。 - 【請求項２】 前記所定形状は、配線の長さ方向に延び
たスリット形状であることを特徴とする請求項１記載の
半導体装置。 - 【請求項３】 前記所定形状は矩形状であり、配線部分
は格子形状をなしていることを特徴とする請求項１記載
の半導体装置。 - 【請求項４】 所定形状の多数の分割溝を有する所定幅
の配線を形成する工程と、 この配線を覆うように層間絶縁膜を形成する工程と、 この層間絶縁膜の表面を化学的研磨法によって研磨して
平坦化する工程とを含むことを特徴とする半導体装置の
製造方法。 - 【請求項５】 前記所定形状は、配線の長さ方向に延び
たスリット形状であることを特徴とする請求項４記載の
半導体装置の製造方法。 - 【請求項６】 前記所定形状は矩形状であり、配線部分
は格子形状をなしていることを特徴とする請求項４記載
の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34630795A JPH09162188A (ja) | 1995-12-13 | 1995-12-13 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34630795A JPH09162188A (ja) | 1995-12-13 | 1995-12-13 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09162188A true JPH09162188A (ja) | 1997-06-20 |
Family
ID=18382522
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34630795A Pending JPH09162188A (ja) | 1995-12-13 | 1995-12-13 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09162188A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0982774A2 (en) * | 1998-08-21 | 2000-03-01 | International Business Machines Corporation | Avoidance of cross-sectional surface reduction in wide soft metal wires |
| JP2006013136A (ja) * | 2004-06-25 | 2006-01-12 | Renesas Technology Corp | 半導体装置の製造方法 |
-
1995
- 1995-12-13 JP JP34630795A patent/JPH09162188A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0982774A2 (en) * | 1998-08-21 | 2000-03-01 | International Business Machines Corporation | Avoidance of cross-sectional surface reduction in wide soft metal wires |
| EP0982774A3 (en) * | 1998-08-21 | 2002-05-15 | International Business Machines Corporation | Avoidance of cross-sectional surface reduction in wide soft metal wires |
| JP2006013136A (ja) * | 2004-06-25 | 2006-01-12 | Renesas Technology Corp | 半導体装置の製造方法 |
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