JPH0530052B2 - - Google Patents
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- JPH0530052B2 JPH0530052B2 JP58011851A JP1185183A JPH0530052B2 JP H0530052 B2 JPH0530052 B2 JP H0530052B2 JP 58011851 A JP58011851 A JP 58011851A JP 1185183 A JP1185183 A JP 1185183A JP H0530052 B2 JPH0530052 B2 JP H0530052B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【発明の詳細な説明】
本発明は半導体装置の製造方法で、特に半導体
装置の表面を平坦化する方法に関するものであ
る。
装置の表面を平坦化する方法に関するものであ
る。
近年の著しいLSI技術の進展に伴い、集積回路
が高密度になつてきており、それに対応して素子
寸法が微細化している。しかしこれらの集積回路
は配線に要する面積もチツプの30〜50％を占める
ので、配線領域の微小化も同時に進めない限り、
高密化が困難であつた。このため配線の多層化が
試みられ、特に二層アルミニウム配線は実用的に
用いられるようになつた。
が高密度になつてきており、それに対応して素子
寸法が微細化している。しかしこれらの集積回路
は配線に要する面積もチツプの30〜50％を占める
ので、配線領域の微小化も同時に進めない限り、
高密化が困難であつた。このため配線の多層化が
試みられ、特に二層アルミニウム配線は実用的に
用いられるようになつた。
しかしながら、従来の二層アルミニウム配線
は、第二層アルミニウム配線がすでに凹凸の多い
表面にパターン形成された1μm程度の比較的厚い
第一層アルミニウム配線の上の、シリコン酸化膜
やシリコン窒化膜等の層間絶縁膜の上に形成され
るため表面段差が極めて大きくなり、配線の断線
が生じ易い欠点があり、歩留りの低下の原因とな
つていた。
は、第二層アルミニウム配線がすでに凹凸の多い
表面にパターン形成された1μm程度の比較的厚い
第一層アルミニウム配線の上の、シリコン酸化膜
やシリコン窒化膜等の層間絶縁膜の上に形成され
るため表面段差が極めて大きくなり、配線の断線
が生じ易い欠点があり、歩留りの低下の原因とな
つていた。
そこで、集積回路表面の平坦化を実現するため
に絶縁膜堆積方法を常圧法から低圧法、熱分解
法からプラズマ法へと変える、方向性のエツチ
ングすなわち平行平板型反応性スパツタエツチン
グを用いて平坦化を行う、第二層アルミニウム
膜を薄くする、等の改良が成されて来たが、未だ
十分な効果を得るまでに到らなかつた。
に絶縁膜堆積方法を常圧法から低圧法、熱分解
法からプラズマ法へと変える、方向性のエツチ
ングすなわち平行平板型反応性スパツタエツチン
グを用いて平坦化を行う、第二層アルミニウム
膜を薄くする、等の改良が成されて来たが、未だ
十分な効果を得るまでに到らなかつた。
第１図は従来のMOS集積回路の一部を拡大し
たMOS電界効果トランジスタの模式的断面図で
ある。１はＰ型シリコン基板、２はフイールド酸
化膜、３はチヤネルストツパ領域、４はゲート酸
化膜、５は多結晶シリコン、６はソース・ドレイ
ン領域、７および９は層間絶縁膜、例えばCVD
法によるシリコン酸化膜、８は第一層アルミニウ
ム配線、１０は第二層アルミニウム配線という構
成が多用されている。
たMOS電界効果トランジスタの模式的断面図で
ある。１はＰ型シリコン基板、２はフイールド酸
化膜、３はチヤネルストツパ領域、４はゲート酸
化膜、５は多結晶シリコン、６はソース・ドレイ
ン領域、７および９は層間絶縁膜、例えばCVD
法によるシリコン酸化膜、８は第一層アルミニウ
ム配線、１０は第二層アルミニウム配線という構
成が多用されている。
図中Ａは金属配線膜厚が薄く断線故障を起こし
易い箇所を示したもので、これは寸法の微細化の
ために平行平板型プラズマエツチング法による方
向性エツチングを用い、急峻なエツジプロフアイ
ルを実現したこと、通常アルミニウム膜は電子銃
型真空蒸着法によつて被着されるので、急峻な段
差の側壁部への被覆状態は悪いことなどに起因す
る。
易い箇所を示したもので、これは寸法の微細化の
ために平行平板型プラズマエツチング法による方
向性エツチングを用い、急峻なエツジプロフアイ
ルを実現したこと、通常アルミニウム膜は電子銃
型真空蒸着法によつて被着されるので、急峻な段
差の側壁部への被覆状態は悪いことなどに起因す
る。
また表面の凹凸は写真蝕刻法におけるレジスト
の膜厚のむらをも生じ、その結果配線の微細化を
困難としていた。
の膜厚のむらをも生じ、その結果配線の微細化を
困難としていた。
本発明の目的は半導体装置の表面を平坦化し、
二層以上の多層配線を容易に、しかも高歩留りで
実現でき、しかも従来より微細な寸法の配線が形
成できる半導体装置の製造方法を提供することに
ある。
二層以上の多層配線を容易に、しかも高歩留りで
実現でき、しかも従来より微細な寸法の配線が形
成できる半導体装置の製造方法を提供することに
ある。
本発明によると半導体装置の配線上にこの配線
とその上層の配線とを絶縁するための層間絶縁膜
を堆積した後、メカノケミカルポリシングを施し
て前記層間絶縁膜表面を平坦化することを特徴と
する半導体装置の製造方法が得られる。
とその上層の配線とを絶縁するための層間絶縁膜
を堆積した後、メカノケミカルポリシングを施し
て前記層間絶縁膜表面を平坦化することを特徴と
する半導体装置の製造方法が得られる。
メカノケミカルポリシングは例えばシリコンウ
エハに対しては直径約0.01μmのシリカ（SiO2）
の砥粒を弱アルカリ液に懸濁させた研摩液とポリ
ウレタン系の布を使つてポリシングを行うもの
で、砥粒（SiO2）とシリコンウエハとの摩擦に
よる物理的な研摩作用と摩擦中の発熱による温度
上昇のための弱アルカリの研摩液へのシリコンの
化学的な溶去作用が混在したポリシングをいう。
またメカノケミカルポリシングは、シリコンウエ
ハ等の基板を研摩する際の最終工程に用いられて
おり、ポリシングされた基板表面は平坦な無歪鏡
面である。
エハに対しては直径約0.01μmのシリカ（SiO2）
の砥粒を弱アルカリ液に懸濁させた研摩液とポリ
ウレタン系の布を使つてポリシングを行うもの
で、砥粒（SiO2）とシリコンウエハとの摩擦に
よる物理的な研摩作用と摩擦中の発熱による温度
上昇のための弱アルカリの研摩液へのシリコンの
化学的な溶去作用が混在したポリシングをいう。
またメカノケミカルポリシングは、シリコンウエ
ハ等の基板を研摩する際の最終工程に用いられて
おり、ポリシングされた基板表面は平坦な無歪鏡
面である。
このようなメカノケミカルポリシングをシリコ
ンウエハのポリシングに適用する場合には、研摩
量に厳しい制限はないが、本発明で用いられてい
るように堆積した絶縁膜の凹凸量が数千Å程度で
しかし研摩すべき膜厚は2μm以下と非常に薄いた
め、研摩方法がかなり大きく制限される。このよ
うな制限のもとで、数千Å程度の凹凸を低減させ
ることはシリコンウエハの加工にみられるような
従来のポリシングに比べて容易でなく、このよう
な凹凸量をしかも膜厚の小さな絶縁膜をメカノケ
ミカルポリシングにより平坦化することはいまだ
に行なわれていない。
ンウエハのポリシングに適用する場合には、研摩
量に厳しい制限はないが、本発明で用いられてい
るように堆積した絶縁膜の凹凸量が数千Å程度で
しかし研摩すべき膜厚は2μm以下と非常に薄いた
め、研摩方法がかなり大きく制限される。このよ
うな制限のもとで、数千Å程度の凹凸を低減させ
ることはシリコンウエハの加工にみられるような
従来のポリシングに比べて容易でなく、このよう
な凹凸量をしかも膜厚の小さな絶縁膜をメカノケ
ミカルポリシングにより平坦化することはいまだ
に行なわれていない。
本発明者は、種々の実験を試みた結果、従来に
比ベポリシング速度を例えば100Å／分と非常に
遅くした制御性の良いメカノケミカルポリシング
を用いることにより、絶縁膜の凹凸を著しく低減
することができ、しかも半導体装置の素子特性を
損うことなく、平坦な基板表面を得ることを新た
に見出した。
比ベポリシング速度を例えば100Å／分と非常に
遅くした制御性の良いメカノケミカルポリシング
を用いることにより、絶縁膜の凹凸を著しく低減
することができ、しかも半導体装置の素子特性を
損うことなく、平坦な基板表面を得ることを新た
に見出した。
次に実施例を用いて本発明を詳細に説明する。
第３図はMOS集積回路の配線部分を拡大して示
した製造工程の模式的断面図である。Ｐ型シリコ
ン基板１１に通常の選択酸化法（LOCOS）を用
いてフイールド酸化膜１２とチヤネルストツパー
領域１３を形成した後、ゲート酸化膜１４を熱酸
化法によつて形成すると、第３図ａが得られる。
第３図はMOS集積回路の配線部分を拡大して示
した製造工程の模式的断面図である。Ｐ型シリコ
ン基板１１に通常の選択酸化法（LOCOS）を用
いてフイールド酸化膜１２とチヤネルストツパー
領域１３を形成した後、ゲート酸化膜１４を熱酸
化法によつて形成すると、第３図ａが得られる。
次にゲート電極および配線に用いられるリンを
ドープした多結晶シリコン１５を気相成長法によ
つて堆積し、写真蝕刻技術によつてパターン化し
た後、イオン注入等によつてヒ素等のｎ型不純物
を導入し、下層配線層となるソース・ドレイン領
域１６を形成すると、第３図ｂを得る。
ドープした多結晶シリコン１５を気相成長法によ
つて堆積し、写真蝕刻技術によつてパターン化し
た後、イオン注入等によつてヒ素等のｎ型不純物
を導入し、下層配線層となるソース・ドレイン領
域１６を形成すると、第３図ｂを得る。
気相成長法によつてシリコン酸化膜１７を堆積
し、写真蝕刻技術によつて多結晶シリコン１５を
接続させるためのコンタクトホールを開け、第一
層アルミニウム１８を真空蒸着法によつて0.8μm
程度被着し、パターン化する第３図ｃが得られ
る。
し、写真蝕刻技術によつて多結晶シリコン１５を
接続させるためのコンタクトホールを開け、第一
層アルミニウム１８を真空蒸着法によつて0.8μm
程度被着し、パターン化する第３図ｃが得られ
る。
続いて同様に気相成長法によつてアルミニウム
膜厚の約２倍で1.5μm程度の膜厚のシリコン酸化
膜１９を堆積すると表面の凹凸はわずかに減少
し、第３図ｄを得る。次に直径100Å以下のシリ
カの微粉末を弱アルカリ液に懸濁した研摩液で圧
力110ｇ／cm2で0.5〜0.7μmのポリシングを行なう
と層間絶縁膜の表面はほぼ平坦となり第３図ｅを
得る。
膜厚の約２倍で1.5μm程度の膜厚のシリコン酸化
膜１９を堆積すると表面の凹凸はわずかに減少
し、第３図ｄを得る。次に直径100Å以下のシリ
カの微粉末を弱アルカリ液に懸濁した研摩液で圧
力110ｇ／cm2で0.5〜0.7μmのポリシングを行なう
と層間絶縁膜の表面はほぼ平坦となり第３図ｅを
得る。
第一層アルミニウム配線と接続するためのコン
タクトホールを開けた後、真空蒸着法によつて更
にアルミニウム膜を被着し、同様にパターン化す
ると、第二層アルミニウム配線２０が形成され、
第３図ｆが得られる。熱処理によつてアロイ化を
行うと極めて良好な配線接続を得ることができ
る。
タクトホールを開けた後、真空蒸着法によつて更
にアルミニウム膜を被着し、同様にパターン化す
ると、第二層アルミニウム配線２０が形成され、
第３図ｆが得られる。熱処理によつてアロイ化を
行うと極めて良好な配線接続を得ることができ
る。
三層以上のアルミニウム配線も同様に本発明を
用いることにより容易に形成されることは明らか
で、配線の断線などの故障は特に増えることはな
い。
用いることにより容易に形成されることは明らか
で、配線の断線などの故障は特に増えることはな
い。
第２図は本発明の効果を説明するために第１図
に対比して示した模式的断面図である。層間絶縁
膜１９はメカノケミカルポリシングによつてほぼ
完全に平坦されるためにアルミニウム配線２０は
無理なく形成され、歩留りの著しい向上が成され
る。
に対比して示した模式的断面図である。層間絶縁
膜１９はメカノケミカルポリシングによつてほぼ
完全に平坦されるためにアルミニウム配線２０は
無理なく形成され、歩留りの著しい向上が成され
る。
本実施例はアルミニウム配線について主に述べ
たがその他の金属配線を用いてもその効果は変わ
ることがない。
たがその他の金属配線を用いてもその効果は変わ
ることがない。
またこのメカノケミカルポリシング装置は通常
のシリコン基板鏡面ポリシング装置を用いること
により多量のウエハを同時に処理できるので、従
来の半導体装置製造工程の一部に加えても生産性
に関して何の支障もきたさない。
のシリコン基板鏡面ポリシング装置を用いること
により多量のウエハを同時に処理できるので、従
来の半導体装置製造工程の一部に加えても生産性
に関して何の支障もきたさない。
このように本発明を用いることにより、極めて
良好な金属配線を可能とする上に、三層以上の配
線も容易に実現できる利点がある。また平坦化さ
れた表面上での写真蝕刻技術はレジストを均一な
厚さに塗布できるという効果によつて、寸法の微
細化も同時に実現できるため、高密度化集積回路
に多大の効力を発揮するものである。
良好な金属配線を可能とする上に、三層以上の配
線も容易に実現できる利点がある。また平坦化さ
れた表面上での写真蝕刻技術はレジストを均一な
厚さに塗布できるという効果によつて、寸法の微
細化も同時に実現できるため、高密度化集積回路
に多大の効力を発揮するものである。
第１図は集積回路における従来の多層配線の形
状を模式的に示した断面図、第２図は第１図に対
比して示した本発明を実施した集積回路の多層配
線の模式的断面図、第３図ａ〜ｆはMOS集積回
路の多層配線領域を部分的に拡大して製造工程を
示した模式図である。 １，１１……シリコン基板、２，１２……フイ
ールド酸化膜、３，１３……チヤネルストツパー
領域、４，１４……ゲート酸化膜、５，１５……
多結晶シリコンゲート又は配線、６，１６……下
層配線又はソース・ドレイン領域、７，１７……
第一層間絶縁膜、８，１８……第一層金属配線、
９，１９……第二層間絶縁膜、１０，２０……第
二層金属配線、Ａ……金属配線の断線を引起し易
い箇所。
状を模式的に示した断面図、第２図は第１図に対
比して示した本発明を実施した集積回路の多層配
線の模式的断面図、第３図ａ〜ｆはMOS集積回
路の多層配線領域を部分的に拡大して製造工程を
示した模式図である。 １，１１……シリコン基板、２，１２……フイ
ールド酸化膜、３，１３……チヤネルストツパー
領域、４，１４……ゲート酸化膜、５，１５……
多結晶シリコンゲート又は配線、６，１６……下
層配線又はソース・ドレイン領域、７，１７……
第一層間絶縁膜、８，１８……第一層金属配線、
９，１９……第二層間絶縁膜、１０，２０……第
二層金属配線、Ａ……金属配線の断線を引起し易
い箇所。
Claims (1)
- １ 半導体装置の配線上にこの配線とその上層の
配線とを絶縁するための層間絶縁膜を堆積した
後、メカノケミカルポリシングを施して前記層間
絶縁膜表面を平坦化することを特徴とする半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1185183A JPS59136934A (ja) | 1983-01-27 | 1983-01-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1185183A JPS59136934A (ja) | 1983-01-27 | 1983-01-27 | 半導体装置の製造方法 |
Related Child Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8259218A Division JP2783262B2 (ja) | 1996-09-30 | 1996-09-30 | 半導体装置の製造方法 |
| JP8259219A Division JP2783263B2 (ja) | 1996-09-30 | 1996-09-30 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59136934A JPS59136934A (ja) | 1984-08-06 |
| JPH0530052B2 true JPH0530052B2 (ja) | 1993-05-07 |
Family
ID=11789220
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1185183A Granted JPS59136934A (ja) | 1983-01-27 | 1983-01-27 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59136934A (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2674098B2 (ja) * | 1988-06-15 | 1997-11-05 | 日本電気株式会社 | 平坦化方法 |
| US5055158A (en) * | 1990-09-25 | 1991-10-08 | International Business Machines Corporation | Planarization of Josephson integrated circuit |
| JPH06252141A (ja) * | 1993-02-23 | 1994-09-09 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置の製造方法 |
| JP2643793B2 (ja) * | 1993-09-14 | 1997-08-20 | 日本電気株式会社 | 半導体装置及びその製造方法 |
| JPH07235537A (ja) * | 1994-02-23 | 1995-09-05 | Mitsubishi Electric Corp | 表面が平坦化された半導体装置およびその製造方法 |
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| JP3760064B2 (ja) | 1999-08-09 | 2006-03-29 | 株式会社日立製作所 | 半導体装置の製造方法及び半導体装置の平坦化加工装置 |
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1983
- 1983-01-27 JP JP1185183A patent/JPS59136934A/ja active Granted
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Also Published As
| Publication number | Publication date |
|---|---|
| JPS59136934A (ja) | 1984-08-06 |
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