JP2011222938A5 - - Google Patents

Claims (21)

1. 半導体基板と、
   前記半導体基板の上部に形成された第１ゲート電極と、
   前記第１ゲート電極の一方の側壁上に形成され、前記第１ゲート電極とともに前記半導体基板上に延在する第２ゲート電極と、
   前記第２ゲート電極と前記半導体基板との間および前記第１ゲート電極と前記第２ゲート電極との間に形成された絶縁膜であって、その内部に電荷蓄積部を有する前記絶縁膜と、
   前記半導体基板上に前記第１ゲート電極および前記第２ゲート電極を覆うように形成された層間絶縁膜と、
   を有し、
   前記第２ゲート電極は、前記第１ゲート電極の前記一方の側壁に隣接する位置から前記第１ゲート電極から離れる方向に延在する第１コンタクト部を含み、
   前記第２ゲート電極の前記第１コンタクト部上の前記層間絶縁膜に第１コンタクトホールが形成され、前記第１コンタクトホールに埋め込まれた第１導電体部と前記第２ゲート電極の前記第１コンタクト部とが電気的に接続されており、
   前記第１コンタクト部は、前記第１ゲート電極上には乗り上げていないことを特徴とする半導体装置。
2. 請求項１記載の半導体装置において、
   前記第２ゲート電極は、前記第１ゲート電極上に位置する部分を有していないことを特徴とする半導体装置。
3. 請求項２記載の半導体装置において、
   前記層間絶縁膜上に形成され、前記第１導電体部を介して前記第１コンタクト部に電気的に接続された第１配線を有することを特徴とする半導体装置。
4. 請求項３記載の半導体装置において、
   前記半導体基板に形成された素子分離領域を有し、
   前記第１コンタクト部は前記素子分離領域上に形成されていることを特徴とする半導体装置。
5. 請求項４記載の半導体装置において、
   前記第１コンタクト部以外の前記第２ゲート電極は、前記第１ゲート電極の一方の側壁上にサイドウォールスペーサ状に形成されていることを特徴とする半導体装置。
6. 請求項５記載の半導体装置において、
   前記第１コンタクト部は、前記第２ゲート電極が延在する方向に垂直な方向に延在していることを特徴とする半導体装置。
7. 請求項６記載の半導体装置において、
   前記第１コンタクト部の高さが、前記第２ゲート電極の高さ以下であることを特徴とする半導体装置。
8. 請求項７記載の半導体装置において、
   前記第１ゲート電極および前記第２ゲート電極のそれぞれの上部に金属シリサイド層が形成されていることを特徴とする半導体装置。
9. 請求項１記載の半導体装置において、
   前記第２ゲート電極の上部に第１金属シリサイド層が形成され、
   前記第１ゲート電極は、前記第１ゲート電極と前記第１ゲート電極上の第２絶縁膜との積層膜パターンとして形成されていることを特徴とする半導体装置。
10. 請求項９記載の半導体装置において、
    前記第１ゲート電極は、前記第２ゲート電極から離れる方向に延在する第２コンタクト部を含み、
    前記第２コンタクト部の上面の少なくとも一部は、前記第２絶縁膜で覆われておらず、第２金属シリサイド層が形成されており、
    前記第１ゲート電極の上面のうち前記第２絶縁膜で覆われた部分には、前記第２金属シリサイド層が形成されておらず、
    前記第１ゲート電極の前記第２コンタクト部上の前記層間絶縁膜に第２コンタクトホールが形成され、前記第２コンタクトホールに埋め込まれた第２導電体部と前記第１ゲート電極の前記第２コンタクト部とが電気的に接続されていることを特徴とする半導体装置。
11. 請求項１０記載の半導体装置において、
    前記第１ゲート電極の上面のうち、第２金属シリサイド層が形成された領域と、前記第２ゲート電極に隣接する側の端部との間には、前記第２絶縁膜で覆われた領域が介在していることを特徴とする半導体装置。
12. 請求項１１記載の半導体装置において、
    前記第１ゲート電極および前記第２ゲート電極は、前記半導体基板上に複数延在しており、
    前記第２ゲート電極を挟まずに前記第１ゲート電極の延在方向に交差する方向に隣り合う前記第１ゲート電極同士は、前記第２コンタクト部の形成位置が、前記第１ゲート電極の延在方向にずれていることを特徴とする半導体装置。
13. 半導体基板と、
    前記半導体基板の上部に形成され、互いに隣り合う第１ゲート電極および第２ゲート電極と、
    前記第２ゲート電極と前記半導体基板との間に形成され、内部に電荷蓄積部を有するゲート絶縁膜と、
    を有する半導体装置の製造方法であって、
    （ａ）前記半導体基板を用意する工程、
    （ｂ）前記半導体基板の主面に前記第１ゲート電極用の第１導電体膜を形成する工程、
    （ｃ）前記第１導電体膜をパターニングして前記第１ゲート電極を形成する工程、
    （ｄ）前記半導体基板の主面と前記第１ゲート電極の表面上に前記ゲート絶縁膜用の絶縁膜を形成する工程、
    （ｅ）前記（ｄ）工程の後、前記半導体基板の主面上に前記第１ゲート電極を覆うように、前記第２ゲート電極用の第２導電体膜を形成する工程、
    （ｆ）前記第１ゲート電極と交差するように延在する第１レジストパターンを、前記第２導電体膜上に形成する工程、
    （ｇ）前記第１レジストパターンをエッチングマスクとして前記第２導電体膜をエッチバックすることで、前記第１ゲート電極の一方の側壁上に前記絶縁膜を介して前記第２導電体膜を残して前記第２ゲート電極を形成し、前記第１ゲート電極の他方の側壁上に前記絶縁膜を介して前記第２導電体膜を残して導電体スペーサを形成し、前記第１レジストパターンの下に前記第１導電体膜を残してコンタクト部を形成する工程、
    （ｈ）前記コンタクト部の一部と前記第２ゲート電極とを覆い、かつ前記コンタクト部の他の一部と前記導電体スペーサとを露出する第２レジストパターンを形成する工程、
    （ｉ）前記第２レジストパターンをエッチングマスクとしてエッチングを行うことにより前記導電体スペーサを除去する工程、
    を有し、
    前記（ｉ）工程で行われる前記エッチングは、等方性エッチングであり、
    前記（ｉ）工程では、前記コンタクト部のうち、前記第２レジストパターンで覆われない部分と、前記第２レジストパターンで覆われかつ前記第１ゲート電極上に位置する部分とが、前記等方性エッチングにより除去され、
    前記コンタクト部のうちの前記（ｉ）工程で除去されずに残存した部分は、前記第２ゲート電極と一体的に形成されていることを特徴とする半導体装置の製造方法。
14. 請求項１３記載の半導体装置の製造方法において、
    前記（ｇ）工程で形成された前記コンタクト部は、前記第１ゲート電極上に乗り上げた部分を有しており、
    前記（ｉ）工程の前記等方性エッチングにより、前記コンタクト部は、前記第１ゲート電極上に乗り上げた部分を有さなくなることを特徴とする半導体装置の製造方法。
15. 請求項１４記載の半導体装置の製造方法において、
    前記（ｉ）工程後、
    （ｊ）前記第１ゲート電極および前記第２ゲート電極を覆うように層間絶縁膜を形成する工程、
    （ｋ）前記コンタクト部の上部の前記層間絶縁膜にコンタクトホールを形成する工程、
    （ｌ）前記コンタクトホール内に導電体部を形成する工程、
    を更に有し、
    前記導電体部は前記コンタクト部に電気的に接続されることを特徴とする半導体装置の製造方法。
16. 請求項１５記載の半導体装置の製造方法において、
    前記第２ゲート電極は、前記第１ゲート電極上に位置する部分を有していないことを特徴とする半導体装置の製造方法。
17. 請求項１６記載の半導体装置の製造方法において、
    前記（ｇ）工程で行われる前記エッチバックは、異方性のエッチングにより行われることを特徴とする半導体装置の製造方法。
18. 請求項１７記載の半導体装置の製造方法において、
    前記（ｌ）工程後、
    （ｍ）前記層間絶縁膜上に配線を形成する工程、
    を更に有し、
    前記配線は、前記導電体部を介して前記コンタクト部に電気的に接続されることを特徴とする半導体装置の製造方法。
19. 請求項１８記載の半導体装置の製造方法において、
    前記（ｈ）工程で形成される前記第２レジストパターンは、端部が前記第１ゲート電極上に位置していることを特徴とする半導体装置の製造方法。
20. 請求項１９記載の半導体装置の製造方法において、
    前記（ｉ）工程では、前記コンタクト部の最頂部の高さが、前記第１ゲート電極の上面の高さ以下になるまで、前記等方性エッチングを行うことを特徴とする半導体装置の製造方法。
21. 請求項２０記載の半導体装置の製造方法において、
    前記（ｇ）工程で形成された前記コンタクト部は、前記第１ゲート電極上に乗り上げて前記第２ゲート電極および前記導電体スペーサと一体的に形成され、
    前記（ｉ）工程で前記等方性エッチングを行った後の前記コンタクト部は、前記第１ゲート電極上には乗り上げておらず、前記第１ゲート電極の側壁に隣接する位置から前記第１ゲート電極から離れる方向に延在していることを特徴とする半導体装置の製造方法。