JP2011066158A5 - - Google Patents

Claims (7)

1. 第１の導電型の半導体基板と、
   前記半導体基板の表面に形成される前記第２の導電型の第１ソース領域と、前記第１ソース領域と隣接して形成される第１の導電型の第２ソース領域と、を有するソース領域と、
   前記半導体基板の表面に、前記ソース領域から離れて形成される前記第２の導電型のドレイン領域と、
   前記ソース領域と前記ドレイン領域との間で、前記半導体基板上にゲート絶縁膜を介して形成されるゲート電極と、
   前記ドレイン領域から前記ゲート電極の下部にかけて、前記ドレイン領域に隣接して形成され、前記ドレイン領域の不純物濃度よりも低い濃度の前記第２の導電型のドリフト領域と、
   前記ソース領域に接続されるソース電極と、
   前記ドレイン領域に接続されるドレイン電極と、
   を備え、
   前記ゲート電極と前記ゲート絶縁膜との積層体の前記ソース領域側側面の高さが、前記ドレイン領域側側面の高さよりも高くなるように前記ゲート電極の上面が形成されることを特徴とする半導体装置。
2. 前記ドレイン領域、前記ゲート電極および前記ソース領域が形成される素子形成領域を、隣接する素子形成領域と分離するように、前記半導体基板の表面から所定の深さに到達し、前記素子形成領域の周囲に形成される素子分離絶縁膜をさらに備え、
   前記素子形成領域内に前記ゲート電極が所定の距離をおいて２つ配置され、
   前記ドレイン領域は、前記２つのゲート電極間の前記半導体基板の表面に形成され、
   前記ドリフト領域は、前記２つのゲート電極のそれぞれについて、前記ドレイン領域から前記ゲート電極の下部にかけて、前記ドレイン領域に隣接して形成されることを特徴とする請求項１に記載の半導体装置。
3. 前記ゲート電極は、前記ソース領域側側面の高さが前記ドレイン領域側側面の高さに比して高くなるように、階段状の、傾斜状の、または階段状と傾斜状とを組み合わせた上面を有することを特徴とする請求項１または２に記載の半導体装置。
4. 前記半導体層および前記ゲート電極は、シリコンで構成され、
   前記ゲート電極、前記ソース領域および前記ドレイン領域の上面には、シリサイド層が形成されていることを特徴とする請求項１から３のいずれか１つに記載の半導体装置。
5. 前記半導体基板は、前記第１の導電型の半導体基板上に、第２の導電型の埋め込み層と、前記埋め込み層よりも前記第２の導電型の不純物濃度が低い所定の厚さの前記第２の導電型の半導体層と、が積層された構造を有し、
   前記素子形成領域内の前記半導体層の表面から所定の深さに形成される前記第１の導電型のウェルと、
   前記素子形成領域内の前記ソース領域の形成位置を含み、前記半導体層の厚さよりも浅く形成されるベース領域と、
   をさらに備え、
   前記素子分離絶縁膜の下端は、前記第１の導電型の半導体基板にまで到達していることを特徴とすることを特徴とする請求項１から４のいずれか１つに記載の半導体装置。
6. 第１の導電型の半導体基板上の所定の位置に、ゲート絶縁膜を介してゲート電極を形成する第１の工程と、
   前記半導体基板上にレジストを塗布し、前記ゲート電極の第１の側面側の上面の一部が露出するとともに、前記ゲート電極の上面に向かって傾斜を有するように前記レジストをパターニングする第２の工程と、
   前記ゲート電極の前記第１の側面が、対向する第２の側面よりも低くなるように、前記レジストをマスクとして、前記ゲート電極の一部をエッチングする第３の工程と、
   前記レジストと前記ゲート電極をマスクとして、斜め方向から前記半導体基板の表面に第２の導電型の不純物をイオン注入し、ドリフト層を形成する第４の工程と、
   前記ゲート電極をマスクとして、前記第２の導電型の不純物をイオン注入し、前記ドリフト層中の所定の領域にドレイン領域を形成し、また、前記第２の側面側の前記半導体基板の表面の所定の領域に第２ソース領域を形成する第５の工程と、
   前記第２のソース領域の所定の領域に、前記第１の導電型の不純物をイオン注入し、第１のソース領域を形成する第６の工程と、
   を含むことを特徴とする半導体装置の製造方法。
7. 前記半導体層は、シリコン層によって構成され、
   前記ゲート電極を形成した前記基板上に、シリコンと反応してシリサイドを構成する金属を含む金属膜を形成する第９の工程と、
   熱処理を行って、前記ゲート電極上、前記第１および第２ソース領域上、および前記ドレイン領域上に、シリサイド膜を形成する第１０の工程と、
   をさらに含むことを特徴とする請求項６に記載の半導体装置の製造方法。