JP6550802B2

JP6550802B2 - 半導体素子

Info

Publication number: JP6550802B2
Application number: JP2015046867A
Authority: JP
Inventors: 上野　勝典; 勝典上野
Original assignee: Fuji Electric Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 2015-03-10
Filing date: 2015-03-10
Publication date: 2019-07-31
Anticipated expiration: 2035-03-10
Also published as: JP2016167538A

Description

本発明は、半導体素子に関する。

従来、逆電圧（逆バイアス）印加時の耐圧を向上させるべく、ＩＧＢＴ（ＩｎｓｕｌａｔｅｄＧａｔｅＢｉｐｏｌａｒＴｒａｎｓｉｓｔｏｒ）素子の基板側面にｐ型の分離層が設けられていた（例えば、特許文献１および２参照）。同様の理由で、ＭＯＳＦＥＴ（ＭｅｔａｌＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒＦｉｅｌｄＥｆｆｅｃｔＴｒａｎｓｉｓｔｏｒ）素子の基板側面にｐ型の分離層が設けられていた。なお、ＭＯＳＦＥＴ素子において、ゲート電極が設けられる半導体基板の表面側に、ｎ型エピタキシャル層とショットキー金属層とのショットキー接合を設ける構造が知られている（例えば、特許文献３参照）。
［先行技術文献］
［特許文献］
［特許文献１］特開２００２−３１９６７６号公報
［特許文献２］特開２００９−１２３９１４号公報
［特許文献３］特開平１１−１５４７４８号公報

一般に、ＲＢ（ＲｅｖｅｒｓｅＢｌｏｃｋ）型の半導体素子は、ｐ型の分離層と半導体基板の裏面に設けられた逆耐圧ダイオードとを備える。ＲＢ型の半導体素子に逆電圧が印加されて発生したリーク電流は、表面側のｐ型ウェルに起因して増幅される。これにより、逆電圧印加時の耐圧が低下する。リーク電流の増幅および耐圧の低下を防止するためには、ゲート電極を制御してチャネル領域をオン状態にして、チャネル領域を経由して電子をエミッタ電極へバイパスする必要がある。しかしながら、逆電圧が印加される度にゲート電極を制御してチャネル領域をオン状態にするのは、制御性に劣る。

本発明の第１の態様においては、半導体基板に逆耐圧構造を有する半導体素子であって、半導体基板のドリフト層に接して設けられ、半導体素子に逆バイアスが印加された場合にドリフト層に発生する電子を通すことができるダイオードを備える半導体素子を提供する。

ダイオードは、半導体基板の表面側のドリフト層とドリフト層に接する金属層とのショットキー接合により形成される、ショットキーバリアダイオードであってよい。半導体基板は、半導体基板の表面側に設けられた第１導電型ウェルを有してよい。第１導電型ウェルと第２導電型のドリフト層とにより形成される寄生ダイオードの内蔵電位は、ショットキーバリアダイオードの内蔵電位よりも大きくてよい。

ショットキーバリアダイオードの逆耐圧は、寄生ダイオードの逆耐圧以上であってよい。半導体基板の表面側において１以上の第１導電型ウェルをさらに有してよい。ショットキーバリアダイオードは、隣接する２つの第１導電型ウェルの間に位置してよい。

ショットキーバリアダイオードを構成するドリフト層の表面側端部の位置は、第１導電型ウェルの表面側端部よりも裏面側に位置してよい。ショットキーバリアダイオードを構成するドリフト層の表面側端部の位置は、第１導電型ウェルの裏面側端部よりも表面側に位置してよい。

半導体素子は、ドリフト層よりも表面側に設けられたゲート電極と、半導体基板のドリフト層に接して設けられた、１以上のショットキーバリアダイオードとをさらに備えてよい。半導体基板を表面から見た場合に、複数のショットキーバリアダイオードは、ゲート電極が設けられる活性領域部において均等に配置されてよい。

半導体素子は、ドリフト層よりも表面側に設けられたゲート電極をさらに備えてよい。半導体基板を表面から見た場合に、ショットキーバリアダイオードは、少なくとも一つのゲート電極を囲んで設けられてよい。

半導体素子は、ＲＢ‐ＩＧＢＴおよびＲＢ‐ＭＯＳＦＥＴのいずれかであってよい。半導体素子の半導体基板は、主にＳｉ、ＳｉＣおよびＧａＮのいずれかで形成されてよい。

なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。

第１実施例におけるＲＢ‐ＩＧＢＴ１００の基板側面８０付近の断面を示す図である。ＲＢ‐ＩＧＢＴ１００の上面図の部分拡大図を示す図である。図３（Ａ）は、不純物注入工程およびアニール工程を示す図である。図３（Ｂ）は、表面構造を形成する工程を示す図である。図３（Ｃ）は、裏面を研削する工程を示す図である。図３（Ｄ）は、コレクタ電極４０を形成する工程を示す図である。第２実施例におけるＲＢ‐ＩＧＢＴ１１０の基板側面８０付近の断面を示す図である。ＲＢ‐ＩＧＢＴ１１０の上面図の部分拡大図を示す図である。第３実施例におけるＲＢ‐ＩＧＢＴ１２０の基板側面８０付近の断面を示す図である。第４実施例におけるＲＢ‐ＭＯＳＦＥＴ１３０の基板側面８０付近の断面を示す図である。

以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。

本明細書において、ゲート電極２１が設けられる側の半導体基板１０の面を便宜的に表面と称し、当該表面とは反対側の半導体基板１０の面を便宜的に裏面と称する。また、裏面から表面に向かう方向を表面方向と称し、表面から裏面に向かう方向を裏面方向と称する。層または膜の表面方向の側の面を表面側と称し、裏面方向の側の面を裏面側と称する。なお、本明細書では、第１導電型はｐ型であり、第２導電型はｎ型である。ただし、第１導電型がｎ型であり、第２導電型がｐ型であってもよい。

図１は、第１実施例におけるＲＢ‐ＩＧＢＴ１００の基板側面８０付近の断面を示す図である。半導体素子としてのＲＢ‐ＩＧＢＴ１００の半導体基板１０はシリコンで形成されている。ただし、半導体基板１０は、Ｓｉ（シリコン）、ＳｉＣ（シリコンカーバイド）およびＧａＮ（ガリウムナイトライド）のいずれかで形成されてよい。

ＲＢ‐ＩＧＢＴ１００は、ドリフト層１２、コレクタ層１４、分離層１６、ゲート構造２０、コレクタ電極４０および金属層６０を備える。ＲＢ‐ＩＧＢＴ１００は、表面側にＭＯＳ型のゲート構造２０を有し、裏面側にｐｎダイオード７２を有する。

ドリフト層１２は、第２導電型の半導体層である。本例のドリフト層１２は、ｎ型シリコン層である。コレクタ層１４は、第１導電型を有しており、ドリフト層１２の裏面側に形成される。本例のコレクタ層１４は、ｐ型シリコン層である。

なお、半導体基板１０がＳｉＣである場合には、第１導電型の半導体層はｐ型ＳｉＣ層であってよく、第２導電型の半導体層はｎ型ＳｉＣ層であってよい。同様に、半導体基板１０がＧａＮである場合には、第１導電型の半導体層はｐ型ＧａＮ層であってよく、第２導電型の半導体層はｎ型ＧａＮ層であってよい。

分離層１６は、第１導電型を有する半導体領域である。本例の分離層１６は、ｐ型シリコン層である。分離層１６は、ドリフト層１２の表面からコレクタ層１４まで形成される。分離層１６は、ドリフト層１２の表面側においてゲート構造２０および耐圧構造部９０を囲むように設けられる。

分離層１６は、半導体基板１０の基板側面８０に設けられる。半導体基板１０の基板側面８０は、半導体基板１０がウェハから切り出されたときに形成されるダイシング面であってよい。基板側面８０には高密度の結晶欠陥がある。逆電圧印加時には、第１導電型ウェル５０とドリフト層１２とにより形成されるｐｎ接合の空乏層が、半導体基板１０の内部を平面的に広がる。空乏層が基板側面８０に達すると基板側面８０から大量のキャリアが供給される。分離層１６は、空乏層が基板側面８０に露出することを防ぐ。それゆえ、分離層１６により逆耐圧を確保することができる。

複数の第１導電型ウェル５０が、半導体基板１０の表面側に設けられる。第１導電型ウェル５０は、ドリフト層１２の表面側に形成されたｐ型シリコンの領域である。第１導電型コンタクト層５２および第２導電型領域５４も、ドリフト層１２の表面側に設けられる。第１導電型コンタクト層５２は、ｐ^＋型領域である。第２導電型領域５４は、第１導電型コンタクト層５２に接するｎ型領域である。第１導電型ウェル５０は、第１導電型コンタクト層５２および第２導電型領域５４を囲んで設けられる。第１導電型ウェル５０は、ドリフト層１２と第１導電型コンタクト層５２および第２導電型領域５４とを分離する。

ゲート構造２０は、ゲート電極２１、ゲート絶縁膜２２、エミッタ電極３０、第１導電型ウェル５０、第１導電型コンタクト層５２および第２導電型領域５４を含む。ゲート構造２０が設けられる領域を活性領域部９８と称する。ゲート電極２１は、ドリフト層１２よりも表面側に設けられる。ゲート絶縁膜２２は、ゲート電極２１とドリフト層１２との間に設けられる。

エミッタ電極３０は、第１導電型コンタクト層５２および第２導電型領域５４に接して、第１導電型コンタクト層５２および第２導電型領域５４よりも表面側に設けられる。ゲート電極２１に所定の電圧が印加されると、ゲート電極２１の直下における第１導電型ウェル５０にチャネルが形成され、第２導電型領域５４とドリフト層１２とが導通する。

第１導電型ウェル５０と第１導電型のドリフト層１２とにより、寄生ダイオード７４が形成される。本例では、第１導電型ウェル５０がｐ型の半導体層でありドリフト層１２がｎ型の半導体層であるので、寄生ダイオード７４は、第１導電型ウェル５０がアノードとなりドリフト層１２がカソードとなる。なお、図面では、寄生ダイオード７４を１つだけ図示するが、第１導電型ウェル５０とドリフト層１２との間には寄生ダイオード７４が形成される。

ｐ型シリコン層のコレクタ層１４は、ｎ型シリコン層のドリフト層１２とｐｎダイオード７２を形成する。コレクタ電極４０は、コレクタ層１４の裏面側に形成される。コレクタ電極４０は、例えばアルミニウムを、コレクタ層１４の裏面側に蒸着またはスパッタすることで形成する。

ＲＢ‐ＩＧＢＴ１００は、逆耐圧構造を有する。本例の逆耐圧構造とは、分離層１６およびｐｎダイオード７２である。分離層１６は逆電圧印加時の耐圧低下を防ぐ。また、ｐｎダイオード７２は、逆電圧印加時にコレクタ電極４０からエミッタ電極３０へ電流が流れることを防ぐ。これにより、逆電圧印加時の耐圧低下を防ぐ。

一般的なＲＢ‐ＩＧＢＴについて、本例のＲＢ‐ＩＧＢＴ１００の構造を用いて下記に説明する。なお、コレクタ電極４０にエミッタ電極３０よりも高い電圧が印加される場合を、順バイアスが印加されると称する。また、エミッタ電極３０にコレクタ電極４０よりも高い電圧が印加される場合を、逆電圧（逆バイアス）が印加されると称する。

ＲＢ−ＩＧＢＴは、逆耐圧構造を有していても、逆電圧が印加される場合にコレクタ層１４から第１導電型ウェル５０へコレクタ層中の少数キャリアである電子が拡散したり、あるいはｎ型ドリフト層１２中に広がった空乏層中で発生したりして流れ込む。これにより、第１導電型ウェル５０から正孔がドリフト層１２へ再注入する。電子の数の増加に伴い正孔の数も増加するので、第１導電型ウェル５０への電子の流入をきっかけに、リーク電流が増加する。これにより、ＲＢ‐ＩＧＢＴの逆電圧に対する耐圧が低下する。

リーク電流は、コレクタ層１４および第１導電型ウェル５０を経由して、コレクタ電極４０からエミッタ電極３０へ流れる。逆電圧に対する耐圧が低下すると、逆電圧印加時にＲＢ‐ＩＧＢＴが電流を流すことになり、ＲＢ‐ＩＧＢＴのスイッチ素子としての機能が失われる。

そこで、コレクタ層１４から第１導電型ウェル５０へ電子が流れ込まないように、通常、逆電圧印加時には、ゲート電極２１に正電圧を印加してチャネル領域をオン状態にする。これにより、リーク電流は第１導電型ウェル５０で増幅されること無く、チャネル領域、第２導電型領域５４および第１導電型コンタクト層５２を経て、コレクタ電極４０からエミッタ電極３０へ流れる。

なお、ＲＢ‐ＩＧＢＴ等のＩＧＢＴでは、電圧印加時にｐｎダイオード７２が逆耐圧を維持するので、寄生ダイオード７４は働かない。それゆえ、ＩＧＢＴにおいては、ＭＯＳＦＥＴ素子のように寄生ダイオード７４を高速に動作させることがない。ＩＧＢＴにおいては、寄生ダイオード７４を高速に動作させるべく、特許文献３のように半導体基板の表面にショットキーバリアダイオードを設ける理由がそもそも存在しない。

逆電圧が印加される度にゲート電極２１を制御してチャネル領域をオン状態にするのは、制御性に劣る。そこで、本例のＲＢ‐ＩＧＢＴ１００は、ＲＢ‐ＩＧＢＴ１００に逆バイアスが印加された場合にドリフト層１２に発生する電子を通すことができるダイオード７０を備える。ダイオード７０は、半導体基板１０のドリフト層１２に接して、隣接する２つの第１導電型ウェル５０の間に設けられる。金属層６０とエミッタ電極３０とは同じ材料で同一行程のプロセスで形成してよい。

ダイオード７０は、半導体基板１０の表面側のドリフト層１２とドリフト層１２に接する金属層６０とのショットキー（Ｓｃｈｏｔｔｋｙ）接合により形成される。つまり、ダイオード７０はショットキーバリアダイオード（ＳｃｈｏｔｔｋｙＢａｒｒｉｅｒＤｉｏｄｅ）である。ダイオード７０は、金属層６０がアノードとなりドリフト層１２がカソードとなる。本例の金属層６０は、複数のゲート構造２０の間に設けられる。

本例において、寄生ダイオード７４の内蔵電位は、ダイオード７０の内蔵電位よりも大きい。それゆえ、逆電圧印加時にゲート電極２１をオン状態にしなくとも、リーク電流としての電子をコレクタ層１４から金属層６０にバイパスすることができる。

金属層６０は、エミッタ電極３０と共にエミッタ端子３１に電気的に接続される。逆電圧印加時にエミッタ端子３１はコレクタ電極４０よりも高電位となるので、コレクタ層１４から流れ込む電子を第１導電型ウェル５０に流入させること無く金属層６０にバイパスすることができる。

ダイオード７０の逆耐圧が寄生ダイオード７４の逆耐圧よりも小さい場合には、ダイオード７０を設けたことにより、ＲＢ‐ＩＧＢＴ１００の逆耐圧が損なわれる可能性が有る。そこで、ダイオード７０の逆耐圧は、寄生ダイオード７４の逆耐圧以上とする。これにより、ダイオード７０を設けたことにより逆耐圧が損なわれることを防ぐことができる。

本例のＲＢ‐ＩＧＢＴ１００では、複数のゲート構造２０の間に金属層６０を設ける。それゆえ、後述の２つのゲート電極２１の間に金属層６０を設ける場合（図４よおび図５）と比較して、セルピッチを小さくすることができる。また、本例のＲＢ‐ＩＧＢＴ１００では、ダイオード７０のカソードが複数の第１導電型ウェル５０に挟まれている。それゆえ、後述の２つのゲート電極２１の間に金属層６０を設ける場合（図４よおび図５）と比較して、逆電圧印加時のリーク電流防止が良好である。

耐圧構造部９０は、ドリフト層１２の表面側において、ゲート構造２０と分離層１６との間に設けられる。本例の耐圧構造部９０は、複数の第１導電型層９２、複数の金属層９４および絶縁膜９６を有する。第１導電型層９２は、ドリフト層１２に形成されたｐ型シリコン層である。

第１導電型層９２とドリフト層１２との間に形成された空乏層が、ゲート構造２０の第１導電型ウェル５０とドリフト層１２との間の空乏層に結合する。これにより、空乏層の端部をゲート構造２０の外側の耐圧構造部９０に配置することができ、ゲート構造２０における電界集中を緩和することができる。これにより、ゲート構造２０の耐圧を保持させることができる。

金属層９４は、絶縁膜９６で覆われていない第１導電型層９２に接続される。金属層９４に電圧を印加することで、第１導電型層９２とドリフト層１２との間における空乏層の幅を調整することができる。

なお、耐圧構造部９０は、ドリフト層１２の表面側に絶縁膜を有し、当該絶縁膜の表面側に金属層を有するＭＯＳ構造としてもよい。ＭＯＳ構造の金属層をフィールドプレートとして利用して、耐圧構造部９０とドリフト層１２との間の空乏層の拡がりを調整してもよい。

図２は、ＲＢ‐ＩＧＢＴ１００の上面図の部分拡大図を示す図である。Ａ１およびＡ２は、図１のＡ１およびＡ２にそれぞれ一致する。図２に示す様に、ＲＢ‐ＩＧＢＴ１００は、ドリフト層１２よりも表面側に設けられた複数のゲート構造２０をさらに備える。本例では、ゲート構造２０を４つだけ図示するが、ＲＢ‐ＩＧＢＴ１００はゲート構造２０を５つ以上有してよい。

上述の様に、金属層６０とドリフト層１２とのショットキー接合により形成されるので、金属層６０が配置される場所にはダイオード７０が形成される。半導体基板１０を表面から見た場合に、少なくとも一つのゲート電極２１を囲んでダイオード７０が設けられる。本例のダイオード７０は、最も基板側面８０の側における複数のゲート構造２０以外の複数のゲート構造２０を囲んで設けられる。

半導体基板１０を表面から見た場合に、全てのゲート構造２０を囲んで耐圧構造部９０が設けられる。本例の耐圧構造部９０は、角が丸い矩形形状の金属層９４を有する。金属層９４の形状に応じて、金属層９４とドリフト層１２との間には第１導電型層９２が設けられる。本例では、金属層９４とドリフト層１２とはほぼ同じ角が丸い矩形形状である。なお、耐圧構造部９０を囲んで分離層１６が設けられる。

図３Ａから図３Ｄは、ＲＢ‐ＩＧＢＴ１００の製造方法を示す図である。本例では、ＲＢ‐ＩＧＢＴ１００の半導体基板１０がＳｉである場合を示す。半導体基板１０がＳｉＣまたはＧａＮである場合にも、同様の製造工程を適用してよい。

図３Ａは、不純物注入工程およびアニール工程を示す図である。本例の半導体基板１０は、第２導電型のシリコン基板である。本例の半導体基板１０は、ｎ型の不純物として、Ｐ（リン）またはＡｓ（ヒ素）を有してよい。ｎ型の不純物は、ＲＢ‐ＩＧＢＴの耐圧クラスによっても異なってよい。半導体基板１０がＳｉの場合、ｎ型の不純物の濃度は５Ｅ１２〜５Ｅ１６ｃｍ^−３程度であってよい。なお、半導体基板１０がＧａＮまたはＳｉＣの場合、ｎ型の不純物の濃度は１Ｅ１４〜５Ｅ１６ｃｍ^−３程度であってよい。

半導体基板１０の表面側および裏面側から第１導電型の不純物を注入する。なお、半導体基板１０の表面側においては、一部をマスクで覆うことにより、マスクで覆われていない他の部分にのみ不純物を注入する。当該他の部分は、後の工程で分離層１６となる。

本例では、ｐ型の不純物としてＢ（ボロン）またはＡｌ（アルミニウム）を半導体基板１０に注入してよい。マスクで覆われていない表面側の他の部分には、１Ｅ１８〜１Ｅ２０ｃｍ^−３程度の不純物を注入してよい。また、裏面側には、１Ｅ１４〜１Ｅ１９ｃｍ^−３程度の不純物を注入してよい。その後、半導体基板１０をアニールする。本例では、１３００℃で１００時間、半導体基板１０をアニールする。これにより、注入した不純物を拡散して、分離層１６を形成する。

なお、半導体基板１０がＳｉＣである場合、ｐ型不純物はＡｌ（アルミニウム）またはＢ（ボロン）であってよく、ｎ型不純物はＰ（リン）またはＮ（窒素）であってよい。半導体基板１０がＧａＮである場合、ｐ型不純物はＭｇ（マグネシウム）、Ｃａ（カルシウム）、Ｂｅ（ベリリウム）またはＧｅ（ゲルマニウム）であってよく、ｎ型不純物はＳｉ（シリコン）またはＯ（酸素）であってよい。

図３Ｂは、表面構造を形成する工程を示す図である。表面構造は、ゲート構造２０、エミッタ端子３１、金属層６０および耐圧構造部９０などを含む。既知の不純物注入工程、アニール工程、スパッタリング工程およびフォトリソグラフィー工程などを利用して、表面構造を形成することができる。

第１導電型ウェル５０の不純物濃度は５Ｅ１６〜５Ｅ１７ｃｍ^−３程度であってよい。第１導電型コンタクト層５２の不純物濃度は、第１導電型ウェル５０の不純物濃度よりも高い。第１導電型コンタクト層５２の不純物濃度は１Ｅ１９〜５Ｅ２０ｃｍ^−３程度であってよい。また、第２導電型領域５４の不純物濃度は、半導体基板１０の不純物濃度よりも高い。第２導電型領域５４の不純物濃度は１Ｅ１９〜５Ｅ２０ｃｍ^−３程度であってよい。

図３Ｃは、裏面を研削する工程を示す図である。表面構造を形成する際には、アニール工程等の高温プロセスを経る。アニール工程時に、既に裏面が研削されていると、半導体基板１０に反りが生じる可能性がある。そこで、表面構造形成後に裏面を研削する。これにより、コレクタ層１４を形成する。

図３Ｄは、コレクタ電極４０を形成する工程を示す図である。アルミニウム等の金属をコレクタ層１４の裏面側にスパッタリングまたは蒸着して、コレクタ電極４０を形成する。これにより、ＲＢ‐ＩＧＢＴ１００を完成する。

図４は、第２実施例におけるＲＢ‐ＩＧＢＴ１１０の基板側面８０付近の断面を示す図である。本例は、２つのゲート構造２０の間に金属層６０が設けられる。なお、本例のゲート構造２０は、図５に示す様にストライプ構造である。係る点で第１の実施例と異なる。

図５は、ＲＢ‐ＩＧＢＴ１１０の上面図の部分拡大図を示す図である。Ｂ１およびＢ２は、Ｂ１およびＢ２にそれぞれ一致する。ＲＢ‐ＩＧＢＴ１１０は、ドリフト層１２よりも表面側に設けられた複数のゲート構造２０をさらに備える。本例では、ゲート構造２０を４つだけ図示するが、ＲＢ‐ＩＧＢＴ１１０はゲート構造２０を５つ以上有してよい。

上述の様に、金属層６０が配置される場所にはダイオード７０が形成される。ＲＢ‐ＩＧＢＴ１１０は、半導体基板１０のドリフト層１２に接して設けられた、複数のダイオード７０をさらに備える。半導体基板１０を表面から見た場合に、複数のダイオード７０は、活性領域部９８において均等に配置される。その他の点は、第１の実施例の図２と同じである。なお、複数のダイオード７０が均等に配置されるとは、各ゲート構造２０と、対応して設けられた各金属層６０との相対距離が一定であり、かつ、半導体基板１０を表面から見た場合の各金属層６０の面積が同じであることを意味する。

図６は、第３実施例におけるＲＢ‐ＩＧＢＴ１２０の基板側面８０付近の断面を示す図である。本例のＲＢ‐ＩＧＢＴ１２０は、基本的には第１実施例のＲＢ‐ＩＧＢＴ１００と同じである。ただし、金属層６０が、ドリフト層１２の凹部１３に設けられる点が異なる。なお、本例の凹部１３を第２実施例に適用してもよい。

凹部１３は、ドリフト層１２の表面側の一部を削ることにより形成してよい。凹部１３において、ダイオード７０を構成するドリフト層１２の表面側端部８４の位置は、第１導電型ウェル５０の表面側端部８２よりも裏面側に位置する。ショットキー接合の位置を第１実施例の場合よりも裏面側に設けることにより、裏面側から流入するリーク電流としての電子をより確実に金属層６０にバイパスすることができる。

また、ダイオード７０を構成するドリフト層の表面側端部８４の位置は、第１導電型ウェル５０の裏面側端部８６よりも表面側に位置する。これにより、ダイオード７０を構成するドリフト層の表面側端部８４は、隣接するゲート構造２０の２つの第１導電型ウェル５０に挟まれる。よって、裏面側から隣接する第１導電型ウェル５０に流入するリーク電流としての電子を、第１実施例の場合よりもより確実に金属層６０にバイパスすることができる。

図７は、第４実施例におけるＲＢ‐ＭＯＳＦＥＴ１３０の基板側面８０付近の断面を示す図である。本例の半導体素子は、ＲＢ‐ＭＯＳＦＥＴ１３０である。係る点において、第１実施例と異なる。また本例では、コレクタ層１４に代えてドレイン層１５が設けられる。ドレイン層は第２導電型の半導体層である。それゆえ、本例では、ｐｎダイオード７２に代えて、ショットキーバリアダイオードであるダイオード７６が設けられる。本例は、係る点においても第１実施例と異なる。

逆電圧印加時に寄生ダイオード７４を高速に動作せることを目的として、半導体基板の表面にショットキーバリアダイオードを設けることは、従来すでに知られている（例えば、上述の特許文献３）。しかしながら、本例のように分離層１６およびダイオード７６の逆耐圧構造を有するＲＢ‐ＭＯＳＦＥＴ１３０では、ドレイン側にｐｎダイオード７２が存在する。それゆえ、前述したＲＢ‐ＩＧＢＴ１００の例と同様の理由によって、逆電圧印加時において寄生ダイオード７４はもはや動作しない。それゆえ、上述の特許文献３のように、寄生ダイオード７４を高速に動作させる必要が無い。

本例ではリーク電流としての電子をソース端子３３にバイパスするべく、ＲＢ‐ＭＯＳＦＥＴ１３０は第１実施例と同じくショットキーバリアダイオードであるダイオード７０を備える。つまり、寄生ダイオード７４を高速に動作させるべく半導体基板の表面にショットキーバリアダイオードを設ける特許文献３と本例とは、ショットキーバリアダイオードを設ける目的が明確に異なる。

本例のＲＢ‐ＭＯＳＦＥＴ１３０は、ショットキーバリアダイオードであるダイオード７０を備えるので、逆電圧印加時にゲート電極２１をオン状態にしなくとも、リーク電流としての電子をドレイン層１５から金属層６０にバイパスすることができる。また、金属層６０は、ソース電極３２と共にソース端子３３に電気的に接続される。逆電圧印加時にソース端子３３はドレイン電極４２よりも高電位となるので、ドレイン層１５から流れ込む電子を第１導電型ウェル５０に流入させること無く金属層６０にバイパスすることができる。なお、ＲＢ‐ＭＯＳＦＥＴ１３０においても、第２実施例または第３実施例の構造を適用してよい。これによっても、第２実施例または第３実施例と同様の効果が得られる。

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更又は改良を加えることが可能であることが当業者に明らかである。その様な変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。

特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順序で実施することが必須であることを意味するものではない。

１０・・半導体基板、１２・・ドリフト層、１３・・凹部、１４・・コレクタ層、１５・・ドレイン層、１６・・分離層、２０・・ゲート構造、２１・・ゲート電極、２２・・ゲート絶縁膜、３０・・エミッタ電極、３１・・エミッタ端子、３２・・ソース電極、３３・・ソース端子、４０・・コレクタ電極、４２・・ドレイン電極、５０・・第１導電型ウェル、５２・・第１導電型コンタクト層、５４・・第２導電型領域、６０・・金属層、７０・・ダイオード、７２・・ｐｎダイオード、７４・・寄生ダイオード、７６・・ダイオード、８０・・基板側面、８２・・表面側端部、８４・・表面側端部、８６・・裏面側端部、９０・・耐圧構造部、９２・・第１導電型層、９４・・金属層、９６・・絶縁膜、９８・・活性領域部、１００・・ＲＢ‐ＩＧＢＴ、１１０・・ＲＢ‐ＩＧＢＴ、１２０・・ＲＢ‐ＩＧＢＴ、１３０・・ＲＢ‐ＭＯＳＦＥＴ

Claims

半導体基板に逆耐圧構造を有する半導体素子であって、
前記半導体基板のドリフト層に接して設けられ、前記半導体素子に逆バイアスが印加された場合に前記ドリフト層に発生する電子を通すことができるダイオード
を備え、
前記半導体基板は、ＳｉＣおよびＧａＮのいずれかで形成され、
ＲＢ‐ＭＯＳＦＥＴである、半導体素子。
前記ダイオードは、前記半導体基板の表面側の前記ドリフト層と前記ドリフト層に接する金属層とのショットキー接合により形成される、ショットキーバリアダイオードである
請求項１に記載の半導体素子。
前記半導体基板の表面側において１以上の第１導電型ウェルをさらに有し、
前記ドリフト層の表面側に設けられ、前記第１導電型ウェルよりも不純物濃度が高い第１導電型コンタクト層をさらに備え、
前記第１導電型ウェルは、前記第１導電型コンタクト層を囲んで設けられる、
請求項２に記載の半導体素子。
前記第１導電型ウェルよりも表面側に設けられたエミッタ電極をさらに備え、
前記金属層は、隣接する２つの前記エミッタ電極の間に設けられる、
請求項３に記載の半導体素子。
前記金属層と前記エミッタ電極との間において、前記第１導電型ウェルの一部が前記半導体基板の表面に露出している、請求項４に記載の半導体素子。
前記ドリフト層の表面に設けられた凹部をさらに備え、
前記金属層は、前記凹部に設けられ、
前記凹部は、前記第１導電型ウェルと接しない、
請求項３から５のいずれか一項に記載の半導体素子。
前記第１導電型ウェルと第２導電型の前記ドリフト層とにより形成される寄生ダイオードの内蔵電位は、前記ショットキーバリアダイオードの内蔵電位よりも大きい
請求項３から６のいずれか一項に記載の半導体素子。
前記ショットキーバリアダイオードの逆耐圧は、前記寄生ダイオードの逆耐圧以上である
請求項７に記載の半導体素子。
前記ショットキーバリアダイオードは、隣接する２つの前記第１導電型ウェルの間に位置する
請求項３から８のいずれか一項に記載の半導体素子。
前記ショットキーバリアダイオードを構成する前記ドリフト層の表面側端部の位置は、前記第１導電型ウェルの表面側端部よりも裏面側に位置する
請求項３から９のいずれか一項に記載の半導体素子。
前記ショットキーバリアダイオードを構成する前記ドリフト層の表面側端部の位置は、前記第１導電型ウェルの裏面側端部よりも表面側に位置する
請求項１０に記載の半導体素子。
前記ドリフト層よりも表面側に設けられたゲート電極と、
前記半導体基板の前記ドリフト層に接して設けられた、１以上の前記ショットキーバリアダイオードと
をさらに備え、
前記半導体基板を表面から見た場合に、複数の前記ショットキーバリアダイオードは、前記ゲート電極が設けられる活性領域部において均等に配置される
請求項２から１１のいずれか一項に記載の半導体素子。
前記ドリフト層よりも表面側に設けられたゲート電極をさらに備え、
前記半導体基板を表面から見た場合に、前記ショットキーバリアダイオードは、少なくとも一つの前記ゲート電極を囲んで設けられる
請求項２から１１のいずれか一項に記載の半導体素子。