DE19738324C1 - DMOS mit großer Kanalweite und hoher Avalanche-Festigkeit - Google Patents

DMOS mit großer Kanalweite und hoher Avalanche-Festigkeit

Info

Publication number
DE19738324C1
DE19738324C1 DE19738324A DE19738324A DE19738324C1 DE 19738324 C1 DE19738324 C1 DE 19738324C1 DE 19738324 A DE19738324 A DE 19738324A DE 19738324 A DE19738324 A DE 19738324A DE 19738324 C1 DE19738324 C1 DE 19738324C1
Authority
DE
Germany
Prior art keywords
cells
semiconductor
type
semiconductor substrate
cell
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
DE19738324A
Other languages
English (en)
Inventor
Frank Dr Rer Nat Pfirsch
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Siemens AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Siemens AG filed Critical Siemens AG
Priority to DE19738324A priority Critical patent/DE19738324C1/de
Priority to PCT/DE1998/002277 priority patent/WO1999012213A1/de
Application granted granted Critical
Publication of DE19738324C1 publication Critical patent/DE19738324C1/de
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0626—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a localised breakdown region, e.g. built-in avalanching region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Description

Die Erfindung betrifft einen DMOS-Transistor mit großer Ka­ nalweite und hoher Avalanche-Festigkeit nach dem Oberbegriff des Anspruchs 1.
Bei Leistungs-Halbleiterbauelementen werden mehrere Zellen auf einem Halbleitersubstrat angeordnet, die miteinander par­ allel geschaltet werden und als eine Einheit mit Anschlüssen nach außen versehen werden. Die Halbleiterbauelemente werden vorwiegend als vertikale DMOS-Transistoren mit "doppelt dif­ fundiertem" Source-Bereich hergestellt. Zur Verbesserung des Einschaltwiderstandes von DMOS-Transistoren ist es möglich, die konventionelle planare Gate-Struktur durch eine Struktur zu ersetzen, bei der die Gate-Elektrode in einen Graben ("Trench") im Halbleitersubstrat verlegt ist. Der MOS-Kanal befindet sich bei derartigen Strukturen an der vertikalen Trench-Wand. Dadurch wird einerseits der Widerstandsanteil des JFET im DMOS eliminiert, zum anderen läßt sich eine große Kanalweite erreichen.
Dieser Strukturaufbau hat jedoch den Nachteil, daß im Durch­ bruch durch Avalanchegeneration heiße Ladungsträger in das Gateoxid injiziert werden. Der elektrische Durchbruch ist in diesem Fall an den unteren Trench-Kanten lokalisiert, und das Gate wird beim Durchbruch durch die Injektion von Ladungsträ­ gern geschädigt.
Zur Herstellung eines avalanche-festen Bauelements wird in US 5 298 442 ein Trench-DMOS-Bauelement vorgeschlagen, bei dem der Avalanche-Durchbruch dadurch von den Trenchunterkanten ins Innere des Siliziums und damit weg von dem Gate verlegt wird, daß die DMOS-Zellen mit einem tiefer als die Trenchun­ terkante diffundierten, relativ hoch dotierten p-Gebiet (an der Oberfläche etwa 1018/cm3) versehen werden.
Dieser Aufbau des Halbleiterelements hat den Nachteil, daß das Zellenraster nach unten durch die laterale Ausdiffusion dieses zusätzlichen p-Gebiets begrenzt wird, so daß die prin­ zipiell beim Trench-DMOS mögliche große Kanaldichte, d. h. ein großes Verhältnis von Kanalweite zur Oberfläche des Halb­ leitersubstrats nicht erreicht werden kann.
Aufgabe der vorliegenden Erfindung ist es, ein Halbleiterbau­ element anzugeben, das durchbruchfest ist, ohne daß die Zel­ lendichte auf dem Substrat wesentlich reduziert wird.
Diese Aufgabe wird durch ein Halbleiterbauelement mit den Merkmalen nach Anspruch 1 gelöst. Die Unteransprüche beziehen sich auf vorteilhafte Ausführungsformen der Erfindung.
Erfindungsgemäß wird ein Halbleiterbauelement mit mehreren parallel geschalteten vertikalen, durch Feldeffekt gesteuer­ ten Zellen auf einem Halbleitersubstrat vorgeschlagen, wobei die Gate-Elektrode jeder Zelle in einem Graben in dem Halb­ leitersubstrat verläuft und ein Kanal in einer an das Gate angrenzenden Halbleiterschicht ausgebildet wird, das dadurch gekennzeichnet ist, daß bei einem ersten Anteil der Zellen die Halbleiterschicht im wesentlichen parallel zur Oberfläche des Substrats verlaufende ebene Grenzflächen aufweist und bei einem zweiten Anteil der Zellen die Halbleiterschicht minde­ stens einen Bereich aufweist, der sich tiefer als der Graben in das Halbleitersubstrat ausdehnt.
Es werden erfindungsgemäß damit (mindestens) zwei unter­ schiedliche Typen von DMOS-Zellen in einem im wesentlichen regelmäßigen Muster im Bauelement angeordnet, von denen der erste Zellentyp mit der Halbleiterschicht in Form einer im wesentlichen parallel zur Oberfläche des Substrats verlaufen­ den ebenen Schicht eine große Kanaldichte erlaubt, aber al­ lein nicht avalanche-fest ist. Der zweite Zellentyp mit einer Halbleiterschicht, die mindestens einen Bereich aufweist, der sich tiefer als der Graben in das Halbleitersubstrat aus­ dehnt, weist dagegen eine höhere Avalanche-Festigkeit auf. Da bei dem zweiten Typ der Durchbruch an einem tiefer gelegenen Punkt des n- oder p-Gebiets als an den unteren Trench-Kanten und damit bei einer niedrigeren Spannung auftritt, wird durch die Zellen des zweiten Typs die Avalanche-Festigkeit für das gesamte Bauelement sicherstellt und die Durchbruchspannung festgelegt.
Der Vorteil, zusätzlich zu den Zellen mit hoher Avalanche- Festigkeit Zellen auf dem Halbleitersubstrat anzuordnen, die diese Avalanche-Festigkeit nicht aufweisen, liegt darin, daß die Zellen mit der geringeren Avalanche-Festigkeit weniger Platz auf dem Halbleitersubstrat in Anspruch nehmen. Damit kann das Bauteil bei hoher Avalanche-Festigkeit gleichzeitig eine hohe Zellendichte aufweisen, da im Durchbruch die La­ dungsträger im wesentlichen durch die Zellen mit hoher Avalanche-Festigkeit fließen, die die niedrigere Durchbruch­ spannung aufweisen.
Je nach Anforderungen an die Avalanche-Festigkeit, d. h. an die thermische Belastbarkeit des Bauelements kann ein mehr oder weniger großer Flächenanteil von Zellen des zweiten Typs besetzt werden, während der Rest der Fläche mit Zellen des ersten Typs belegt wird. Bei gleichmäßiger Verteilung der Zellen vom ersten Typ und der Zellen vom zweiten Typ, die ei­ nen größeren Platzbedarf haben, über die Fläche des Halblei­ tersubstrats, kann die Wärme, die beim Durchbruch des Halb­ leiterbauelements entsteht, sehr gut über das gesamte Bauele­ ment verteilt werden, so daß damit erfindungsgemäß ein Bau­ element geschaffen wird, das auch durch hohe Leistungen im Durchbruch nicht beschädigt wird.
Vorzugsweise liegt das Verhältnis der Anzahl der Zellen vom ersten Typ zu der Anzahl der Zellen vom zweiten Typ zwischen 1 zu 4 und 1 zu 27 und wird durch den Flächenbedarf der Zel­ len vom zweiten Typ bestimmt.
Die einzelne Zelle kann dabei eine rechteckige bzw. quadrati­ sche Form oder eine hexagonale Form in der Draufsicht haben.
Die Erfindung wird zum besseren Verständnis unter Angabe von weiteren Merkmalen und Vorteilen anhand von zeichnerisch dar­ gestellten Ausführungsbeispielen im folgenden näher erläu­ tert.
Fig. 1 zeigt eine mögliche Anordnung der Zellen vom ersten Typ und vom zweiten Typ auf der Oberfläche des Halbleiter­ substrats gemäß der Erfindung,
Fig. 2 zeigt eine weitere mögliche Anordnung der Zellen vom ersten Typ und vom zweiten Typ auf der Oberfläche des Halb­ leitersubstrats gemäß der Erfindung,
Fig. 3 zeigt eine Zelle vom ersten Typ nach dem Stand der Technik im Querschnitt,
Fig. 4 zeigt eine Zelle vom zweiten Typ nach dem Stand der Technik im Querschnitt,
Fig. 5 zeigt eine Anordnung von Zellen vom zweiten Typ nach dem Stand der Technik.
Eine Zelle 3 vom ersten Typ eines Halbleiterelements 1 ist in Fig. 3 im Querschnitt dargestellt. Die Zelle 3 ist auf einem Halbleitersubstrat 2 aufgebaut. Auf der Oberfläche des Halb­ leitersubstrats 2 wird zur Herstellung einer Source eine er­ ste und eine zweite Oberflächendiffusion 8 und 9 erzeugt. In der dargestellten Ausführungsform ist das Halbleitersubstrat 2 vom n--Leitungstyp, die erste Oberflächendiffusion 8 vom n+-Leitungstyp und die zweite Oberflächendiffusion vom p+- Leitungstyp.
Neben den beiden Oberflächendiffusionen 8 und 9 wird ein Gra­ ben 5 in dem Halbleitersubstrat 2 erzeugt, in dem eine Gate- Elektrode 6 verläuft. Die Gate-Elektrode 6 ist von dem Halb­ leitersubstrat 2 durch eine Oxid-Schicht 7 getrennt, die auch das Halbleitersubstrat 2 an der Oberfläche bedeckt. Diese Oxid-Schicht 7 isoliert das Halbleitersubstrat 2 an der Ober­ fläche gegen eine Metallschicht 14, die zur Kontaktierung der Source das Halbleiterbauelement 1 bedeckt.
Unterhalb der Oberflächendiffusion 8 und 9 und zwischen zwei benachbarten Gräben 5 mit jeweils einer Gate-Elektrode 6 be­ findet sich eine Halbleiterschicht 10. Diese Halbleiter­ schicht 10 ist im wesentlichen eben und verläuft in etwa par­ allel zur Oberfläche des Halbleitersubstrats 2. Mit anderen Worten, sowohl die obere Grenzfläche der Halbleiterschicht 10 als auch die untere Grenzfläche der Halbleiterschicht 10 ver­ läuft in einem vorgegebenen Abstand von der Substratoberflä­ che. In der in Fig. 1 dargestellten Ausführungsform ist die Halbleiterschicht 10 vom p-Leitungstyp. In ihr bildet sich unter Wirkung des elektrischen Feldes von der Gate-Elektrode 6 ein leitender Kanal 13 für die Ladungsträger, der im we­ sentlichen parallel zur Gate-Elektrode 6 verläuft. Dieser Ka­ nal ist gestrichelt in den Figuren dargestellt.
In Fig. 4 ist eine Zelle 4 vom zweiten Typ dargestellt. Sie unterscheidet sich von der Zelle 3 vom ersten Typ durch einen Ausdehnungsbereich 11, der einen Teil der Halbleiterschicht 10 in Fig. ersetzt. Der Ausdehnungsbereich 11 hat anders als die Halbleiterschicht 10 in Fig. 3 in einem Ausdehnungsbe­ reich 11 eine in das Substrat gewölbte untere Grenzfläche. Diese sich nach unten in das Substrat 2 ausdehnende Grenzflä­ che ist tiefer im Substrat 2 und hat daher eine geringere Entfernung von der der Source gegenüberliegenden Drain 15. Daher kommt es beim einem Durchbruch der Zelle zu einer Loka­ lisierung des Durchbruchs an der Grenzfläche des Ausdehnungs­ bereichs 11 und nicht der Gate-Elektrode 6.
An den Ausdehnungsbereich 11 schließt sich an den Seiten zu den Gate-Elektroden 6 ein Randbereich 12 an, der dem seitli­ chen Ende der Halbleiterschicht 10 in der Zelle 3 des ersten Typs entspricht.
Der Ausdehnungsbereich 11 ist höher dotiert als die Halblei­ terschicht 10 und hat vorzugsweise an der Oberfläche eine Fremdatomkonzentration von etwa 1018/cm3. Damit der Ausdeh­ nungsbereich 11 bei der Herstellung "in die Tiefe" wandert, wird das Halbleitersubstrat 2 mit den Oberflächendiffusionen aufgeheizt. Dadurch wandern die diffundierten oder implan­ tierten Fremdatome tiefer in das Substrat 2, sie wandern aber auch lateral. Damit sie nicht die benachbarten Gräben errei­ chen, wird die Oberflächendiffusion anfänglich auf einer sehr kleinen Fläche auf der Oberfläche des Substrats erzeugt. Zu­ sätzlich muß auch der Abstand der Gräben voneinander entspre­ chend groß gewählt werden, so daß die Größe der Zellen 4 sehr viel größer als die der Zellen 3 ist.
Mit den Unterbrechungslinien in Fig. 4 ist angedeutet, daß die Zelle 4 von der zweiten Art eine sehr viel größere Late­ rale Ausdehnung hat als die Zelle 3 vom ersten Typ. Die Zel­ len 4 vom zweiten Typ haben vorzugsweise einen ca. 1 bis 1,5 µm breiten Graben 5 für das Gate 6 und das Gate-Oxid 7, der eine Tiefe von 2 µm hat, sowie einen Ausdehnungsbereich 11 mit 6 bis 8 µm Durchmesser. Der Durchmesser des Ausdehnungs­ bereiches ist dabei im wesentlichen bestimmt durch die Tiefe des Ausdehnungsbereiches von ca. 3 µm. Die Breite des Randbe­ reichs 12 beträgt ca. 1 µm, so daß sich eine laterale Gesamt­ ausdehnung der Zelle 4 vom zweiten Typ von ca. 8 bis 12 µm ergibt. Dagegen hat die Zelle 3 vom ersten Typ eine laterale Gesamtausdehnung von ca. 4 µm, da die Strukturgrößen nicht durch die laterale Ausdiffusion des den Kanalbereich definie­ renden Ausdehnungsbereichs 11 begrenzt werden.
Fig. 5 zeigt die Anordnung von Zellen 4 vom zweiten Typ in einem Halbleiterbauelement 1 nach dem Stand der Technik, wo­ bei die Zellen durch ihr Gate als Begrenzungslinie und eine schraffierte Fläche, die den Ausdehnungsbereich 11 andeuten soll, wiedergegeben sind. Auf dem Substrat 2 des Bauelements 1 können wegen der Größe der Zellen 4 nur eine bestimmte An­ zahl von Zellen 4 untergebracht werden. Damit ergibt sich bei einem gegebenen Umfang der Oberfläche des Halbleitersubstrats die in Fig. 5 gezeigte dichteste Packung.
In Fig. 1 und 2 ist eine Anordnung von Zellen bei einem er­ findungsgemäßen Halbleiterbauelement 1 dargestellt, wobei die Flächenausdehnung einer Zelle 3 vom ersten Typ nur ein neun­ tel bzw. ein viertel der einer Zelle 4 des zweiten Typs be­ trägt. Die Zellen 3 der ersten Art sind nur als Quadrate dar­ gestellt, wobei die Begrenzungslinien den Gate-Elektroden der Zellen entsprechen. Wie ersichtlich ist, kann die Kanaldichte W gegenüber der Anordnung aus Fig. 5 deutlich vergrößert wer­ den. Anordnungen mit noch größerer Kanaldichte, die natürlich auch eine geringere Strukturgröße erfordert, sind denkbar. Ähnliche Anordnungen wie die in Fig. 1 und 2 gezeigten lassen sich auch für nichtquadratische Zellen (z. B. Sechsecke), un­ terschiedliche Arten von Vielecken für die beiden Zellentypen (z. B. Quadrate kombiniert mit Achtecken) oder Streifenstruk­ turen finden. Von der Symmetrie der Zellen hängt auch die Symmetrie der Anordnung der Zellen untereinander ab. In der Symmetrie in Fig. 1 sind die Zellen 4 auf waagerecht oder senkrecht verlaufenden Linien angeordnet, in Fig. 2 liegen die Zellen 4 auf diagonal verlaufenden Linien auf dem Halb­ leiterbauelement 1. Die Wahl der Symmetrie hängt bei der praktischen Umsetzung von der Form des Umfangs der Oberfläche des Halbleitersubstrats 2 ab.
Mit der Anordnung von Zellen 3 und 4 auf demselben Substrat 2 läßt sich gegenüber einem Halbleiterbauelement 1 mit aus­ schließlich Zellen 4 vom zweiten Typ ein niedrigerer Ein­ schaltwiderstand und gegenüber einem Halbleiterbauelement 1 mit ausschließlich Zellen 3 vom ersten Typ eine höhere Avalanche-Festigkeit erreichen. Die Oberfläche des Halblei­ tersubstrats wird durch die Verwendung von zwei Zellentypen bezüglich Einschaltwiderstand optimal ausgenutzt.
Die Anordnung und Aufteilung der einzelnen Zellen auf dem Substrat wird vorzugsweise so gewählt, daß eine optimale Wär­ meableitung aus dem Halbleiterbauelement 1 oder eine mög­ lichst gleichmäßige Verteilung der Wärme über das Halbleiter­ bauelement 1 ohne zu große thermische Belastung kleiner Ge­ biete möglich wird. Das Verhältnis der Anzahl der Zellen 3 und der Zellen 4 ist 27 zu 1 in Fig. 1 und 4 zu 1 in Fig. 2, das Verhältnis der durch die Zellen 3 vom ersten Typ belegten Fläche zu der durch die Zellen 4 vom zweiten Typ belegten Fläche beträgt 3 zu 1 bei der Geometrie in Fig. 1 und 1 zu 1 bei der Geometrie in Fig. 2. Diese Werte werden bevorzugt bei quadratischen Elementarzellen 3 und 4, können jedoch für an­ dere Grundformen der Elementarzellen deutlich abweichen.
Bezugszeichenliste
1
Halbleiterbauelement
2
Halbleitersubstrat
3
Zelle vom ersten Typ
4
Zelle vom zweiten Typ
5
Graben
6
Gate-Elektrode
7
Oxid-Schicht
8
erste Oberflächendiffusion
9
zweite Oberflächendiffusion
10
Halbleiterschicht
11
Ausdehnungsbereich
12
Randbereich
13
Kanal
14
Metallschicht
15
Drain

Claims (7)

1. Halbleiterbauelement (1) mit mehreren parallel geschalte­ ten vertikalen, durch Feldeffekt gesteuerten Zellen (3, 4) auf einem Halbleitersubstrat (2), wobei die Gate-Elektrode (6) jeder Zelle (3, 4) in einem Graben (5) in dem Halblei­ tersubstrat (2) verläuft und ein Kanal (13) in einer an das Gate angrenzenden Halbleiterschicht (10) ausgebildet wird, dadurch gekennzeichnet, daß
bei einem ersten Anteil der Zellen (3) die Halbleiter­ schicht (10) im wesentlichen parallel zur Oberfläche des Halbleitersubstrats (2) verlaufende ebene Grenzflächen auf­ weist und
bei einem zweiten Anteil der Zellen (4) die Halbleiter­ schicht (10) mindestens einen Ausdehnungsbereich (11) auf­ weist, der sich tiefer als der Graben (5) in das Halblei­ tersubstrat (2) ausdehnt.
2. Halbleiterbauelement nach Anspruch 1, dadurch gekenn­ zeichnet, daß die Anordnung und die Anzahl der beiden Zel­ lentypen so gewählt ist, daß sich im Durchbruch eine gleichmäßige Wärmeverteilung über das Halbleiterbauelement (1) ergibt und die Temperatur im Halbleiterbauelement (1) einen vorgegebenen Wert nicht überschreitet.
3. Halbleiterbauelement nach Anspruch 1, dadurch gekenn­ zeichnet, daß die Anzahl der Zellen (3) vom ersten Typ zwi­ schen viermal und siebenundzwanzigmal so groß ist wie die Anzahl der Zellen (4) vom zweiten Typ.
4. Halbleiterbauelement nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß der Ausdehnungsbereich (11) ca. 1,5-mal so tief ist wie der Graben (5).
5. Halbleiterbauelement nach einem der vorangehenden Ansprü­ che, dadurch gekennzeichnet, daß die Zellen (4) vom zweiten Typ in einer regelmäßigen Struktur mit rechteckigen Elemen­ tarzellen angeordnet sind.
6. Halbleiterbauelement nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß die Zellen (4) vom zweiten Typ in einer regelmäßigen Struktur mit hexagonalen Elementar­ zellen angeordnet sind.
7. Halbleiterbauelement nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß die Zellen (4) vom zweiten Typ in einer regelmäßigen Struktur mit streifenförmigen Elemen­ tarzellen angeordnet sind.
DE19738324A 1997-09-02 1997-09-02 DMOS mit großer Kanalweite und hoher Avalanche-Festigkeit Expired - Fee Related DE19738324C1 (de)

Priority Applications (2)

Application Number Priority Date Filing Date Title
DE19738324A DE19738324C1 (de) 1997-09-02 1997-09-02 DMOS mit großer Kanalweite und hoher Avalanche-Festigkeit
PCT/DE1998/002277 WO1999012213A1 (de) 1997-09-02 1998-08-07 Dmos mit grosser kanalweite und hoher avalanche-festigkeit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE19738324A DE19738324C1 (de) 1997-09-02 1997-09-02 DMOS mit großer Kanalweite und hoher Avalanche-Festigkeit

Publications (1)

Publication Number Publication Date
DE19738324C1 true DE19738324C1 (de) 1998-09-03

Family

ID=7840964

Family Applications (1)

Application Number Title Priority Date Filing Date
DE19738324A Expired - Fee Related DE19738324C1 (de) 1997-09-02 1997-09-02 DMOS mit großer Kanalweite und hoher Avalanche-Festigkeit

Country Status (2)

Country Link
DE (1) DE19738324C1 (de)
WO (1) WO1999012213A1 (de)

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5298442A (en) * 1988-12-27 1994-03-29 Siliconix Incorporated Trench DMOS power transistor with field-shaping body profile and three-dimensional geometry

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0416805B1 (de) * 1989-08-30 1996-11-20 Siliconix, Inc. Transistor mit Spannungsbegrenzungsanordnung
EP0746030B1 (de) * 1995-06-02 2001-11-21 SILICONIX Incorporated Grabengate-Leistungs-MOSFET mit Schutzdioden in periodischer Anordnung
JP2987328B2 (ja) * 1995-06-02 1999-12-06 シリコニックス・インコーポレイテッド 双方向電流阻止機能を備えたトレンチ型パワーｍｏｓｆｅｔ
US5661322A (en) * 1995-06-02 1997-08-26 Siliconix Incorporated Bidirectional blocking accumulation-mode trench power MOSFET
US5856692A (en) * 1995-06-02 1999-01-05 Siliconix Incorporated Voltage-clamped power accumulation-mode MOSFET

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5298442A (en) * 1988-12-27 1994-03-29 Siliconix Incorporated Trench DMOS power transistor with field-shaping body profile and three-dimensional geometry

Also Published As

Publication number Publication date
WO1999012213A1 (de) 1999-03-11

Similar Documents

Publication Publication Date Title
DE112014000679B4 (de) Isolierschichtsiliciumcarbidhalbleiterbauteil und Verfahren zu dessen Herstellung
DE10303335B4 (de) Halbleiterbauteil
DE10239815B4 (de) Insulated-Gate-Halbleiterbauelement und Verfahren zur Herstellung von diesem
DE102005052734B4 (de) Halbleiterstruktur, Verfahren zum Betreiben einer Halbleiterstruktur und Verfahren zum Herstellen einer Halbleiterstruktur
DE19811297B4 (de) MOS-Halbleitervorrichtung mit hoher Durchbruchspannung
DE19620021B4 (de) Halbleitervorrichtung des Grabentyps
DE19828669C2 (de) Lateraler IGBT in SOI-Bauweise und Verfahren zur Herstellung
DE102005023668B3 (de) Halbleiterbauelement mit einer Randstruktur mit Spannungsdurchbruch im linearen Bereich
EP1155458B1 (de) Feldeffekt-transistoranordnung mit einer grabenförmigen gate-elektrode und einer zusätzlichen hochdotierten schicht im bodygebiet
CH660649A5 (de) Mosfet-anordnung.
WO1999023703A1 (de) Hochspannungsfeste randstruktur für halbleiterbauelemente
DE3331329A1 (de) Vertikales mosfet-bauelement
DE112013006905B4 (de) IGBT mit Verwendung einer Grabengateelektrode
DE19949364A1 (de) Halbleiterbauteil mit MOS-Gate-Steuerung und Grabenstruktur
EP1145324A2 (de) Mos-transistorstruktur mit einer trench-gate-elektrode und einem verringerten spezifischen einschaltwiderstand und verfahren zur herstellung einer mos-transistorstruktur
WO2000033385A1 (de) Mos-feldeffekttransistor mit hilfselektrode
DE102008044408A1 (de) Halbleiterbauelementanordnung mit niedrigem Einschaltwiderstand
DE102018203693A1 (de) Halbleitervorrichtung
DE102013217850A1 (de) Siliziumcarbid-Halbleitervorrichtung
DE3787484T2 (de) Verdrahtungsentwurf für bipolare und unipolare Transistoren mit isoliertem Gate.
DE102005049799A1 (de) Halbleiterbauteil und Verfahren zu seiner Herstellung
DE102004058021A1 (de) Halbleitervorrichtung und Verfahren zu deren Herstellung
DE102017114681A1 (de) Halbleitervorrichtung mit einer verringerten Oberflächendotierung in einem Randabschlussbereich und Verfahren zu ihrer Herstellung
DE102004059453A1 (de) Halbleitervorrichtung
DE102020116653B4 (de) Siliziumcarbid-halbleiterbauelement

Legal Events

Date Code Title Description
8100 Publication of the examined application without publication of unexamined application
D1 Grant (no unexamined application published) patent law 81
8364 No opposition during term of opposition
R081 Change of applicant/patentee

Owner name: INFINEON TECHNOLOGIES AG, DE

Free format text: FORMER OWNER: SIEMENS AKTIENGESELLSCHAFT, 80333 MUENCHEN, DE

Effective date: 20111107

R119 Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee