CH660649A5 - Mosfet-anordnung. - Google Patents

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CH660649A5 CH7696/81A CH769681A CH660649A5 CH 660649 A5 CH660649 A5 CH 660649A5 CH 7696/81 A CH7696/81 A CH 7696/81A CH 769681 A CH769681 A CH 769681A CH 660649 A5 CH660649 A5 CH 660649A5
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CH7696/81A
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Thomas Herman
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Description

Die Erfindung betrifft eine MOSFET-Anordnung mit einem Halbleiterplättchen eines ersten Leitfähigkeitstyps, das zwei parallele Oberflächen besitzt, wobei eine erste der Oberflächen eine Vielzahl von gleich beabstandeten, symmetrisch angeordneten, polygonalen Grundbereichen des zweiten, dem ghenann-ten ersten entgegengesetzten Leitfähigkeitstyp aufweist.
Es stellt sich bei MOSFET-Anordnungen der genannten Art die Aufgabe, eine möglichst grosse, wirksame Kanalbreite zu erzielen, um einen grossen Durchlassstrom bei zulässigen Stromdichten zu gewährleisten.
Dies wird erfindungsgemäss dadurch erreicht, dass innerhalb jedes der Grundbereiche ein entsprechender, polygonaler Source-Bereich des ersten Leitfähigkeitstyps angeordnet ist und sich zur ersten Oberfläche erstreckt und weiter durch eine auf dieser Oberfläche zwischen den Source-Bereichen angeordnete Gate-Isolierschicht, eine auf dieser Gate-Isolierschicht angeordnete Gate-Elektrode, eine auf der zweiten Oberfläche angeordnete Drain-Elektrode, eine einzige, zusammenhängende Source-Elektrode, die mit den polygonalen Source-Bereichen verbun-den.ist, eine entsprechende, ringförmige Kanalanordnung, die zwischen dem äusseren Rand jedes der polygonalen Source-Bereiche und dem äusseren Rand des dazugehörenden Grundbereiches sowie unter der Gate-Isolierschicht verläuft, wobei jeder der polygonalen Grundbereiche äussere Seitenkanten aufweist, die parallel zu entsprechenden Seitenkanten von benachbarten, polygonalen Grundbereichen verlaufen und wobei parallele Seitenkanten durch gemeinsame Zwischenbereiche seitlich voneinander beabstandet sind, die zentral unter der Gate-Isolierschicht angeordnet sind und die vom ersten Leitfähigkeitstyp sind, und ferner durch einen unter den Zwischenbereichen befindlichen und mit diesen zusammenhängenden Bereich, wobei die Zwischenbereiche in Serie mit dem darunterliegenden Bereich im Strompfad von der Source-Elektrode zur Drain-Elektrode liegen und wobei die parallelen Seitenkanten der polygonalen Grundbereiche einen minimalen Abstand haben um eine hohe Packungsdichte zu erzielen.
Gemäss einer bevorzugten Ausführungsform der Erfindung können die einzelnen im Abstand voneinander angeordneten Source-Bereiche eine Sechseck-Konfiguration besitzen, um einen konstanten Abstand entlang der Hauptlänge der auf der Halbleiterkörperoberfläche angeordneten Source-Bereiche zu gewährleisten. Es kann eine ausserordentlich grosse Zahl derartiger kleiner sechseckiger Source-EIemente auf der gleichen Oberfläche des Halbleiterkörpers für eine gegebene Anordnung vorgesehen werden. Beispielsweise können 6600 hexagonale bzw. sechseckförmige Source-Bereiche auf einer Plättchenbzw. Chip-Fläche der Abmessung von etwa 2540 x 3556 [im gebildet werden, zur Erzeugung einer effektiven Kanalbreite von etwa 55,8 cm, wodurch eine sehr hohe Stromkapatität der Anordnung gewährleistet wird.
Der Zwischenraum zwischen benachbarten Source-Ele-menten kann ein polykristallines Silicium-Gate oder irgendein anderweitiges Gate-Gebilde enthalten, wobei das Gate-Gebilde über die Oberfläche der Halbleiteranordnung mittels länglicher Gate-Kontaktfinger kontaktiert wird, welche einen guten Kontakt über die gesamte Oberfläche der Anordnung gewährleisten.
Die einzelnen polygonalen Source-Bereiche werden durch eine zusammenhängende Source-Elektrode kontaktiert. Diese steht mit den einzelnen polygonalen Source-Elementen vorzugsweise durch Öffnungen in einer die Source-Bereiche bedeckenden Isolierschicht in Kontaktberührung, welche Öffnungen mittels herkömmlicher D-MOS-Lichtdruckverfahren erzeugt werden können. Sodann wird vorteilhaft ein kissenförmiger Source-Anschlussbereich für den Source-Anschlussleiter und ein kissenförmiger Gate-Anschlussbereich für die länglichen Gate-Finger vorgesehen, sowie ein Drain-Anschlussbereich auf der gegenüberliegenden Oberfläche der Halbleiteranordnung.
Eine Vielzahl derartiger Anordnungen können in einem einzigen Halbleiterplättchen gebildet werden, und die einzelnen Elemente können durch Anreiss- bzw. Ritz-Linien oder nach einem beliebigen anderweitigen Verfahren voneinander getrennt werden.
In einer weiteren vorteilhaften Ausführung weist der den Kanal unterhalb dem Gate-Oxyd definierende p-Bereich einen verhältnismässig tief eindiffundierten Teil unterhalb der Source auf, derart, dass der p-Diffusionsbereich in der den Hauptkörper der Anordnung bildenden n(-)-Epitaxialschicht einen grösseren Krümmungsradius besitzt. Es hat sich ergeben, dass dieser tiefer eindiffundierte Bereich bzw. diese tiefer eindiffundierte Sperrschicht eine Verbesserung des Spannungsgradienten am Rand der Anordnung erbringt und so die Verwendung der Anordnung mit höheren Sperrspannungen ermöglicht.
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Im folgenden werden Ausführungsbeispiele der Erfindung anhand der Zeichnungen beschrieben, in dieser zeigen
Fig. 1 in Draufsicht eine fertiggestellte MOSFET-Anord-nung auf einem Halbleiterplättchen vor der Abtrennung des Elements vom übrigen Teil des Plättchens,
Fig. 2 in vergrösserter Detailansicht das Gate-Kissen zur Veranschaulichung der Beziehung zwischen dem Gate-Kontakt und den Source-Vielecken im Bereich des Gate-Kissens,
Fig. 3 in Detail-Draufsicht einen kleinen Teil des Source-Bereiches in einem Verfahrensstadium während der Herstellung der Anordnung,
Fig. 4 eine Schnittansicht zu Fig. 3 im Schnitt längs der Linie 14-14 in Fig. 3,
Fig. 5 eine der Fig. 4 entsprechende Ansicht mit zusätzlicher Anbringung eines Gates aus polykristallinem Silicium, einer Source-Elektrodenvorrichtung sowie einer Drain-Elektrode an dem Plättchen.
Die Figuren 3 und 4 zeigen die Anordnung vor der Aufbringung der Gate-, Source- und Drain-Elektroden. Die Herstellung kann nach einem beliebigen Verfahren erfolgen, einschlieslich dem D-MOS-Herstellungsverfahren und Ionenimplantationsverfahren zur zweckmässigsten Erzeugung der Sperrschicht und Anbringung der Elektroden.
Die Anordnung wird als eine N-Kanal-Anordnung vom Anreicherungstyp beschrieben. Selbstverständlich eignet sich die Erfindung jedoch auch für P-Kanal-Anordnungen und solche vom Verarmungstyp.
Die Anordnung gemäss den Figuren 3 und 4 weist eine Vielzahl polygonaler Source-Bereiche auf der einen Oberfläche der Anordnung auf, und zwar sind diese polygonalen Bereiche vorzugsweise sechseckförmig. Auch andere Formgebungen, wie beispielsweise rechteckige oder quadratische, könnten Anwendung finden, jedoch gewährleistet die Hexagonalform gleich-mässigere Abstände zwischen den Umfängen benachbarter Source-Bereiche.
Gemäss den Figuren 3 und 4 werden die hexagonalen Source-Bereiche in einem Halbleitergrundkörper oder -plättchen erzeugt, bei dem es sich um ein N-Plättchen 120 aus einkristallinem Silicium handeln kann, auf dem ein dünner N(-)-Epitaxialbereich 121 agbeschieden ist, wie am besten aus Fig. 4 ersichtlich. Sämtliche Sperrschichten werden in dem Epitaxial-bereich 121 gebildet. Mittels geeigneter Masken werden in der einen Oberfläche des Halbleiterplättchenbereichs 121 eine Vielzahl von p-Bereichen nach Art der Bereiche 122 und 123 in den Fig. 3 und 4 erzeugt, wobei diese Bereiche eine allgemein polygonale, und vorzugsweise hexagonale Konfiguration besitzen.
Es wird eine sehr grosse Anzahl derartiger polygonaler Bereiche erzeugt. Beispielsweise werden in einer Anordnung mit Oberflächenabmessungen von 2540 x 3556 |xm2 etwa 6600 polygonale Bereiche gebildet, wodurch eine Gesamtkanalbreite von etwa 558 800 |xm erzeugt wird. Jeder dieser Polygonalbereiche kann jeweils eine — in Richtung senkrecht zu zwei gegenüberliegende Seiten des Vielecks gemessene — Breite von etwa 25 (im oder weniger besitzen. Die Bereiche weisen untereinander einen Abstand von etwa 15 (im auf, gemessen in Richtung senkrecht zwischen benachbarten geradlinigen Seiten benachbarter Polygonalbereiche.
Die P( + )-Bereiche 122 und 123 besitzen eine Tiefe d von vorzugsweise etwa 5 Mikron zur Erzielung einer hohen, zuverlässigen Feldstärkecharakteristik. Jeder der P-Bereiche besitzt jeweils einen äusseren Schelf-Bereich, d.h. einen Bereich geringerer Tiefe, in Gestalt der Schelfbereiche 124 bzw. 125 für die P-Bereiche 122 bzw. 123, mit einer Tiefe s von etwa 1,5 Mikron. Diese Tiefe soll möglichst klein sein, um den kapazitiven Widerstand der Anordnung zu verringern.
Die einzelnen Vieleckbereiche einschliesslich der Vieleckbereiche 122 und 123 erhalten jeweils N( + )-Vieleck-Ringbereiche 126 bzw. 127. Die Schelfbereiche 124 bzw. 125 befinden sich unterhalb dieser Bereiche 126 bzw. 127. Diese N( + )-Bereiche 126 und 127 wirken mit einem relativ leitfähigen N( + )-Bereich 128, d.h. dem zwischen benachbarten P-Vielecken angeordneten N( + )-Bereich, in dem Sinne zusammen, dass sie die verschiedenen Kanäle zwischen den Source-Bereichen und einem weiter unten beschriebenen Drain-Kontakt definieren.
Die hochleitenden N( + )-Bereiche 127 ergeben einen sehr niedrigen Durchlass-Widerstand für die Anordnung.
Aus den Fig. 3 und 4 ist ersichtlich, dass die gesamte Oberfläche des Plättchens mit einer Oxydschicht oder einer Kombination aus herkömmlichen Oxyd- und Nitrid-Schichten überzogen ist, die zur Bildung der verschiedenen Sperrschichten erzeugt werden. Diese Schicht ist in Form der Isolierschicht 130 dargestellt. Die Isolierschicht 130 ist mit vieleckförmigen Öffnungen nach Art der Öffnungen 131 und 132 unmittelbar über den Vieleckbereichen 122 und 123 versehen. Die Begrenzungen der Öffnungen 131 und 132 liegen über den N( + )-Source-Ring-bereichen 126 bzw. 127 für die Bereiche 122 bzw. 123. Die nach der Herstellung der vieleckförmigen Öffnungen verbleibenden Oxydstreifen 130 definieren das Gate-Oxyd für die Anordnung.
Sodann können, wie in Fig. 5 veranschaulicht, Elektroden auf die Anordnung aufgebracht werden. Diese Elektroden umfassen ein Netz bzw. Gitter aus polykristallinem Silicium, mit über den Oxydabschnitten 130 liegenden Abschnitten 140, 141 und 142 aus polykristallinem Silicium.
Sodann wird auf dem Polysilicium-Gitter 140 ein Silicium-dioxyd-Überzug abgeschieden; dieser Überzug ist in Fig. 5 durch die Überzugsabschnitte 145, 146 und 147 dargestellt, welche die Polysilicium-Steuerelektrode und die nachfolgend über der gesamte Oberseite des Plättchens abgeschiedene Source-Elektrode isolieren. Die Source-Elektrode ist in Fig. 5 in Gestalt eines leitenden Überzugs 150 veranschaulicht, der aus einem beliebigen Material, wie beispielsweise Aluminium, bestehen kann. Des weiteren wird auch eine Drain-Elektrode 151 auf die Anordnung aufgebracht.
Die so erhaltene Anordnung gemäss Fig. 5 ist eine Anordnung vom N-Kanal-Typ, bei welcher jeweils Kanalbereiche zwischen den einzelnen Source-Bereichen und dem Hauptkörper aus dem Halbleitermaterial gebildet sind, der schliesslich zu der Drain-Elektrode 151 führt. Im einzelnen ist ein Kanalbereich 160 zwischen den mit der Source-Elekltrode 150 verbundenen ringförmigen Source-Bereich 126 und dem letztlich mit der Drain-Elektrode 151 verbundenen N( + )-Bereich 128 gebildet. Der Kanal 160 wird beim Anlegen einer geeigneten Steuerspannung an das Gate 140 in N-Leitfähigkeit invertiert. Entsprechend sind Kanäle 161 und 162 zwischen dem mit dem Leiter 150 verbundenen Source-Bereich 126 und dem zur Drain-Elektrode 151 führenden umgebenden N( + )-Bereich 128 gebildet. Beim Anlegen einer geeigneten Steuerspannung an das Gate aus polykristallinem Silicium (einschliesslich dem Finger 141 in Fig. 5) werden die Kanäle 161 und 162 leitfähig und gestatten eine Majoritätsladungsträgerleitung von der Source-Elektrode 150 zur Drain-Elektrode 151.
Die einzelnen Source-Bereiche bilden dabei parallele Leiterpfade, wobei beispielsweise die Kanäle 163 und 164 unter dem Gate-Element 142 eine Ladungsträgerleitung von dem Source-Ring 127 und einem N-Source-Streifen 170 zu dem N( + )-Bereich 128 und von da zur Drain-Elektrode 151 gewährleisten.
In der Darstellung der Fig. 4 und 5 ist ein endseitiger P-Bereich 171 veranschaulicht, welcher den Rand des Plättchens umschliesst.
Der Kontakt 150 in Fig. 5 ist vorzugsweise ein Aluminiumkontakt. Wie ersichtlich, liegt der Kontaktbereich für den Kontakt 150 vollständig über dem tieferen Teil des P-Bereichs 122 und in Ausrichtung mit diesem tieferen Bereich. Diese Anordnung wurde getroffen, da es sich ergeben hat, dass für die Elektrode 150 verwendetes Aluminium sehr dünne Bereiche des
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P-Materials spikeartig durchdringen könnte. Ein wesentliches Merkmal besteht daher darin, zu gewährleisten, dass der Kontakt 150 grundsätzlich über den tieferen Teilen der P-Bereiche, nach Art der P-Bereiche 122 und 123, liegt. Diese Massnahme gestattet dann, dass die durch die ringförmigen flacheren Schelfbereiche 124 und 125 definierten aktiven Kanalbereiche so dünn sein können, wie dies zur wesentlichen Verringerung der Kapazitanz der Anordnung erwünscht ist.
Fig. 1 veranschaulicht eine vollständig fertiggestellte Anordnung unter Verwendung des polygonalen oder Vieleckmusters für die Source-Bereiche gemäss Fig. 5. Die in Fig. 1 veranschaulichte vollständige Anordnung liegt innerhalb der Reissbzw. Ritzbereiche 180, 181, 182 und 183, mittels welcher eine Vielzahl derartiger einstückiger Anordnungen, die jeweils eine Abmessung von 2540 x 3556 p.m.2 besitzen, aus dem Körper des Halbleiterplättchens herausgebrochen werden können.
Die beschriebenen Polygon- bzw. Vieleckbereiche sind in einer Vielzahl von Zellen und Spalten angeordnet. Beispielsweise entfallen auf die Abmessungen A von etwa 2108 (j,m 65 Spalten derartiger Polygon- bzw. Vieleckbereiche. Die Abmessung B von etwa 3760 (im kann beispielsweise 100 Zeilen derartiger Polygon- bzw. Vieleckbereiche enthalten. Auf die Abmessung C zwischen einem Source-Anschlusskissen 190 und einem Gate-Anschlusskissen 191 können 82 Zeilen von Polygon- bzw. Vieleckelementen entfallen.
Das Source-Anschlusskissen 190 ist ein verhältnismässig schwerer Metallabschnitt, der direkt mit der Aluminium-Source-Elektrode 150 verbunden ist und eine bequeme Anschlussverbindung zu der Source ermöglicht.
Das Gate-Anschlusskissen 191 ist elektrisch mit mehreren 5 langgestreckten Fingern 192, 193, 194 und 195 verbunden, welche sich symmetrisch über die Aussenoberfläche des die Polygon- bzw. Vieleckbereiche enthaltenden Flächenbereichs erstrecken und die elektrische Anschlussverbindung zu dem Polysilicium-Gate herstellen, wie anhand Fig. 2 beschrieben io wird.
Der Aussenumfang der Anordnung schliesslich enthält den tiefen P( + )-Diffusionsring 171, der mit einer in Fig. 1 veranschaulichten Feldplatte 201 verbunden sein kann.
In Fig. 2 sind Teile des Gate-Kissens 191 und der Gate-i5 Finger 194 und 195 dargestellt. Zur Verringerung der RC-Verzögerungskonstante der Anordnung ist es erwünscht, eine Vielzahl von Kontakten zu dem Polysilicium-Gate herzustellen. Das Polysilicium-Gate weist mehrere Bereiche nach Art der Bereiche 210, 211, 212 usw. auf, welche sich auswärts erstrecken 20 und Fortsätze des Gate-Kissens und der Gate-Kissenelemente 194 und 195 aufnehmen. Die Polysilicium-Gate-Bereiche können bei der Herstellung des Oxydüberzugs 145, 146, 147 in Fig. 5 freiliegend verbleiben und werden nicht mit der Source-Elektrode 50 überzogen. Es ist zu beachten, dass es sich bei der 25 Achse 220 in Fig. 2 um die in Fig. 1 gezeigte Symmetrieachse 220 handelt.
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3 Blätter Zeichnungen

Claims (5)

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1. MOSFET-Anordnung mit einem Halbleiterplättchen (121) eines ersten Leitfähigkeitstyps, das zwei parallele Oberflächen besitzt, wobei eine erste der Oberflächen eine Vielzahl von gleich beabstandeten, symmetrisch angeordneten, polygonalen Grundbereichen (122, 123) des zweiten, dem genannten ersten entgegengesetzten Leitfähigkeitstyp aufweist, dadurch gekennzeichnet, dass innerhalb jedes der Grundbereiche ein entsprechender, polygonaler Source-Bereich (126, 127) des ersten Leitfähigkeitstyps angeordnet ist und sich zur ersten Oberfläche erstreckt und weiter gekennzeichnet durch eine auf dieser Oberfläche zwischen den Source-Bereichen (126, 127) angeordnete Gate-Isolierschicht (130), eine auf dieser Gate-Isolierschicht (130) angeordnete Gate-Elektrode (141), eine auf der zweiten Oberfläche angeordnete Drain-Elektrode (151), eine einzige, zusammenhängende Source-Elektrode (150), die mit den polygonalen Source-Bereichen (126, 127) verbunden ist, eine entsprechende, ringförmige Kanalanordnung (161, 162), die zwischen dem äusseren Rand jedes der polygonalen Source-Bereiche und dem äusseren Rand des dazugehörenden Grundbereichs sowie unter der Gate-Isolierschicht (130) verläuft, wobei jeder der polygonalen Grundbereiche (122, 123) äussere Seitenkanten aufweist, die parallel zu entsprechenden Seitenkanten von benachbarten, polygonalen Grundbereichen verlaufen und wobei parallele Seitenkanten durch gemeinsame Zwischenbereiche (128) seitlich voneinander beabstandet sind, die zentral unter der Gate-Isolierschicht (13) angeordnet sind und die vom ersten Leitfähigkeitstyp sind, und ferner gekennzeichnet durch einen unter den Zwischenbereichen (128) befindlichen und mit diesen zusammenhängenden Bereich (121), wobei die Zwischenbereiche (129) in Serie mit dem darunterliegenden Bereich (121) im Strompfad von der Source-Elektrode (150) zur Drain-Elektrode (151) liegen und wobei die parallelen Seitenkanten der polygonalen Grundbereiche (122, 123) einen minimalen Abstand haben, um eine hohe Packungsdichte zu erzielen.
2. MOSFET-Anordnung nach Anspruch 1, dadurch gekennzeichnet, dass der Aussenumfang jedes Grundbereiches (122, 123) und jedes Source-Bereiches (126, 127) hexagonal ist.
2
PATENTANSPRÜCHE
3. MOSFET-Anordnung nach Anspruch 2, dadurch gekennzeichnet, dass der gemeinsame Zwischenbereich (128) eine wesentlich höhere Leitfähigkeit aufweist, als der darunterliegende Bereich (121).
4. MOSFET-Anordnung nach Anspruch 3, dadurch gekennzeichnet, dass jeder der polygonalen Grundbereiche eine relativ tiefe, mittlere Zone (124, 125) aufweist, wobei die polygonalen Source-Bereiche ringförmig ausgebildet sind und die weniger tiefen, äusseren Zonen sich unterhalb den entsprechenden ringförmigen Source-Bereichen befinden.
5. MOSFET-Anordnung nach Anspruch 4, gekennzeichnet durch mehr als 1000 polygonale Source-Bereiche, von denen jeder eine Breite von ca. 25 (im aufweist.
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