CS222676B2 - High-capacity mosfet device - Google Patents

High-capacity mosfet device Download PDF

Info

Publication number
CS222676B2
CS222676B2 CS796589A CS658979A CS222676B2 CS 222676 B2 CS222676 B2 CS 222676B2 CS 796589 A CS796589 A CS 796589A CS 658979 A CS658979 A CS 658979A CS 222676 B2 CS222676 B2 CS 222676B2
Authority
CS
Czechoslovakia
Prior art keywords
region
type
gate
electrode
electrodes
Prior art date
Application number
CS796589A
Other languages
English (en)
Inventor
Alexander Lidow
Thomas Herma
Vladimir Rumennik
Original Assignee
Int Rectifier Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Family has litigation
First worldwide family litigation filed litigation Critical https://patents.darts-ip.com/?family=26715426&utm_source=google_patent&utm_medium=platform_link&utm_campaign=public_patent_search&patent=CS222676(B2) "Global patent litigation dataset” by Darts-ip is licensed under a Creative Commons Attribution 4.0 International License.
Application filed by Int Rectifier Corp filed Critical Int Rectifier Corp
Publication of CS222676B2 publication Critical patent/CS222676B2/cs

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0873—Drain regions
    • H01L29/0878—Impurity concentration or distribution
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7809—Vertical DMOS transistors, i.e. VDMOS transistors having both source and drain contacts on the same surface, i.e. Up-Drain VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate

Landscapes

  • Microelectronics & Electronic Packaging (AREA)
  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Bipolar Transistors (AREA)
  • Thyristors (AREA)
  • Amplifiers (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Electronic Switches (AREA)

Description

Vynález se týká vysokovýkonového zařízení MOSFET s poměrně nízkým zpožSovacím odporem v plně vodivém stavu a s poměrně vysokým závěrným napětím.
Vynález se týká zejména zařízení MOSFET, totiž tranzistorů řízených elektrickým polem (Metali Oxide Semiconductor Field Effect Transistor) a jeho nové konstrukce, která umožňuje jeho použití ve výkonových aplikacích s poměrně vysokým závěrným napětím a s výjimečně nízkým odporem mezi svorkami kolektoru a emitoru, když je zařízení v plně vodivém stavu, Velkou výhodou bipolárního tranzistoru oproti tranzistoru MOSFET je ta okolnost, že bipolární tranzistor má v plně vodivém stavu velmi nízký odpor na jednotku vodivé plochy. Tranzistor MOSFET má oproti bipolárnímu tranzistoru četné přednosti, v to zahrnuje velmi vysokou spínací rychlost, velmi vysoký zisk a nedostatek sekundárních průřezových vlastností, jak se jeví u zařízení s minoritními nosiči. Jelikož však má tranzistor MOSFET vysoký odpor v plně vodivém stavu zařízení, je dosud jeho použití pro výkonové spínací aplikace omezeno.
Vynález se týká vysokovýkonového zařízení MOSFET s poměrně nízkým zpožďovacíma odporem v plně vodivém stavu a s poměrně vysokým závěrným napětím, sestávajícího z objemové oblasti čili podložky z polovodičového materiálu, které má první povrch a rovnoběžný druhý povrch; první povrch má první a druhou od sebe oddálené emitorové elektrody, hradlovou izolační vrstvu na prvním povrchu mezi první a druhou emitorovou elektrodou a s hradlovou elektrodou na hradlové izolační vrstvě; kolektorovou elektrodu na druhém povrchu; první a druhý kanál prvního typu vodivosti, jež jsou od sebe oddáleny a umístěny těsně pod hradlovou izolační vrstvou; protilehlé konce prvního a druhého kanálu jsou elektricky spojeny s první a druhou emitorovou elektrodou; přilehlé konce prvního a druhého kanálu jsou každý spojen se společnou centrální oblastí, které je centrálně umístěna pod izolační hradlovou vrstvou a má druhý typ vodivosti; oblast druhého typu vodivosti s poměrně vysokým odporem, která leží pod prvním a druhým kanálem a pod společnou oblastí a je spojitá se společnou oblastí, u kterého podle vynálezu v podstatě má společná centrální oblast druhého typu vodivosti vyšší vodivost než spodní oblast, kde společné centrální oblast a spodní oblast leží v sérii v proudové dráze od první a druhé emitorové elektrody ke kolektorové elektrodě, přičemž první a druhé emitorové elektrody jsou od.sebe odděleny hradlovou elektrodou.
Podle výhodného provedení vynálezu obsahuje zařízení podle vynéleuu objemovou oblast prvního typu vodivosti jiného než společná centrální oblast, přičemž objemová oblast, probíhá od kolektorové elektrody ke spodní oblasti a má vodivost vyšší, než je vodivost spodní oblasti. Účelně je spodní oblast vrstva epitaxně narostlá na vrcholu objemové oblasti.
Podle jiného provedení vynálezu je hradlové elektroda umístěna na hradlovém kysličníku tvořeném kysličníkem křemičitým.
«
Podle ještě jiného provedení vynálezu jsou upraveny první a druhé spojovací oblasti v objemové oblasti, jež mají druhý typ vodivosti, mají vysokou vodivost, leží pod první a druhou emitorovu elektrodou a probíhají pod hradlovou elektrodou za účelem spojení s při- » lehlými konci prvního popřípadě druhého kanélu.
Podle účelného provedení vynélezu jsou první a druhá emitorové elektroda i hradlové elektroda protáhlé po dráze na prvním povrchu.
Podle dalšího provedení vynálezu probíhají pod vnějším okrajem emitorové oblasti zaoblené profily hlubokých oblastí prvního typu vodivosti, jejichž povrchové úseky tvoří první a druhý kanál.
Podle ještě jiného provedení vynélezu sestávají první a druhý kanál z přilehlých větví přilehlých mnohoúhelníkových kanálů, které obklopují příslušné mnohoúhelníkové emitorové oblasti .
S výhodou je každá z emitorových oblastí Šestiúhelníkové.
Podle dalšího provedení obsahuje zařízení více než tisíc mnohoúhelníkových emitorových oblastí, z nichž každé má šířku přibližně 0,025 4 mm.
Zařízení se v zásadě vytvoří v podložce typu N(-), která má poměrně vysoký měrný odpor, jehož je zapotřebí pro dosažení žádoucí schopnosti závěrného napětí u zařízení. Například u zařízení na 500 voltů bude mít oblast N(-) měrný odpor přibližně 20 ohm centimetrů. Avšak táž potřebné charakteristika vysokého měrného odporu způsobuje, že odpor zařízení MOSFET v plně vodivém stavu, když se ho užije jako výkonového spínače, je poměrně vysoký. ·
Vynálezem bylo zjištěno, že v horní části centrální objemové oblasti, do které obě inverzní vrstvy přivádějí proud v dráze к sběrné elektrodě Čili kolektoru, může centrální , oblast těsně pod hradlovou izolační vrstvou být tvořena materiálem s poměrně nízkým měrným odporem, vytvořeným například difusí N(+) v této kanálové oblasti, aniž by se působilo na vlastnosti zařízení v ohledu závěrného napětí.
Podle vynálezu bude mít, zejména tento společný kanál horní část pod hradlovou izolační vrstvou a dolní objemovou část probíhající směrem ke kolektorové elektrodě. Dolní část mé vysoký měrný odpor žádoucí pro dosažení schopnosti vysokého-závěrného napětí a bude mít hloubku závislou na žádaném závěrném napětí pro zařízení. Například pro zařízení na 400 voltů může mít dolní oblast N(-) hloubku přibližně 35 /um, zatímco pro zařízení na 90 voltů bude mít hloubku přibližně 8 /um. Lze volit i jiné hloubky v závislosti na Žádaném závěrném napětí zařízení, aby se obdržela potřebná silnější ochuzovací oblast nutné pro zabránění průrazu za podmínek závěrného napětí. Horní část společného kanálu se učiní vysoce vodivou
N( + ) do hloubky od přibližně 3 ,um do asi 6 ^un. Bylo, zjištěno, že to nenarušuje schopnost zařízení odolávat závěrnému napPtí. Avšak tím se sníží odpor zařízení v plně vodivém stavu na jednotku plochy více nei dvojnásobně.
Výsledné zařízení se stane srovnatelrým s běžnými výkonovými bipolámími spínacími zařízeními, jelikož si podržuje všechny přednossi zařízení MOSFET oppoLi bipolárnímu zařízení, avšak nyní má poměrně nízký odpor v plně vodivém stavu, což bylo největší charakieristickou přednoosí bipolainího zařízení.
Vynález tedy vytváří nové výkonové zařízení MOSFET s nízkým odporem v plně vodivém stavu, kde však je dostupná velmi vysoká hustota záznamu a které může být provedeno s relativně jednoduchými maskami. Zařízení má dále poměrně nízkou kapacitanci.
* Hlavní výhodou zařízení podle vynálezu oprooi dřívějšímu stavu techniky je skutečnost, že mělká oblast N(+) pod hradlem vyvolává neočekávané snížení spouštěcího odporu mezi svorkami editoru a kolektoru, aniž by to mělo vliv na závěrné nappěí zařízení, když je vypnuto. Žádné dřívější zařízení nemá tuto oblast zvýšené vodivoasi, která probíhá vzhůru od spodní o bas ti N(-). Tato oblast N(-) je potřebná pro dosažení vysokého průrazného napějí zařízení, když je ve vypnutém nebo nevodivém stavu.
Druhá velká výhoda vynalezu spočívá v tom, že šestiboký obrazec emitorové , obb-assi umožňuje neširší možný kanál v dané ohlassi křemíkového čipu tím, že je , kanál širší, se dále sniž spouštěcí odpor daného čipu. .
Zařízení podle vynálezu bude vysvětleno na někcoika příkaadech provedení v souuvslosti s výkresy.
Obr. 1 jo pohled shora na výkonový čip MOSFET, který je proveden podle vynálezu, a zejména znázorňuje meraαizαčlí obrazce obou editorových elektrod a hradla. Obr. 2 je pohled na průřez obr. 1 podle čáry 2-2 na obr. 1. Obr. 3 je pohled v ·průřezu podobně jako na obr. 2 a znázorňuje počáteční krok při postupu výroby zařízení podle obr. 1 a 2 a znázorňuje, zejména zabudování a difusi kontaktu P( + ). · Obr. 4 znázorňuje druhý krok ve výrobním postupu a ukazuje zabudování a difusi N(+). Obr. 5 znázorňuje další krok výrobního postupu zařízení podle , obr. 1 a 2 a znázorňuje zabudování· a difusi kanálu. Obr, 6 znázorňuje další krok výrobního postupu a ukazuje předběžné uložení a dlíus! editoru. To předchází poslednímu kroku, ve kterém se odřízne hradlový kysličník pro ineaaizační krok, který vytvoří zařízení podle obr. 2. Obr. 7 je pohled shora na raeetaizační obrazec druhého provedení vynálezu. Obr. 8 je pohled v průřezu na obr. 7 podle čáry 8-8 na obr. 7. Obr. 8a je pohled zdobný jako obr. 2 a znázorňuje pozměněnou konfiguraci kontaktů ernitoru. Obr. 9 znázorňuje tvar chгaaaiteistiky proudu v propustném směru u zařízení podle obr. 2, kde oblast pod hradlovou izolační vrstvou je typ N(-). Obr. 10 znázorňuje tvar chaaaαitrrstiky zařízení stejného jako na obr. 2, kde oblast pod hradlovým kysli^^em má vysokou vodivost typu N( + ). Obr. 11 je pohled shora na dokončený člen na polovodičové podložce před jeho oddělením od ostatní podložky. Obr. 12 je zvětšená podrobnost hradlového útvaru pro ilustraci vztahu hradlového kontaktu a emitorových mnlOoUherníků obbasti hradíového útvaru. Obr. 13 je podrobný,pohled shora na mmlou čés^t emitorové obb-assi v průběhu jednoho období postupu výroby zařízení. Obr. 14 je pohled na obr. 3 v průřezu podle čáry 14-14 na obr. 13· Obr. 15 je podobný jako obr.
a znázorňuje přidání roS.ytiliUlUového hradla, emitorové elektrody a kolektorové elektrody k podložce.
První provedení nového zařízení MOSFET podle vynálezu je znázorněno na obr. 1 a 2, které znázzoňňjí čip moulUkysSalickéhu křemíku 20, (nebo jiného vhodného jako podložku nebo objemovou oblast, přičemž elektrody zařízení sledují klikatou dráhu 21, kterou je nejlépe vidět na obr. 1, aby byla zvětšena ta plocha zařízení, která nese proud. Lze užžt i jíiých geoomtrií. Znázorněné zařízení mé závěrné lrpёěí 400 voltů a odpor při plně vodivém stavu meenš, než přibližně 0,4 ohmů p^i šířce kanálu 50 cm. Byla prakticky provedena zařízení mající závěrné napětí od 90 do 400 voltů. Zařízení na 400 voltů vedla pulsující proudy o intenzitě 30 ampérů. Zařízení na 90 voltů mají odpory v propustném směru přibližně 0,1 ohmu při šířce kanálu 50 cm a vedou pulsující proudy až do intenzity přibližně 100 ampérů. Lze také vytvořit Zařízení na vyšší i nižší napětí s různými šířkami kanálů.
Dosud známá zařízení MOSFET mají mnohem vyšší odpory v plně vodivém stavu, než jak je shora uvedeno. Například zařízení MOSFET na 400 voltů, srovnatelné se zařízením níže popsaným, avšak vytvořené dřívějšími technikami, by normálně mílo odpor v plně vodivém stavu mnohem vyšší než asi 1,5 ohmů ve srovnání se spouštěcím” odporem menším než asi 0,4 ohmy v zařízení provedeném podle vynálezu. Kromě toho bude spínací zařízení MOSFET podle vynálezu mít všechny žádoucí přednosti zařízení MOSFET, jelikož pracuje jako zařízení s majoritními nosiči. Tyto přednosti záležejí ve vysoké spínací rychlosti, vysokém zisku a odstranění sekundárních průřezových charakteristik, které existují v zařízeních s minoritními nosiči.
Zařízení podle obr. 1 a 2 má dvě emitorové elektrody 22 a 23. které jsou odděleny metali zovanou hradlovou elektrodou která je připevněna к povrchu polovodičového zařízení, avšak od něho oddálena vrstvou 25 kysličníku křemičitého. Klikatá dráha, kterou sleduje hradlové elektroda 21, mé délku 50 centimetrů a má 667 zvlnění, avšak na obr. 1 je znázorněna zjednodušeně. Lze užít také jiných šířek kanálu. Emitorové elektrody 22 a 23 mohou být protaženy do strany, jak je znázorněno, aby sloužily jako řídicí destičky pro rozšíření ochuzovací oblasti vytvořené za podmínek závěrného napětí. Každá z emitorových elektrod 22 a 23 dodává proúd ke společné kolektorové elektrodě 26. která je připevněna ke spodní části podložky čili čipu. Relativní rozměry zařízení, zejména pokud jde o tloušíku, byly na obr. 2 velmi značně přehnány za účelem srozumitelnosti. Křemíkový čip nebo podložka 20 je vytvořena na podkladu N(+), který může mít tloušíku přibližně 0,355 6 mm.
Epitaxní vrstva typu N(-) je uložena na podkladu 20 a bude mít tlouštku a specifický odpor závislé na žádaném závěrném napětí. Všechny přechody jsou vytvořeny v této epitaxní vrstvě 41 . která může mít poměrně vysoký specifický odpor. U popisovaného provedení mé epitaxní vrstva 41 tloušťku přibližně 35 yum a specifický odpor přibližně 20 ohm-centimetrů’. Pro zařízení na 90 voltů bude mít epitaxní vrstva 41 tloušlku přibližně 10 дли a bude mít měrný odpor přibližně 2,5 ohm-centimetrů. Užije se také šířky kanálu 50 cm, aby se u zařízení vytvořila žádané kapacita pro vedení proudu.
U výhodného provedení vynálezu je pod každou z emitorových elektrod 22 a 23 upravena protáhlá klikatá oblast s vodivostí typu P( + ), které tak probíhá kolem klikaté dráhy znázorněné na obr. 1. Tyto oblasti typu P(+) jsou znázorněny na obr. 2 jako oblasti P(+) 30 a 31 a jsou podobné oblastem podle dřívějšího stavu techniky s tím rozdílem, že maximální hloubka oblasti typu P(+) je značně přehnána za účelem vytvoření velkého poloměru křivosti. To umožňuje zařízení vydržet vyšší závěrná napětí. Například hloubka oblastí 30 a 31 ne s výhodou asi 4/um na rozměru X v obr. 2 a přibližně 3/um na rozměru Y.
Použitím výrobních technik D-MOS se dvě oblasti 32 a 33 typu N(+) vytvoří pod emitorovými elektrodami 22. popřípadě 23. a definují s oblastmi 30 a 31 typu P(+) kanály 34 f popřípadě 35 typu N. Kanály 34 a 35 typu N jsou umístěny pod hradlovým kysličníkem 25 a mohou být invertovány vhodným připojením předpínacího signálu к hradlové elektrodě 24. aby bylo umožněno vedení od emitorové elektrody 22 a od emitorivé elektrody 23 inverzními vrstvami do centrální oblasti upravené pod hradlovou elektrodou 24. a pak ke kolektorové elektrodě 26. Kanály 34 a 35 mohou mít každý délku přibližně 1 mikrometr.
Dosud bylo považováno za nutné, aby centrální společná oblast typu N(-) mezi kanály J£ a (a mezi oblastmi jo a 1L •typu P(+)) měla vysoký měrný odpor, aby zařízení vydrželo vysoká závěrná napětí. Avšak materiál typu N(-) s poměrně vysokým měrným odporem je také význačným faktorem, který přispívá к vysokému odporu v plně vodivém stavu zařízení.
Podle význačného rysu vynálezu se značný úsek této centrální společné vodivé oblasti . učiní relativně vysoce vodivým a sestává z oblasti 40 typu N(+) umístěné přímo pod hradlovým kysličníkem £5· Oblast 40 typu N(+) má hloubku přibližně 4 mikromeery, přičemž tato hloubka může být v rozmezí od přibližně 3 /um až ' přibližně 6 ;um. Zatímco její přesná vodivost není známa a mění se s hloubkou, je vysoké oproti spodní 41 typu N(-) pod ní.
Zejména má oblast 40 vysokou vodivost, která je určena celkovou dávkou zabudování iontů od asi 1 x 1012 do asi 1 x 101* atomů fosforu na cm2 při 5° kV, natož následuje vyvolání difuse při teplotě od 1 150 °C do 1 250 °C po dobu 30 minut až 240 mnut. Bylo zjištěno, .že 'vytvooí--li se tato oblast 40 z poměrně vysoce vodivého matteiálu typu N(+) difusi nebo jiiým zpracováním, zlepší se význačně vlastnosti zařízení·a odpor v · propustném směru v plně vodivém stavu zařízení se sníží o činitel větší než dvě. Avšak bylo zjištěno, že vytvoření centorélLní. oM-aslt 40 o vysoké vodivosti nenarušuje vlastnosti zařízení soovvssjící se závěrným napětím. Tím, že se centrální oblast 40 pod hradlovým kysličníkem 25 a mezi kanály 34 a 35 učiní daleko více vodivou, snnží se význačně odpor v plně vodivém stavu u výsledného výkonového spínacího zařízení a zařízení MOSFET se stává daleko více schopným soutěžení s ekvivalentním zařízením přechodového typu, zatímco si stále podržuje všechny přednosti pracování zařízení MOSFET s majooitními nossči.
Ve shora uvedeném popisu obr. 1 a 2 bylo předpokládáno, že vodivé kanály 34 a 35 jsou z maatelálu typu P(+) a jsou v souhlasu s tím invertovány·na vodivost typu N, aby se vytvořily kanály pro vedení nosičů od emitorových elektrod 22 a 2J k cenn-rátaí společné 40 po připojení vhodného řídicího popřípadě hradlového napěěí.
Je zřejmé, že všechny tyto vodivosti by mohly být obráceny, takže zařízení by mohlo pracovat jako zařízení s kanálem typu P a nikoliv jako zařízení s kanálem typu N.
Jeden postup, kterým by bylo lze konstruovat zařízení podle obr. 1 a 2, je·znázorněn na obr. 3 až 6. Podle obr. 3 je základní podložka 20 znázorněna jako majeeiál typu N(+), na jehož horní straně je epitaxně uložena oblast 41 typu N(-). Na podložce 20 se vytvoří silné kysličníková vrstva JO a v ní se otevřou okénka 51 a £2· Otevřená okénka 51 a 52 se vystaví svazku atomů bodu v přístroji pro zabudování iontů za účelem vytvoření obbastí typu P(+). Potom se způsobí difuse zabudovaných atomů boru hlouběji do podložky 20 za účelem vytvoření zaoblené ^«η^ηί typu N(+), která je znázorněna na obr. 3 a může mít hloubku přibližně 4 /um. Při tomto difundování narostou mělké kysličníkové vrstvy JJ a 54 přes okénka 51 a 52.
šlak je déle znázorněno na obr. 4, vyříznou se v kysličníkové vrstvě 50 okénka 61 a 62 a nastane zabudování typu N(+), aby do epitaxní vrstvy 41 typu N(-) byly zabudovány oM-asti 63 a 64 typu N(+). · Toto zabudování typu N( + ) může být prováděno fosforwým svazkem. Potom se zabudované oblasti · 6J a 64 podrobí difusi, aby se vyvolalo roztažení zabudovaných obbastí 6J · a 64 a jejich prohloubení na hloubku přibližně 3,5 /m s ^ηϊ^^βοί určenou implantační dávkou od 1 x 1012 do 1 x TD1* atomů tasiforu na cm2, natož následuje difuse po dobu 30 minut až 4 hodin při teplota od 1 150 do 1 250 °C. Jak bude pozdil· patrno, vytvoří zabudované 63 a 64 novou oblast typu N(+), která podstatně snnží odpor zařízení v plně vodivém stavu.
Je třeba poznamennt, že oblasti 6J a 64 typu N(+) by v případě potřeby mohly být uloženy epitaxně a nemuuely by být di:ftnidovány. Podobně by výsledné zařízení zde popisované mohlo být zhotoveno jakýmkcTiv žádaným postupem, jak je odborníku patrno.
Dalším krokem postupu je krok znázorněný na obr..5 a záleží v zabudování a difusi kanálů, přičemž se vytvoří oblast 21 a 72 typu P(+) skrze stejná okénka 61 a 62.· kterých bylo pouuito pro zabudování typu N( + ) u zabudovaných oWastí 63 a 64.
222676 6
Oblasti 21 a 72 typu P(+) se vytvoi4 implantací paprskem boru v dávce přibližně 5 x až 5 x W14 atomů /cm2, načež následuje difUse po dobu 30 až 120 minut při teplotě 1 150 až 1 250 °C.
Potom, jak je znázorněno na obr. 6, se provádějí kroky pro předběžné uložení emitorové elektrody a pro difusi emitorových obliasSí 32 a 33. To se provádí obvyklým a ’ netaritCkýým krokem difuse fosforu, kdy difuse postupuje skrze okénka 61 a 62, takže emitorové oblasti 32 a 33 jsou semooinně vyřízeny vůči ostatním předfomrnováným oblastem. V tomto případě se podložka 20 uniata v peci a vystaví se působení POCl^ suspendovanému v nosném plynu po dobu 10 minut až 50 minut a při teplotě 850 až 1 О00 ' °C.
Když je tento krok dokončen, je vytvořena základní přechodová koirfigurace vyžadovaná na obr. 2 s krátlými oblastmi typu P(+) umístěnými pod kysličníkem 50 a sloužícími jako vodivý kaná pro výsledné zařízení, a s omastí typu N(+) vypnu jící plochu mezi prvním a druhým kanálem 34 a 35 a mezi spojovacími oblastmi typu P(+) 30 a 31·
Výrobní postup pak pokračuje od kroku podle obr. 6 k zařízení znázorněnému na obr. 2, přičemž se epoxidové povlaky na horní části čipu vhodným způsobem odloupnou a vytvoří se mettaizačni obrazce pro emitorové elektrody 22. 23 a hradlovou elektrodu 24 pro vytvoření elektrických kontaktů k zařízení. Kolektorová elektroda 26 se nanese na zařízení v následujícím mekalizačním kroku. Potom se c^lé zařízení vhodně povleče přiměřeným pasivačním povlakem a drátová vedení se připojí k etator^c^^ý^m ^k^dém 22 a 23 a k hradlové elektrodě
Zařízení se pak uloží do vhodného ochranného pouzdra, přičemž kolektorová elektroda 26 je připevněna k pouzdru nebo k jnnému vodivému nosiči, který slouží jako kolektorový spoj.
Zařízení znázorněné na obr. 1 a 2 používá klikaté dráhy pro každou z emitorových a řídicích obbassí, jakož i kolektorové elektrody na povrchu podložky 20 protieehémm k emit ořovým elektrddám 22 a 23. Lze užít-j^ných konfigurací. Obr. 7 a 8 znázoonuuí plenární koirtiguraci, která je jednoduchým obdélníkovým nebo pravoúhelníkovým uspořádáním, které má prstencováou hradlovou elektrodu 80, které je uloženo mezi první emitorrvru elektrodou 81 prstencového tvaru a centrálním tmtOI^t^m 82.
Zařízení znázorněné na obr. 8 je umístěno uvnitř základní podložky 83 z iornkrystaSického křemíku typu P(-), která může mít ponořenou oblast 84 typu N(+) pro snížení .^boCního odporu různých proudových drah zařízení vedoucích k bočně přesazené kolektorové elektrodě 85. která obklopuje emitjrjwru elektrodu 81.
Oblast 86 typu N(+) prstencového tvaru, je vytvořena uvnntř zařízení znázorněného na obr. 8 a podle vynálezu má tato prsteneovitá oblast 86 mnohem vyěSX vodivost než epitaurně uložené oblast 87 typu N(-), která obsahuje vSechny .přechody zařízení. Prstencov^á oblast 86 probíhá od pod hradlovým kysličnkkem 88 a navazuje na konce dvou vodivých kanálů vytvořených mezi prstencovitou ob^-asta 89 typu P(+) a cennrální společnou ob^ssi 91 typu P(+), umístěnou pod prstencovitou emitorovou elektrodou 81, popřípadě centrálním emitorem 82.
Na obr. 8 je rovněž patrno, že viěěší obvod 90 prstencovíté . oblasti 89 typu P(+) má velký poloměr, aby zařízení lépe vydrželo vysoká závěrná nappěí.
Oblast 95 na obr. 8 je upravena pro zajištění dobrého kontaktu ke kolektorové elektrodě 8£ Kolektorová elektroda 85 je oddálena daleko do strany od «dtorové elektrody 81. (více než o asi 90 yum. Kolektorová elektroda 85 je obklopena izolační difusi 96 typu P(+) za účelem izolování zařízení od ostatních zařízení na stáném čipu nebo podložce.
V uspořádání podle obr. 8, podobně jako naobr. 2, postupuje proudový tok od emitotových elektrod 81 a 82 šířkou epitaxní oblasti 87 přes prstencovitou oblast 86.
Proud pak teče stranou směrem ven a pak vzhůru ke kolektorové elektrodě 85. Jako u provedení podle obr. 2 je odpor zařízení znáčně snížen poměrně vysoce vodivou prstencoví tou oblastí 86.
Při provádění vynálezu lze použít jakéhokoliv typu kontaktního materiálu pro provedení emitořových a hradlových kontaktů. Například pro emitorové elektrody lze užít hliníku, zatímco pro vodivou prsteneovitou hradlovou elektrodu 80 na obr. 8 nebo vodivou hradlovou elektrodu 24 na obr. 2 lze použít polysilikonového materiálu.
Pro vytvoření zařízení podle vynálezu lze užít i jiných geometrií včetně většího počtu dvojic rovných rovnoběžných editorových článků se zařazenými hradly apod.
Snitořové elektrody 22 a 23 byly znázorněny jako oddělené elektrody, které mohou být spojeny s oddělenými vodiči. Je zřejmé, že emitorové elektrody 22 a 23 by mohly být přímo spojeny, jak je to znázorněno na obr. 8a, kde složky obdobné ke složkám podle obr. 2 jsou označeny stejnými vztahovými značkami. Avšak na obr. 8a je hradlové elektroda tvořena polysilikonovou vrstvou (místo hliníkovou) uloženou na hradlovém kysličníku 25. Hradlová elektroda 25 se pak pokryje kysličníkovou vrstvou 102 a vodivá vrstva 103 spojuje navzájem obě emitorové elektrody 22 a 23 pro vytvoření jediného emitorového vodiče, který je izolován od hradlové elektrody 101. К hradlové elektrodě 101 se provede spojení na některém vhodném okrajovém úseku podložky 20.
Obr. 9 a 10 znázorňují tvar měřených křivek, které ukazují snížení odporu v propustném směru, když se společná centrální oblast 40 učiní vysoce vodivou typu N(+). Na obr. 9 má zkoušené zařízení společnou centrální oblast JO, která má u epitaxní oblasti 41 m&rný odpor typu N(-).‘Proto je odpor v propustném směru charakteristicky vysoký při různých hradlových předpětích, jak je znázorněno na obr. 9.
U zařízení podle vynálezu, kde centrální společná oblast 40 má vodivost typu N(+), jeví se na obr. 9 dramatický pokles odporu v plně vodivém stavu zařízení pro všechna hradlová napětí, než nastane rychlostní nasycení elektronů.
Mnohoúhelníková konfigurace editorových oblastí podle vynálezu je nejlépe patrna na ' obr. 13, 14 a 15, které budou popsány nejdříve.
Na obr. 13 a 14 je zařízení znázorněno před uložením hradlové, emitorové a kolektorové elektrody. Výrobní postup může být jakéhokoliv Žádaného druhu včetně výrobních technik D-MOS a technik implantace iontů shora popsaných pro vytvoření přechodu a umístění elektrod nejvýhodnějším způsobem.
Zařízení je popsáno jako zařízení obohacovacího typu s kanálem typu N. Je zřejmé, že vynálezu lze také užít u zařízení s kanálem typu Psu ochuzovacích zařízení.
Zařízení podle obr. 13 a 14 má velký počet mnohoúhelníkových emitorových oblastí na jednom povrchu zařízení, kde tyto mnohoúhelníkové oblasti mají s výhodou šestiúhelníkový tvar. Mohlo by být použito také i jiných tvarů, například čtverců, avšak šestiúhelníkový tvar dává lepší rovnoměrnost odstupu mezi přilehlými obvody emitorových oblastí.·
Podle obr. 13 a 14 jsou šestiúhelníkové emitorové oblasti vytvořeny v základním polovodičovém tělesu nebo podložce, což může být podložka 120 typu N z monokrystalického křemíku, na které je uložena tenká epitaxní oblast 121 typu N, jak je nejlépe patrno na obr. 14. Všechny přechody jsou vytvořeny v epitaxní oblasti 121. Za použití vhodných masek se velký počet oblastí typu P, jako jsou oblasti 122 a 123 na obr. 13 a 14, vytvoří v jednom povrchu epitaxní oblasti 121 polovodičové podložky 120, přičemž tyto oblasti 122 a 123 mají celkově mnohoúhelníkovou konfiguraci a jsou s výhodou šestiúhelníkové.
Vytvoři se velmi veliký počet takových mnohoúhelníkových oblastí. Například u zařízení, které mé povrchové rozměry 2,54 mm krát 3,556 mm, se vytvoří·přibližně 6 600 mnohoúholoíkových oblastí pro ·vytvoření celkové Šířky kanálu přibližně 558,8 mm. Každá z mnohoúholoíkových oblastí ·122. 123 může mít při měření kolmo ke dvěma protHehlým stranám mnoOoOhhloíku šířku přibližně 0,025 4 mm nebo mmnOí. Oblasti jsou od tebe oddáleny o vzdálenost přibližně 0,015 24 mm, mměkrnieli kolmo mezi přilehlými přímkovými stranami přilehlých mnohoúhelníkových Hassí.
M^c^t^c^ť^hhei^díkové obbasti 122 a 123 typu P+ budou mt hloubku d, které je přibližně 5 /um, aby se získaly · vysoké a spoOehlivé řídicí vlastnosti. Každá z ob^ssí typu P má vnější vykrojenou obbast, znázorněnou jako vykrojené stupnooHé obbasti 124 a 125 pro mnohohhebníkové 122. popřípadě 123 typu P, jež maaí hboubku s přibližně 1 ,5/um. Tato vzdálenost má být co nejmenní, · aby se mOžUs kapací tance zařízení. Každé z mnoúoúholníkových obbasti včetně mnoúoúholníkových obá-assí 122 a 123 obsahuj mnoúoúholníkové prstencové obl-asti 126. popřípadě 127 typu N+. Vykrojení 124 a 125 jsou umístěna pod oblastmi 126. popřípadě 127. OObasti 126 a 127 typu N+ spolupracují s poměrně vodivou obbasti 128 typu N+, což je oblast typu N+, umístěné mezi přilehlými mnoúoúholníky typu P pro vymezení různých kanálů mezi editorovými oblastmi a kolektorovým·kontaktem, jak bude · níže popsáno.
Vysoce vodivé 128 typu N+ jsou vytvořeny způsobem popsaným pro přlddUOzelící provedení a lyvolávlSí velmi nepatrný odpor zařízení v propustném směru.
Na obr. 13 a 14 je celý povrch podložky 120 pokryt kysličnikovou vrstvou, nebo kombinovanými obvyklými vrstvami kysličníku a nitridu, které se vytvoří pro utvoření různých přechodů. Tato vrstva je - znázorněna jako izolační vrstva 130. Izolační vrstva 130 je opatřena otvory mnoúoúhhlníkovéhú tvaru, například otvory 131 a 132. těsně nad mnoOoOhhlníkovými oblastmi 122 a U23. Otvory 131 a 132 mea^- rozhraní, ležící nad lmitúrovými prstenci 126 a 127 typu N+ pro mnoúoúholníkové ob!.as ti 122. popřípadě 123. Kysli ční kové proužky 130. které zůstanou . po vytvoření mnoúoúholníkovýuh otvorů, definuj hradlový kysličník pro zařízení.
Pak lze k zařízení připoj t elektrody, jak je znázorněno na obr. 15. Tyto elektrody jsou tvořeny polytilkúonollu mřížkou, která obsahuje polysilkOonové hseky 14Ю. 141 a 142r které leží nad kysličnkkovými hseky 130.
Potom se na horní stranu polysilkOonové mřížky 140 znázorněné na obr. 15 uloží povlak z kysličníku křemičitého v povlékacích ^edch .145, _146 a 147. který izoluje polysilkOnnovou řídicí elektrodu a editorovou elektrodu, která se pak uloží na celý horní povrch^podložky 120. Na obr. 15 je emitorová elektroda znázorněna jako vodivý·povlak 150. který může být z jakéhokcOi žádaného maaeeiálu, např. hLiníku. K zařízení se připojí také kolektorová elektroda 15 1 ’
Výsledné zařízení podle obr. 15 je zařízení a kanálem typu N, přičemž kanálové obá-asti jsou vytvořeny mezi každým z jednotlivých ernitorů a tělesem polovodičového maSeliálu a vedou nakonec ke kolektorové elektrodě 151. Tak se mezi editorovým prstencem 1261 který je spojen s editorovou elektrodou 150. a mezi ob^sě-í 128 typu N+ vytvoří kanálová oblast 160. která nakonec vede ke kolektorové elektrodě, 151. Kanálová oblast 160 se invertuje na voddvost typu N po připojení vhodného řídicího nappěí k hradlové elektrodě 140. Podobným způsobem · se vytvoří kanály 161 a 162 mezi editorovou o^1^l^*^í^:í 126. která je spojena s editorovou elektrodou 150. a lbkloppjící oblLssSi 128 o voddvossi typu N+, která vede ke kolektorové elektrodě 151.
Takto se po připojení vhodného řídicího nappěí k ρolysilkOoúlvimu hradlu (včetně prstu 141 na obr. 15) stanou kanály 161 a 162 vodivými pro umožněni vedeni maSooitoíuO nosičů od editorové elektrody 150 ke kolektorové elektrodě 151.
Každá z eoaitorových elektrod tvoří rovnoběžné vodivé' dráhy, kde například kanály 163 a 164 pod hradlovou elektrodou 142 ' umožní vedení od emitorového prstence 127 a ernitorového proužku 170 typu N k obbasSi 128 typu N+ a pak ke kolektorové elektrodě 151.
Je třeba poznameent, že obr. 14 a 15 znázoonují koncovou oblast 171 typu P, která obklopuje okraje podložky . 120.
Editorové elektroda 150 na ' obr. 15 je s výhodou hliníkový ko^t,al^1:. Je třeba*poznamenat, že kontaktní oblast pro kontakt 150 leží úplně nad hlubším úsekem mnnhhohhlníkové oblasti 122 typu P a v jedné čáře s ním. To proto, že bylo zjištěno, že hliník použžtý pro emitorovou elektrodu 150 by mohl proraait velmi tenkými oblastmi maaterálu typu P. ' Jedním rysem vynález lze tedy zjistit, aby emitorová elektroda 150 ležela v ·zásadě nad hlubšími úseky oMastí typu P, jako jsou mnoooohheníkové ob^sto 122 a 123 typu P. To pak umožňužl, aby · aktivní kanálové obbassi, vymezené prstencovými vykrojeními 124 a 125 byly co nejtenčí, aby se značně snížila kapacitance zařízení.
Obr. 11 znázorňuje jedno hotové zařízení za potužtí enožožholníkováho e^itor^e^v^ého obrazce podle obr. 15. Dohotovené zařízení znázorněné na obr. 11 je obsaženo uvnitř orýsovanýcl ot^assí 180. 181 . 182 a 183, které umožn^í odlomit od tělesa podložky velký počet jednotlivých zařízení, z nichž každé mé rozměr 2,54 krát 3,556 mm.
Mložožholníkové o Masti shora popsané jsou uspořádány ve velkém počtu sloupců a řádek. Naapíklad rozměr A obsahuje 65 sloupců eeožoOholníkoných oblastí a může být přilližnj 2,108 2 mm. Rozměr B může obsahovat 100 řad enožožholníkonýcO o^b.j^s^s^ií a může být přiHžžně 3,759 2 mm. Rozměr C, který je umístěn mmei eiiitorovýa spojovacím plá-tkem 190 a hradlovým spojovacím plátkem 191. může obsahovat 82 řady eeožožholníktných prvků. EDitorový plátek 190 je poměrně těžký kovový úsek, který je přímo spojen s Hlukovou emittrovou elektrodou 150 a umožňuje vhodné spojení' editoru vedením.
Hradlový spojovací plátek 191 je elektricky spojen s větším počtem· v^<^č^í^í^í^Sící^cO prstů 192. 193. 194 a 195. které protHnSí souměrně přes vnější povrch plochy tbssSoží¢í mnohoúhelníkové ohlassi a tvoří elektrické spojení k pol·ysiližožnáérau hradlu, jak bude popsáno v sožžnsltsti s obr. 12.
Konečně v^ť^jjš:í obvod zařízení obsahuje hluboký difusní kroužek 171 typu P+, který může být spojen s řídicím okruhem 201 znázorněným na obr. 11.
Obr. 12 znázorňuje část hradlového plátku 191 a hradlových prstů 194 a 195 Je žádoucí vytvoMt větší počet kontaktů k polysiližožnáéeu hradlu, aby se si^žils zpožďovací konstanta R-C zařízení. PoOyзilttoncvá hradlo má větší počet ob^ssí, včetně Zbaští 210. 21T a 212 apoď., které probíhají směrem ven a k nimž vedou prodloužení hradlového plátku 191, jakož i prstů 194 a 195 hradíového plátku. PoOysiltžonc)vá hradlové oMasti mohou být ponechány obnaženy při vytváření kysličnkžováOt povlaku 145 £46 147 na obr. 15 a nejsou povlečeny lmitortvou elektrodou JO. Třeba po<dottt]nouž., že na obr. 12 je osa 220 také osou sžumernotti 220. která je znázorněna na obr. 11.
I když vynález byl popsán v sožžnsSotSi s jeho výhodným provedením, je v možnoзtlc0 odborníka provádět na něm různé obměiny. Proto vynález není omezen co do rozsahu na popsané a znázorněné provedení.

Claims (10)

  1. PŘEDMĚT VYNÁLEZU •1. Vysžkžvýkžnžvá zařízení MOSFET s poměrně nízkým zpožďovacím odporem v plně vodivém stavu a s poměrně vysokým závěrným napětím, sessáávSící z objemové tЪllssti čili podložky z polovodičového eaStlrálu, která má první povrch a rovnoběžný druhý povrch; první povrch má první a druhou od sebe oddálené unitorové elektrody, hradlovou izolační vrstvu na prvním povrchu mezi první a druhou emitorovou elektrodou a s hradlovou elektrodou na hradlové izolační vrstvě; kolektorovou elektrodu na diuhém povrchu; první a druhý kanál prvního typu vodivoosi, jež jsou od sebe odděleny a umístěny těsně pod hradlovou izolační vrstvou; protilehlé konce prvního a druhého kanálu jsou elektricky spojeny s první a druhou emitorovou elektrodou; přilehlé konce prvního a druhého kanálu jsou každý spojen se společnou centrální oblastí, která je centrálně umístěna pod izolační hradlovou vrstvou a má druhý typ vw^ivoosi; oblast druhého typu voddvossi s poměrně vysokým odporem, které leží pod prvním a druhým kanálem a pod společnou oM-asU a je spc^itá se společnou oblassí, vyznačujíc' se tím, že společná oblast (40) druhého typu voiíívossí mé , vyěěí vodivost než spodní oblast (41), kde společná Geniální oblast (40) a spodní oblast (41) leží v sérii v proudové dráze od první a druhé ernitorové elektrody (22, 23) ke kolektorové elektrodě (26)., přičemž první a druhé ernitorové elektrody (22, 23) jsou od sebe odděleny hradíovou elektrodou (24).
  2. 2. Zařízení podle bodu 1, vyz^E^C^čjíc^ se tím, že obsahuje objemovou oblast (20) prvního typu vodivosti jiného než společná отМЩ oblast (40), přičemž objemová oblast (20) probíhá od kolektorové elektrody (26) ke spodní oblasti (41), a má vo^ivo^^t vyšší než je vodivost spodní oM-assi (41).
  3. 3. Zařízení podle bodu 2, vyznaačjící se tm, že - spodní oblast (41) je vrstva epitaxně narostlá ne vrcholu objemové oblasti (20).
  4. 4. Zařízení podle bodu 1, vyznaačjící ' se tím, že hradlová elektroda (24) je umístěna na hradlovém kysličníku tvořeném kytlčinklem křemičitým (25).
  5. 5. Zařízení podle bodu 1 a 4, vyzn^čujcí se tím, že zahrnuje první a druhé spojovací (30, 31) v objemové oblasti (20), jež mají druhý typ vod^co^, m^jjí vysokou vodivost, leží pod první a druhou emitorovou elektrodou (22, 23) a oroblhají pod hradlovou elektrodou (24) za účelem spojení s piiieehlýml konci prvního popřípadě druhého kanálu (34, 35).
  6. 6. Zařízení podle bodu 1, se tím, že první a druhá ernitorové elektroda (22, 23) i hradlová elektroda (24) jsou protáhlé po dráze na prvním povrchu.
  7. 7. Zařízení podle bodu 1, v^^i^^^ačjj^icí se , tím, že pod vnějším okrajem ernitorové (22, 23) prob^haí zaoblené profily hlubokých ob^ssí (30, 31) prvního typu voddvooU, jejichž povrchové úseky tvoří první a druhý kanál (34, 35).
  8. 8. Zařízení podle bodů 1 a 7, vyzni^jčjící se tím, že první a druhý kanál (160, 161), tesSávajíoí z přilehlých větví ořilehlých mrn^h^húheer^íkových kanálů (128), které obklopují příslušné mniheúhelníkové ernitorové ob^ssi (126, 127).
  9. 9. Zařízení podle bodu 8, vyznajující se tím, že každá z emitorových oHiassí (126, 127) je šestiúhelníkové.
  10. 10. Zařízení podle bodů 8 a 9, vyznaačjící se tím, že obsahuje více než tisíc mnohoúhelníkových emitorových oWassí (126), z nichž každé má šířku přiHrnně 0,025 4 mm.
CS796589A 1978-10-13 1979-09-28 High-capacity mosfet device CS222676B2 (en)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US95131078A 1978-10-13 1978-10-13
US3866279A 1979-05-14 1979-05-14

Publications (1)

Publication Number Publication Date
CS222676B2 true CS222676B2 (en) 1983-07-29

Family

ID=26715426

Family Applications (1)

Application Number Title Priority Date Filing Date
CS796589A CS222676B2 (en) 1978-10-13 1979-09-28 High-capacity mosfet device

Country Status (19)

Country Link
JP (2) JP2622378B2 (cs)
AR (1) AR219006A1 (cs)
BR (1) BR7906338A (cs)
CA (2) CA1123119A (cs)
CH (2) CH660649A5 (cs)
CS (1) CS222676B2 (cs)
DE (2) DE2954481C2 (cs)
DK (3) DK157272C (cs)
ES (1) ES484652A1 (cs)
FR (1) FR2438917A1 (cs)
GB (1) GB2033658B (cs)
HU (1) HU182506B (cs)
IL (1) IL58128A (cs)
IT (1) IT1193238B (cs)
MX (1) MX147137A (cs)
NL (1) NL175358C (cs)
PL (1) PL123961B1 (cs)
SE (2) SE443682B (cs)
SU (1) SU1621817A3 (cs)

Families Citing this family (47)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4593302B1 (en) * 1980-08-18 1998-02-03 Int Rectifier Corp Process for manufacture of high power mosfet laterally distributed high carrier density beneath the gate oxide
DE3040775A1 (de) * 1980-10-29 1982-05-13 Siemens AG, 1000 Berlin und 8000 München Mis-gesteuertes halbleiterbauelement
US4412242A (en) 1980-11-17 1983-10-25 International Rectifier Corporation Planar structure for high voltage semiconductor devices with gaps in glassy layer over high field regions
GB2111745B (en) * 1981-12-07 1985-06-19 Philips Electronic Associated Insulated-gate field-effect transistors
CA1188821A (en) * 1982-09-03 1985-06-11 Patrick W. Clarke Power mosfet integrated circuit
US4532534A (en) * 1982-09-07 1985-07-30 Rca Corporation MOSFET with perimeter channel
DE3346286A1 (de) * 1982-12-21 1984-06-28 International Rectifier Corp., Los Angeles, Calif. Hochleistungs-metalloxid-feldeffekttransistor- halbleiterbauteil
JPS59167066A (ja) * 1983-03-14 1984-09-20 Nissan Motor Co Ltd 縦形ｍｏｓｆｅｔ
JPS6010677A (ja) * 1983-06-30 1985-01-19 Nissan Motor Co Ltd 縦型ｍｏｓトランジスタ
JPH0247874A (ja) * 1988-08-10 1990-02-16 Fuji Electric Co Ltd Ｍｏｓ型半導体装置の製造方法
US5766966A (en) * 1996-02-09 1998-06-16 International Rectifier Corporation Power transistor device having ultra deep increased concentration region
IT1247293B (it) * 1990-05-09 1994-12-12 Int Rectifier Corp Dispositivo transistore di potenza presentante una regione ultra-profonda, a maggior concentrazione
US5304831A (en) * 1990-12-21 1994-04-19 Siliconix Incorporated Low on-resistance power MOS technology
US5404040A (en) * 1990-12-21 1995-04-04 Siliconix Incorporated Structure and fabrication of power MOSFETs, including termination structures
IT1250233B (it) * 1991-11-29 1995-04-03 St Microelectronics Srl Procedimento per la fabbricazione di circuiti integrati in tecnologia mos.
EP0586716B1 (de) * 1992-08-10 1997-10-22 Siemens Aktiengesellschaft Leistungs-MOSFET mit verbesserter Avalanche-Festigkeit
JPH06268227A (ja) * 1993-03-10 1994-09-22 Hitachi Ltd 絶縁ゲート型バイポーラトランジスタ
DE69321966T2 (de) * 1993-12-24 1999-06-02 Cons Ric Microelettronica Leistungs-Halbleiterbauelement
US5798287A (en) * 1993-12-24 1998-08-25 Consorzio Per La Ricerca Sulla Microelettronica Nel Mezzogiorno Method for forming a power MOS device chip
DE69321965T2 (de) * 1993-12-24 1999-06-02 Cons Ric Microelettronica MOS-Leistungs-Chip-Typ und Packungszusammenbau
EP0665597A1 (en) * 1994-01-27 1995-08-02 Consorzio per la Ricerca sulla Microelettronica nel Mezzogiorno - CoRiMMe IGBT and manufacturing process therefore
US5817546A (en) * 1994-06-23 1998-10-06 Stmicroelectronics S.R.L. Process of making a MOS-technology power device
EP0689238B1 (en) * 1994-06-23 2002-02-20 STMicroelectronics S.r.l. MOS-technology power device manufacturing process
DE69418037T2 (de) * 1994-08-02 1999-08-26 St Microelectronics Srl Leistungshalbleitervorrichtung aus MOS-Technology-Chips und Gehäuseaufbau
US5798554A (en) * 1995-02-24 1998-08-25 Consorzio Per La Ricerca Sulla Microelettronica Nel Mezzogiorno MOS-technology power device integrated structure and manufacturing process thereof
EP0772241B1 (en) * 1995-10-30 2004-06-09 STMicroelectronics S.r.l. High density MOS technology power device
DE69534919T2 (de) 1995-10-30 2007-01-25 Stmicroelectronics S.R.L., Agrate Brianza Leistungsvorrichtung in MOS-Technologie mit einer einzigen kritischen Größe
US6228719B1 (en) 1995-11-06 2001-05-08 Stmicroelectronics S.R.L. MOS technology power device with low output resistance and low capacitance, and related manufacturing process
EP0782201B1 (en) * 1995-12-28 2000-08-30 STMicroelectronics S.r.l. MOS-technology power device integrated structure
EP0961325B1 (en) 1998-05-26 2008-05-07 STMicroelectronics S.r.l. High integration density MOS technology power device
US6563169B1 (en) 1999-04-09 2003-05-13 Shindengen Electric Manufacturing Co., Ltd. Semiconductor device with high withstand voltage and a drain layer having a highly conductive region connectable to a diffused source layer by an inverted layer
JP4122113B2 (ja) * 1999-06-24 2008-07-23 新電元工業株式会社 高破壊耐量電界効果型トランジスタ
US6344379B1 (en) * 1999-10-22 2002-02-05 Semiconductor Components Industries Llc Semiconductor device with an undulating base region and method therefor
JP4845293B2 (ja) * 2000-08-30 2011-12-28 新電元工業株式会社 電界効果トランジスタ
JP2006295134A (ja) 2005-03-17 2006-10-26 Sanyo Electric Co Ltd 半導体装置およびその製造方法
US9484451B2 (en) 2007-10-05 2016-11-01 Vishay-Siliconix MOSFET active area and edge termination area charge balance
US9431249B2 (en) 2011-12-01 2016-08-30 Vishay-Siliconix Edge termination for super junction MOSFET devices
US9614043B2 (en) 2012-02-09 2017-04-04 Vishay-Siliconix MOSFET termination trench
US9842911B2 (en) 2012-05-30 2017-12-12 Vishay-Siliconix Adaptive charge balanced edge termination
US9530844B2 (en) 2012-12-28 2016-12-27 Cree, Inc. Transistor structures having reduced electrical field at the gate oxide and methods for making same
US10115815B2 (en) 2012-12-28 2018-10-30 Cree, Inc. Transistor structures having a deep recessed P+ junction and methods for making same
JP5907097B2 (ja) * 2013-03-18 2016-04-20 三菱電機株式会社 半導体装置
US9508596B2 (en) 2014-06-20 2016-11-29 Vishay-Siliconix Processes used in fabricating a metal-insulator-semiconductor field effect transistor
US9887259B2 (en) 2014-06-23 2018-02-06 Vishay-Siliconix Modulated super junction power MOSFET devices
KR102098996B1 (ko) 2014-08-19 2020-04-08 비쉐이-실리코닉스 초접합 금속 산화물 반도체 전계 효과 트랜지스터
US10615274B2 (en) 2017-12-21 2020-04-07 Cree, Inc. Vertical semiconductor device with improved ruggedness
US11489069B2 (en) 2017-12-21 2022-11-01 Wolfspeed, Inc. Vertical semiconductor device with improved ruggedness

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4015278A (en) * 1974-11-26 1977-03-29 Fujitsu Ltd. Field effect semiconductor device
JPS52106688A (en) * 1976-03-05 1977-09-07 Nec Corp Field-effect transistor
JPS52132684A (en) * 1976-04-29 1977-11-07 Sony Corp Insulating gate type field effect transistor
US4055884A (en) * 1976-12-13 1977-11-01 International Business Machines Corporation Fabrication of power field effect transistors and the resulting structures
JPS5374385A (en) * 1976-12-15 1978-07-01 Hitachi Ltd Manufacture of field effect semiconductor device
US4148047A (en) * 1978-01-16 1979-04-03 Honeywell Inc. Semiconductor apparatus
JPH05185381A (ja) * 1992-01-10 1993-07-27 Yuum Kogyo:Kk 替刃式鋸用ハンドル

Also Published As

Publication number Publication date
DE2940699C2 (de) 1986-04-03
FR2438917A1 (fr) 1980-05-09
DK512388A (da) 1988-09-15
DK512388D0 (da) 1988-09-15
CH642485A5 (de) 1984-04-13
MX147137A (es) 1982-10-13
PL218878A1 (cs) 1980-08-11
CH660649A5 (de) 1987-05-15
SU1621817A3 (ru) 1991-01-15
SE8503615D0 (sv) 1985-07-26
NL175358B (nl) 1984-05-16
SE7908479L (sv) 1980-04-14
DK157272C (da) 1990-04-30
DK512488A (da) 1988-09-15
JPS6323365A (ja) 1988-01-30
GB2033658B (en) 1983-03-02
BR7906338A (pt) 1980-06-24
JP2643095B2 (ja) 1997-08-20
HU182506B (en) 1984-01-30
NL7907472A (nl) 1980-04-15
DK157272B (da) 1989-11-27
PL123961B1 (en) 1982-12-31
JPH07169950A (ja) 1995-07-04
ES484652A1 (es) 1980-09-01
FR2438917B1 (cs) 1984-09-07
DK350679A (da) 1980-04-14
NL175358C (nl) 1984-10-16
CA1123119A (en) 1982-05-04
AR219006A1 (es) 1980-07-15
SE8503615L (sv) 1985-07-26
DK512488D0 (da) 1988-09-15
GB2033658A (en) 1980-05-21
SE465444B (sv) 1991-09-09
JP2622378B2 (ja) 1997-06-18
IT7926435A0 (it) 1979-10-11
IT1193238B (it) 1988-06-15
SE443682B (sv) 1986-03-03
CA1136291A (en) 1982-11-23
DE2954481C2 (de) 1990-12-06
IL58128A (en) 1981-12-31
DE2940699A1 (de) 1980-04-24

Similar Documents

Publication Publication Date Title
CS222676B2 (en) High-capacity mosfet device
US4705759A (en) High power MOSFET with low on-resistance and high breakdown voltage
US5191396A (en) High power mosfet with low on-resistance and high breakdown voltage
US5338961A (en) High power MOSFET with low on-resistance and high breakdown voltage
US4115797A (en) Integrated injection logic with heavily doped injector base self-aligned with injector emitter and collector
GB2082385A (en) Process for manufacture of high power mosfet with laterally distributed high carrier density beneath the gate oxide
EP0091686B1 (en) Semiconductor device having a diffused region of reduced length and method of fabricating the same
JPS59167066A (ja) 縦形ｍｏｓｆｅｔ
US5468668A (en) Method of forming MOS-gated semiconductor devices having mesh geometry pattern
KR20010106231A (ko) 반도체장치
US5874338A (en) MOS-technology power device and process of making same
JPH06502277A (ja) 半導体エレメントの、例えばダイオードの製造法
US6160306A (en) Diode of semiconductor device and method for manufacturing the same
EP0729188A2 (en) Semiconductor device having junction field effect transistors
KR900007048B1 (ko) 종형 mos 반도체장치
JP3206726B2 (ja) Ｍｏｓ型半導体装置の製造方法
JPS62155567A (ja) 絶縁ゲ−ト型半導体装置の製造方法
JPH0231426A (ja) バイポーラトランジスタ
JPS61500520A (ja) 高抵抗及び低抵抗領域を有するＩｎＰを含む半導体デバイスの製作
US5970343A (en) Fabrication of conductivity enhanced MOS-gated semiconductor devices
JP2808882B2 (ja) 絶縁ゲート型バイポーラトランジスタ
JP2000138233A (ja) 接合型電界効果トランジスタ及びその製造方法
JPS60236265A (ja) 導電変調型ｍｏｓｆｅｔ
KR0148699B1 (ko) 반도체소자
JPS60175457A (ja) 電界効果トランジスタの製造方法