CH642485A5

CH642485A5 - Leistungs-mosfet-anordnung.

Info

Publication number: CH642485A5
Application number: CH923279A
Authority: CH
Inventors: Alexander Lidow; Thomas Herman; Vladimir Rumennik
Original assignee: Int Rectifier Corp
Priority date: 1978-10-13
Filing date: 1979-10-12
Publication date: 1984-04-13
Also published as: NL7907472A; PL218878A1; DK157272C; CS222676B2; AR219006A1; GB2033658B; CA1123119A; IT7926435A0; DE2940699C2; SE443682B; DK512488D0; CA1136291A; SE8503615D0; IT1193238B; BR7906338A; FR2438917A1; JPS6323365A; JP2643095B2; HU182506B; MX147137A

Description

Die Erfindung betrifft eine Leistungs-MOSFET-Anordnung, mit einem Plättchen aus Halbleitermaterial mit zwei parallelen Oberflächen, das auf einer seiner Oberflächen zwei voneinander beabstandete Source-Elektroden, eine dazwischen angeordnete Gate-Isolierschicht sowie eine darauf ausgebildete Gate-Elektrode Aufweist, und das eine Drain-Elektrode besitzt, wobei unmittelbar unter der Gate-Isolierschicht zwei voneinander beabstandete Kanäle eines ersten Leitfähigkeitstyps ausgebildet sind, deren entgegengesetzte Enden elektrisch mit den zwei Source-Elektroden verbunden sind und deren benachbarte Enden jeweils mit einem gemeinsamen, zentral unter der Isolierschicht gelegenen Bereich eines zweiten Leitfähigkeitstyps verbunden sind, und wobei das Plättchen weiter einen Bereich vom zweiten Leitfähigkeitstyp aufweist, der sich unter den beiden Kanälen und dem gemeinsamen Bereich erstreckt und mit letzterem zusammenhängt. Der Hauptvorteil des Bipolartransistors gegenüber dem MOSFET-Transistor besteht bekanntlich darin, dass der Bipolartransistor einen sehr niedrigen Einschaltwiderstand je Einheit Leiterfläche besitzt. Der MOSFET-Transistor weist umgekehrt zahlreiche Vorteile gegenüber dem Bipolartransistor auf, insbesondere eine sehr hohe Schaltgeschwindigkeit, hohe Verstärkung und Fehlen der bei einer Minoritätsladungsträger-Anordnung auftretenden Erscheinung des zweiten Durchbruchs (secondary breakdown). Jedoch war bisher die Verwendung des MOSFET-Transistors für Anwendungszwecke als Leistungsschalter wegen seinem hohen Einschaltwiderstand begrenzt.

Es stellt sich deshalb die Aufgabe, eine Leistungs-MOS-FET-Anordnung zu schaffen, die einen niedrigen Durchlasswiderstand besitzt, und so auch für Schalteranwendungszwecke konkurrenzfähiger gegenüber Bipolar-Anordnungen wird, bei gleichzeitiger Aufrechterhaltung sämtlicher der zahlreichen Vorteile des MOSFET gegenüber einer Bipolar-Anordnung. Näherhin wird bezweckt, den Durchlasswiderstand der Anordnung je Flächeneinheit um wenigstens einen Faktor 2 herabzusetzen, verglichen mit dem bisher gegebenen, die Anwendbarkeit begrenzenden Widerstand je Flächeneinheit in einer herkömmlichen MOSFET-Anordnung.

Dies wird erflndungsgemäss bei einer Anordnung der eingangs genannten Art dadurch erreicht, dass der gemeinsame Bereich eine wesentlich höhere Leitfähigkeit aufweist als der darunterliegende Bereich, wobei der gemeinsame Bereich und der darunterliegende Bereich miteinander in Reihe im Strompfad von den Source-Elektroden zur Drain-Elektrode liegen. Der Stromfluss von jeder Source-Elektrode erfolgt jeweils durch den Zugehörigen Kanal (nach Erzeugung der den Kanal definierenden Inversionsschicht), derart, dass ein Majoritätsladungsträger-Leitungsstrom durch den Halbleitergrundkörperbereich und über das Plättchen zu der Drain-Elektrode fliessen kann. Die Drain-Elektrode kann auf der gegenüberliegenden Oberfläche des Plättchens oder auf einem gegenüber den Quelle- bzw. Source-Elektroden seitlich versetzten Oberflächenbereich der gleichen Oberfläche angeordnet sein. Die Herstellung einer derartigen Konfiguration erfolgt vorzugsweise mittels den Herstellungstechniken für D-MOS-Anordnungen, was eine genaue Ausrichtung der verschiedenen Elektroden und Kanäle und die Anwendung extrem kleiner Kanallängen ermöglicht.

Vorzugsweise weist der den Kanal unterhalb dem Gate-Oxid definierende p-Bereich einen verhältnismässig tief eindiffundierten Teil unterhalb der Source auf, derart, dass der p-Diffusionsbereich in der den Hauptkörper der Anordnung bildenden n( — )-Epitaxialschicht einen grossen Krümmungsradius besitzt. Es hat sich ergeben, dass dieser tiefer eindiffundierte Bereich bzw. diese tiefer eindiffundierte Sperrschicht eine Verbesserung des Spannungsgradienten am Rand der Anordnung erbringt und so die Verwendung der Anordnung mit höheren Sperrspannungen ermöglicht.

Im folgenden wird die Wirkungsweise anhand von Ausführungsbeispielen der Erfindung mittels der Zeichnung beschrieben; in dieser zeigen

Fig. 1 in Draufsicht ein Leistungs-MOSFET-Chip gemäss der Erfindung unter besonderer Veranschaulichung der Metallisierungsmuster für die beiden Source-Bereiche und den Gate-Bereich,

Fig. 2 eine Schnittansicht längs der Schnittlinie 2-2 in Fig.

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Fig. 3 in der Fig. 2 entsprechender Schnittansicht einen anfänglichen Verfahrensschritt bei der Herstellung des Chips

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gemäss den Fig. 1 und 2, und zwar näherhin die Herstellung des p( + )-Kontakts durch Implantation und Diffusion,

Fig. 4 einen zweiten Verfahrensschritt im Herstellungsverfahren, und zwar die n( + )-Implantation und -Diffusion,

Fig. 5 einen weiteren Schritt im Herstellungsverfahren des Chips aus den Fig. 1 und 2, und zwar die Kanal-Implantation und -Diffusion,

Fig. 6 einen weiteren Schritt im Herstellungsverfahren, und zwar die Vorabscheidung und Eindiffusion des Source-Bereiches, als vorletzter Schritt vor dem Ausschneiden des Gate-Oxids für die zur Anordnung gemäss Fig. 2 führende Metallisierung,

Fig. 7 in Draufsicht das Metallisierungsmuster gemäss einer zweiten Ausführungsform der Erfindung,

Fig. 8 eine Schnittansicht im Schnitt längs der Linie 8-8 aus Fig. 7,

Fig. 8a in der Fig. 2 entsprechender Ansicht eine abgewandelte Source-Kontaktkonfiguration,

Fig. 9 den Verlauf der Durchlassstrom-Kennlinien einer Anordnung gemäss Fig. 2, wobei jedoch der Bereich 40 unterhalb dem Oxid aus n( - )-Material besteht,

Fig. 10 den Kennlinienverlauf einer identisch mit Fig. 2 übereinstimmenden Anordnung, wobei der Bereich 40 hohe n( + )-Leitfähigkeit besitzt,

Fig. 11 in Draufsicht ein fertiggestelltes erfindungsgemäs-ses Element auf einem Halbleiterplättchen vor der Abtrennung des Elements vom übrigen Teil des Plättchens,

Fig. 12 in vergrösserter Detailansicht eines Gate-Kissens zur Veranschaulichung der Beziehung zwischen dem Gate-Kontakt und Source-Vielecken im Bereich des Gate-Kissens, Fig. 13 in Detaildraufsicht einen kleinen Teil des Source-Bereichs in einem Verfahrensstadium währen der Herstellung der Anordnung,

Fig. 14 eine Schnittansicht zu Fig. 13 im Schnitt längs der Linie 14-14 in Fig. 13,

Fig. 15 eine der Fig. 14 entsprechende Ansicht mit zusätzlicher Anbringung.eines Gates aus polykristallinem Silicium, einer Source-Elektrodenvorrichtung sowie einer Senke- bzw. Drain-Elektrode an dem Plättchen.

Zunächst sei die Wirkungsweise der MOSFET-Anord-nung allgemein erläutert, welche vorzugsweise in einem n(-)-Substrat erzeugt wird, das den zur Erzielung der für die Anordnung gewünschten Sperrspannung erforderlichen verhältnismässig hohen spezifischen Widerstand besitzt. Beispielsweise kann für eine 400-V-Anordnung der n( —)-Bereich einen spezifischen Widerstand von etwa 20 Ohm-cm besitzen. Eben dieser erforderliche hohe spezifische Widerstand hat jedoch bisher bewirkt, dass die MOSFET-Anordnung bei Verwendung als Leistungsschalter einen verhältnismässig hohen Einschaltwiderstand besitzt.

Die Wirkungsweise der Anordnung beruht nun darauf, dass im oberen Teil des zentralen Bereichs, welchem die beiden Kanäle Strom auf dem Weg zur Senke- bzw. Drain-Elektrode zuführen, der unmittelbar unter dem Tor- bzw. Gate-Oxid liegende zentrale Bereich ein Material mit einem verhältnismässig niedrigen spezifischen Widerstand sein kann, das beispielsweise durch eine n( + )-Diffusion in diesem Kanalbereich gebildet werden kann, ohne dass hierdurch die Sperrspannungseigenschaften der Anordnung beeinträchtigt werden.

Näherhin besitzt dieser gemeinsame Kanal einen oberen Teil unterhalb dem Gate-Oxid und einen unteren Bulk-Teil, der sich in Richtung auf die Drain-Elektrode erstreckt. Der untere Teil besitzt den zur Erzielung der hohen Sperrspannung erwünschten hohen spezifischen Widerstand und besitzt eine Dicke je nach der für die Anordnung gewünschten Sperrspannung. So kann beispielsweise für eine 400-V-Anord-nung dieser untere n( —)-Bereich eine Tiefe von etwa 35

Mikron besitzen, während er für eine 90-V-Anordnung eine Tiefe von etwa 8 Mikron aufweisen kann. Je nach der gewünschten Sperrspannung der Anordnung können anderweitige Tiefen gewählt werden, um den zur Vermeidung eines Durchschlags unter Sperrspannungsbedingungen erforderlichen dickeren Verarmungsbereich zu gewährleisten. Der obere Teil des gemeinsamen Kanals wird bis zu einer Tiefe von etwa 3 bis etwa 6 Mikron hochleitend als (n 4- ) ausgeführt. Es hat sich ergeben, dass hierdurch das Sperrspannungsvermögen der Anordnung nicht beeinträchtigt wird. Hingegen wird durch diese Massnahme der Einschaltwiderstand der Anordnung je Flächeneinheit um mehr als einen Faktor 2 herabgesetzt. Die so erhaltene Anordnung wird mit herkömmlichen bipolaren Leistungsschalteranordnungen konkurrenzfähig, da sie weiterhin sämtliche Vorteile der MOSFET-Anordnung gegenüber bipolaren Anordnungen besitzt, darüber hinaus nunmehr jedoch auch den relativ niedrigen Durchlasswiderstand aufweist, welcher bisher der Hauptvorteil der Bipolar-Anordnung war.

Die in den Fig. 1 und 2 dargestellte MOSFET-Anordnung gemäss einer ersten Ausführungsform der Erfindung weist einen Chip 20 aus einkristallinem Silicium (oder einem anderweitigen geeigneten Material) auf ; die Elektroden der Anordnung folgen, wie am besten aus Fig. 1 ersichtlich, einem Serpentinenweg 21, um den stromführenden Bereich der Anordnung zu vergrössern. Es könnten auch andere Geometrien Anwendung finden. Die dargestellte Anordnung weist eine Sperrspannung von etwa 400 V und einen Einschaltwiderstand von weniger als 0,4 Ohm auf, bei einer Kanalbreite von 50 cm. Es wurden Anordnungen mit Sperrspannungen von 90 bis 400 V hergestellt. Die 400-V-Anordnungen führten Stromimpulse von 30 A. Die 90-V-Anordnungen besassen Durchlasseinschaltwiderstände von etwa 0,1 Ohm bei einer Kanalbreite von 50 cm und führten Stromimpulse bis zu etwa 100 A. Durch entsprechende Variierung der Kanalbreite lassen sich auch Anordnungen mit höherer und niedrigerer Spannung herstellen.

Die derzeit bekannten MOSFET-Anordnungen besitzen weit höhere Einschaltwiderstände als die vorstehend angegebenen Werte. So würde beispielsweise ein mit dem nachfolgend beschriebenen erfindungsgemässen vergleichbarer, jedoch nach herkömmlichen Verfahren hergestellter 400-V-MOSFET normalerweise einen Einschaltwiderstand von wesentlich mehr als etwa 1,5 Ohm besitzen, verglichen mit dem Einschaltwiderstand von weniger als etwa 0,4 Ohm in einer erfindungsgemäss hergestellten Anordnung. Ausserdem weist ein MOSFET-Schalter gemäss der Erfindung alle vorteilhaften Eigenschaften der MOSFET-Anordnung auf, da er als Majoritätsladungsträger-Anordnung arbeitet. Bei diesen Vorteilen handelt es sich unter anderem um hohe Schaltgeschwindigkeit, hohe Verstärkung und Vermeidung der bei Minoritätsladungsträgeranordnungen gegebenen sekundären Durchbrucheigenschaften.

Die Anordnung nach den Fig. 1 und 2 weist zwei Source-Elektroden 22 und 23 auf, welche durch eine metallisierte Gate-Elektrode 24 voneinander getrennt sind, die an der Oberfläche der Halbleiteranordnung befestigt, von dieser jedoch durch eine Siliciumdioxidschicht 25 getrennt ist. Der von dem Gate-Oxid 24 gebildete Serpentinenpfad besitzt eine Länge von 50 cm mit 667 Windungen; er ist in Fig. 1 nur in vereinfachter Form dargestellt. Es können anderweitige Kanalbreiten Anwendung finden. Die Source-Elektroden 22 und 23 können in der gezeigten Weise sich seitlich fortsetzen und so als Feldplatten dienen, welche die Ausbreitung des unter Sperrspannungsbedingungen erzeugten Verarmungsbereichs unterstützen. Jede der beiden Source-Elektroden 22 und 23 liefert jeweils Strom an eine gemeinsame Drain-Elektrode 26, die an der Unterseite des Plättchens fest angeordnet

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ist. In Fig. 2 sind die relativen Abmessungen der Anordnung, insbesondere hinsichtlich der Dicke, aus Gründen der Übersichtlichkeit stark übertrieben. Der Siliciumchip bzw. das Sili-ciumplättchen 20 ist auf einem n( + )-Substrat erzeugt, das eine Dicke von etwa 355 (im besitzen kann. Auf dem Substrat 20 ist eine n( —)-Epitaxialschicht abgeschieden, deren Dicke und spezifischer Widerstand von der gewünschten Sperrspannung abhängen. Sämtliche Sperrschichten werden in dieser Epitaxialschicht erzeugt, die einen verhältnismässig hohen spezifischen Widerstand besitzen kann. In dem beschriebenen Ausführungsbeispiel besitzt die Epitaxialschicht eine Dicke von etwa 35 Mikron und einen spezifischen Widerstand von etwa 20 Ohm-cm. Für eine 90-V-Anordnung würde die Epitaxialschicht 20 eine Dicke von etwa 10 Mikron und einen spezifischen Widerstand von etwa 2,5 Ohm-cm besitzen. Eine Kanalbreite von 50 cm dient ebenfalls zur Erzielung des gewünschten Stromführungsvermögens der Anordnung.

Gemäss einer bevorzugten Ausführungsform der Erfindung befindet sich unterhalb jeder der Source-Elektroden 22 und 23 ein länglicher serpentinenförmiger p( + )-Leitfähigkeitsbereich, der sich somit längs dem in Fig. 1 gezeigten Serpentinenpfad erstreckt. Diese p( + )-Bereiche sind in Fig. 2 in Form der p( + )-Bereiche 30 bzw. 31 dargestellt; sie entsprechen den Bereichen nach dem Stande der Technik, mit dem Unterschied, dass die maximale Tiefe des p( + )-Bereichs stark übertrieben ist, um einen grossen Krümmungsradius zu erzielen. Hierdurch vermag die Anordnung höheren Sperrspannungen standzuhalten. Beispielsweise besitzen die Bereiche 30 bzw. 31 eine Tiefe von vorzugsweise etwa 4 Mikron an der Stelle X in Fig. 2 und von etwa 3 Mikron an der Stelle Y in Fig. 2.

Unter Anwendung von D-MOS-Herstellungsverfahren werden unterhalb der Source-Elektroden 22 bzw. 23 zwei n( + )-Bereiche 32 und 33 erzeugt, welche zusammen mit den p( + )-Bereichen 30 und 31 n-Kanal-Bereiche 34 bzw. 35 definieren. Die Kanal-Bereiche 34 bzw. 35 sind unterhalb dem Gate-Oxid 25 angeordnet und können durch geeignetes Anlegen eines Vorspannsignals an das Gate 24 invertiert werden, um eine Stromleitung von der Source 23 und der Source 22 durch die Inversionsschichten in den unterhalb dem Gate 24 gelegenen zentralen Bereich und von dort zur Drain-Elek-trode 26 zu ermöglichen. Die Kanäle 34 bzw. 35 können jeweils eine Länge von etwa 1 Mikron besitzen.

Bisher wurde es für notwendig erachtet, dass der zentrale n( —)-Bereich zwischen den Kanälen 34 und 35 (und zwischen den p( + )-Bereichen 30 und 31) einen hohen spezifischen Widerstand besitzen muss, damit die Anordnung hohen Sperrspannungen standzuhalten vermag. Jedoch trägt ein derartiges n( —)-Material von relativ hohem spezifischem Widerstand als massgeblicher Faktor zu dem hohen Durchlasseinschaltwiderstand der Anordnung bei.

Nach dem erläuterten Grundgedanken wird ein beträchtlicher Teil dieses zentralen leitenden Bereichs verhältnismässig stark leitend gemacht und besteht zu diesem Zweck aus einem unmittelbar unter dem Gate-Oxid 25 angeordneten n( + )-Bereich 40. Der n( + )-Bereich 40 besitzt eine Tiefe von etwa 4 Mikron; die Tiefe könnte im Bereich von etwa 3 Mikron bis etwa 6 Mikron liegen. Obzwar die genaue Leitfähigkeit nicht bekannt ist und mit der Tiefe veränderlich ist, ist sie jedenfalls gross relativ bezüglich dem darunterliegenden n( —)-Bereich. Im einzelnen besitzt der Bereich 40 eine hohe Leitfähigkeit, wie sie durch eine Ionenimplantationsgesamtdosis von etwa 1 x IO12 bis 1 x 1014 Phosphoratomen/cm2 bei 50 kV und einen anschliessenden Diffusionsstoss bei Temperaturen von 1150 bis 1250 ° C über 30 Minuten bis 240 Minuten bestimmt wird. Von Bedeutung ist dabei, dass durch die Ausführung dieses Bereichs 40 als relativ stark leitendes n( + )-Material vermittels eines Diffusions- oder anderweitigen Arbeitsvorgangs die Kenngrössen der Anordnung wesentlich verbessert und der Durchlasseinschaltwiderstand der Anordnung um einen Faktor von mehr als 2 verringert wird. Ausserdem hat sich ergeben, dass durch einen derartigen hochleitenden Bereich 40 die Sperrspannungskenngrössen der Anordnung nicht beeinträchtigt werden. Indem man daher den unterhalb dem Gate-Oxid 25 und zwischen den Kanälen 34 und 35 liegenden Bereich stärker leitend macht, wurde eine beträchtliche Verringerung des Durchlasseinschaltwiderstands der fertigen, als Leistungsschalter dienenden Anordnung erreicht, derart, dass die MOSFET-Anordnung in weitaus stärkerem Masse mit einer äquivalenten Sperrschichtanordnung konkurrieren kann, bei gleichzeitiger Erhaltung sämtlicher Vorteile der Majoritätsladungsträger-Arbeitsweise des MOSFET.

In der vorhergehenden Beschreibung der Fig. 1 und 2 wurde angenommen, dass die Leiterkanäle 34 und 35 aus p( + )-Material bestehen und daher in einen n-Leitfähigkeits-typ invertiert werden, um einen Majoritätsladungsträger-Leitungskanal von den Sourcen 22 und 23 zu dem zentralen Bereich 40 beim Anlegen einer geeigneten Gate-Spannung zu erzeugen. Selbstverständlich könnten jedoch diese sämtlichen Leitfähigkeitstypen umgekehrt werden, derart, dass die Anordnung als p-Kanal-Anordnung statt als eine n-Kanalan-ordnung, wie vorstehend beschrieben, arbeiten würde.

In den Fig. 3 bis 6 ist ein Verfahren zur Herstellung der Anordnung gemäss den Fig. 1 und 2 dargestellt. Fig. 3 zeigt ein Basisplättchen 20 aus einem n( + )-Material mit einem an dessen Oberseite durch Epitaxialabscheidung erzeugten n(-)-Bereich. Auf dem Plättchen 20 wird eine dicke Oxidschicht 50 erzeugt und in diesem Fensteröffnungen 51 und 52 vorgesehen. Die Fensteröffnungen 51 und 52 werden zur Erzeugung von p( + )-Bereichen in einer Ionenimplantationsvorrichtung mit einem Bor-Atom-Strahl bestrahlt. Danach werden die implantierten Boratome zu tieferem Eindiffundieren in das Plättchen veranlasst, zur Bildung der in Fig. 3 veranschaulichten abgerundeten p( + )-Konzentrationsbereiche, die eine Tiefe von etwa 4 Mikron besitzen können. Während dieses Diffusionsvorgangs wachsen über den Fenstern 51 und 52 flache Oxidschichten 53 und 54 auf.

Sodann werden, wie aus Fig. 4 ersichtlich, in die Oxidschicht 50 Fensteröffnungen 61 und 62 eingeschnitten und eine n( + )-Implantation durchgeführt, um die n( + )-Bereiche

63 und 64 in die n( — )-Epitaxialschicht zu implantieren. Diese n( + )-Implantation kann mit einem Phosphorstrahl ausgeführt werden. Danach werden die implantierten Bereiche einem Diffusionsschritt unterworfen, derart, dass sich die Bereiche 63 und 64 ausdehnen und auf eine Tiefe von etwa

3 Vi Mikron vertiefen, mit einer Konzentration, welche durch eine Implantationsdosis von 1 x 1012 bis 1 x 1014 Phosphoratomen/cm2 mit nachfolgendem Diffusionsstoss von 30 Minuten bis 4 Stunden bei Temperaturen von 1150 bis 1250 °C bestimmt ist. Wie sich weiter unten noch ergibt, bilden die Bereiche 63 und 64 den erfindungsgemässen n( + )-Bereich, welcher den Einschaltwiderstand der Anordnung wesentlich verringert.

Es sei daraufhingewiesen, dass die n(+)-Bereiche 63 und

64 gegebenenfalls durch Epitaxialabscheidung erzeugt werden können und nicht eindiffundiert zu werden brauchen. Desgleichen kann die hier beschriebene fertige Anordnung nach einem beliebigen anderweitigen, dem Fachmann geläufigen Verfahren hergestellt werden.

Der nächste Verfahrensschritt ist in Fig. 5 veranschaulicht und besteht in der Kanal-Implantation und -Diffusion; in diesem Verfahrensschritt werden die p( + )-Bereiche 71 und 72 erzeugt, und zwar durch die gleichen Fenster 61 und 62, die für die n( + )-Implantation der Bereiche 63 und 64 verwendet wurden. Die p( + )-Bereiche 71 bzw. 72 werden durch

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Implantation mit einem Borstrahl mit einer Dosis von 5 x 1013 bis 5 x 1014 Atomen/cm2 mit nachfolgendem Diffusionsstoss über 30 bis 120 Minuten bei 1150 bis 1250 °C erzeugt.

Danach werden gemäss Fig. 6 Verfahrensschritte zur Source-Vorabscheidung und zum Eindiffundieren der Source-Bereiche 32 und 33 durchgeführt. Dies erfolgt mittels einem herkömmlichen, nicht kritischen Phosphordiffusionsschritt, wobei die Diffusion durch die Fenster 61 und 62 erfolgt, derart, dass die Source-Bereiche 32 und 33 automatisch relativ bezüglich den anderen vorgeformten Bereichen ausgerichtet sind. Zu diesem Zweck wird das Plättchen in einen Ofen eingebracht und während einer Zeit von 10 Minuten bis 50 Minuten bei einer Temperatur von 850 bis 1000 °C einer Suspension von POCb in einem Trägergas ausgesetzt.

Nach Abschluss dieses Verfahrensschrittes ist die gemäss Fig. 2 erforderliche grundsätzliche Sperrschichtkonfiguration gebildet, mit unterhalb dem Oxid 50 angeordneten kurzen p(+)-Bereichen, die als leitender Kanal für die endgültige fertige Anordnung dienen, und mit einem die Fläche zwischen den Kanälen 34 und 35 sowie zwischen den p( + )-Bereichen 30 und 31 ausfüllenden n( + )-Bereich. Das Herstellungsverfahren wird dann von dem in Fig. 6 gezeigten Zustand zu der in Fig. 2 gezeigten Anordnung fortgesetzt, in welcher die Oxidoberflächen auf der Oberseite des Chips in geeigneter Weise streifenförmig entfernt und die Metallisierungsmuster für Kontakte 22,23 und 24 zur elektrischen Kon-taktierung der Anordnung gebildet sind. In einem anschliessenden Metallisierungsvorgang wird der Drain-Kontakt 26 auf die Anordnung aufgebracht. Danach kann die gesamte Anordnung mit einem geeigneten Passivierungsüberzug versehen und Zuleitungs- bzw. Anschlussdrähte mit den Source-Elektroden 22 und 23 sowie mit der Gate-Elektrode 24 verbunden werden. Sodann wird die Anordnung in einem geeigneten Schutzgehäuse montiert, wobei die Drain-Elektrode an dem Gehäuse oder einem anderweitigen, als Drain-Anschluss dienenden leitenden Trägerteil befestigt ist.

Bei der in den Fig. 1 und 2 gezeigten Anordnung findet für die beiden Source-Bereiche und die Gate-Bereiche ein Serpentinenpfad Anwendung, und die Drain-Elektrode ist auf der den Source-Elektroden gegenüberliegenden Oberfläche des Plättchens vorgesehen. Es können jedoch auch anderweitige Konfigurationen Anwendung finden. Die Fig. 7 und 8 veranschaulichen eine Planarkonfiguration in Form einer einfachen Rechteckanordnung mit einem ringförmigen Gate 80, das zwischen einer ersten, ringförmigen Source-Elektrode 81 und einer zentralen Source-Elektrode 82 angeordnet ist. Die in Fig. 8 gezeigte Anordnung ist in einem Basisplättchen 83 aus monokristallinem p( —)-Silicium enthalten, das einen verdeckten, tiefliegenden n(+)-Bereich 84 aufweisen kann, um den seitlichen Widerstand der verschiedenen Strompfade der Anordnung, welche zu der die Source 81 umgebenden, seitlich versetzten Drain-Elektrode 85 führen, zu verringern.

Wie in Fig. 8 veranschaulicht, ist bei dieser Anordnung ein ringförmiger n( + )-Bereich 86 gebildet, der eine wesentlich höhere Leitfähigkeit besitzt als der durch Epitaxialabscheidung erzeugte n( - )-Bereich 87, welcher sämtliche Sperrschichten der Anordnung enthält. Der ringförmige Bereich 86 erstreckt sich von dem Bereich unterhalb dem Gate-Oxid 88 und grenzt an die Enden der beiden Leiterkanäle an, welche zwischen dem ringförmigen p( + )-Bereich 89 und dem unterhalb der ringförmigen Source 81 und der zentralen Source 82 angeordneten zentralen p(+)-Bereich 91 gebildet sind.

Aus Fig. 8 ist auch ersichtlich, dass der Aussenumfang 90 des p( + )-Rings 89 einen grossen Radius besitzt, um die Widerstandsfähigkeit der Anordnung gegen hohe Sperrspannungen zu unterstützen.

Zur Gewährleistung eines guten Kontakts mit der Drain-

Elektrode 85 ist ein n( + )-Bereich 95 in Fig. 8 vorgesehen. Die Drain-Elektrode 85 ist durch einen breiten seitlichen Abstand (von mehr als etwa 90 Mikron) von der Source 81 getrennt. Der Drain-Kontakt 85 ist zur Isolierung der Anordnung von anderen auf dem gleichen Chip oder Plättchen vorgesehenen Anordnungen von einem p( + )-Isolier-Diffusionsbereich 96 umgeben.

Bei einer Anordnung gemäss Fig. 8 verläuft wie bei der Anordnung nach Fig. 2 der Stromfluss von den Source-Elek-troden 81 und 82 über die Breite des Epitaxialbereichs 87 durch den Bereich 86. Von da fliesst der Strom sodann seitlich auswärts und dann nach oben zum Drain-Kontakt 85. Wie bei der Ausführungsform gemäss Fig. 2 ist der Widerstand der Anordnung durch den relativ hochleitenden Bereich 86 stark verringert.

Für die praktische Ausführung der Erfindung sei darauf hingewiesen, dass zur Herstellung der Source- und Gate-Kontakte jedes beliebige Kontaktmaterial verwendet werden kann. Beispielsweise könnte für die Source-Elektroden Aluminium und für das leitende Gate 80 in Fig. 8 bzw. das leitende Gate 24 in Fig. 2 polykristallines Siliciummaterial verwendet werden.

Zur Herstellung der Anordnung können zahlreiche anderweitige Geometrien verwendet werden, einschliesslich einer Vielzahl von Paaren geradliniger, paralleler Source-Elemente mit entsprechend dazwischen angeordneten Gates und dergleichen.

Die Source-Elektroden 22 und 23 wurden als gesonderte Elektroden dargestellt, die mit gesonderten Zuleitungen verbunden sein können. Selbstverständlich könnten diese jedoch auch direkt miteinander verbunden sein, wie in Fig. 8a veranschaulicht, in welcher entsprechende Komponenten mit den gleichen Bezugsziffern wie in Fig. 2 bezeichnet sind. In Fig. 8a ist jedoch die Gate-Elektrode eine auf dem Gate-Oxid 25 abgeschiedene polykristalline Siliciumschicht 101 (statt Aluminium). Das Gate 25 wird sodann mit einer Oxidschicht 102 bedeckt, und eine Leiterschicht 103 verbindet die beiden Source-Elektroden 22 und 23 miteinander zu einem einzigen, gegenüber dem Gate 101 isolierten Source-Leiter. Die Anschlussverbindung zu dem Gate kann an einem geeigneten Randbereich des Plättchens erfolgen.

In den Fig. 9 und 10 ist der Verlauf von Messkurven gezeigt, welche die erzielbare Verringerung des Durchlasswiderstands veranschaulichen, wenn der Bereich 40 gemäss der Erfindung aus stark leitendem (n + ) hergestellt wird.

In Fig. 9 hatte die untersuchte Anordnung einen Bereich 40 mit dem spezifischen Widerstand des n( — )-Materials des Epitaxialbereichs. Der Durchlasswiderstand besitzt daher einen charakteristisch hohen Wert, wie in Fig. 9 für verschiedene Gate-Vorspannungen gezeigt.

In der erfindungsgemässen Anordnung, in welcher der Bereich 40 mit n( + )-Leitfähigkeit ausgebildet ist, tritt eine drastische Abnahme des Einschaltwiderstands auf, wie in Fig. 10 für sämtliche Gate-Spannungen vor dem Auftreten einer Geschwindigkeitssättigung der Elektronen dargestellt.

Eine Ausführungsform der Erfindung mit Vieleckkonfiguration der Source-Bereiche ist am besten aus den Fig. 13 bis 15 ersichtlich, die nunmehr zunächst beschrieben werden.

Die Fig. 13 und 14 zeigen die Anordnung vor der Aufbringung der Gate-, Source- und Drain-Elektroden. Die Herstellung kann nach einem beliebigen Verfahren erfolgen, einschliesslich dem zuvor beschriebenen D-MOS-Herstellungs-verfahren und Ionenimplantationsverfahren zur zweckmäs-sigsten Erzeugung der Sperrschicht und Anbringung der Elektroden.

Die Anordnung wird als eine n-Kanal-Anordnung vom Anreicherungstyp beschrieben. Selbstverständlich eignet sich die Erfindung jedoch auch für p-Kanal-Anordnungen und

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solche vom Verarmungstyp.

Die Anordnung gemäss den Fig. 13 und 14 weist eine Vielzahl polygonaler Source-Bereiche auf der einen Oberfläche der Anordnung auf, und zwar sind diese polygonalen Bereiche vorzugsweise sechseckförmig. Auch andere Formge- 5 bungen, wie beispielsweise rechteckige oder quadratische, könnten Anwendung finden, jedoch gewährleistet die Hexa-gonalform gleichmässigere Abstände zwischen den Umfän-gen benachbarter Source-Bereiche.

Gemäss den Fig. 13 und 14 werden die hexagonalen io Source-Bereiche in einem Halbleitergrundkörper oder -plättchen erzeugt, bei dem es sich um ein n-Plättchen 120 aus einkristallinem Silicium handeln kann, auf dem ein dünner n(—)-Expitaxialbereich 121 abgeschieden ist, wie am besten aus Fig. 14 ersichtlich. Sämtliche Sperrschichten werden in 15 dem Epitaxialbereich 121 gebildet. Mittels geeigneter Masken werden in der einen Oberfläche des Halbleiterplättchenbereichs 121 eine Vielzahl von p-Bereichen nach Art der Bereiche 122 und 123 in den Fig. 13 und 14 erzeugt, wobei diese Bereiche eine allgemein polygonale, und vorzugsweise hexa- 20 gonale Konfiguration besitzen.

Es wird eine sehr grosse Anzahl derartiger polygonaler Bereiche erzeugt. Beispielsweise werden in einer Anordnung mit Oberflächenabmessungen von 2540 x 3556 um2 etwa 6600 polygonale Bereiche gebildet, wodurch eine Gesamtkanal- 25 breite von etwa 558 800 um erzeugt wird. Jeder dieser Polygonalbereiche kann jeweils eine - in Richtung senkrecht zu zwei gegenüberliegenden Seiten des Vielecks gemessene - Breite von etwa 25 (im oder weniger besitzen. Die Bereiche weisen untereinander einen Abstand von etwa 15 (im auf, gemessen in 30 Richtung senkrecht zwischen benachbarten geradlinigen Seiten benachbarter Polygonalbereiche.

Die p(+)-Bereiche 122 und 123 besitzen eine Tiefe d von vorzugsweise etwa 5 Mikron zur Erzielung einer hohen, zuverlässigen Feldstärkecharakteristik. Jeder der p-Bereiche 35 besitzt jeweils einen äusseren Schelf-Bereich, d.h. einen Bereich geringerer Tiefe, in Gestalt der Schelfbereiche 124 bzw. 125 für die p-Bereiche 122 bzw. 123, mit einer Tiefe s von etwa 1,5 Mikron. Diese Tiefe soll möglichst klein sein, um den kapazitiven Widerstand der Anordnung zu verrin- 4o gern.

Die einzelnen Vieleckbereiche einschliesslich der Vieleckbereiche 122 und 123 erhalten jeweils n( + )-Vieleck-Ringbe-reiche 126 bzw. 127. Die Schelfbereiche 124 bzw. 125 befinden sich unterhalb dieser Bereiche 126 bzw. 127. Diese 45 n( + )-Bereiche 126 und 127 wirken mit einem relativ leitfähigen n(+)-Bereich 128, d.h. dem zwischen benachbarten p-Vielecken angeordneten n( + )-Bereich, in dem Sinne zusammen, dass sie die verschiedenen Kanäle zwischen den Source-Bereichen und einem weiter unten noch beschriebenen Drain- so Kontakt definieren.

Die hochleitenden n( + )-Bereiche 128 werden in der weiter oben für die vorhergehenden Ausführungsbeispiele beschriebenen Weise erzeugt und ergeben einen sehr niedrigen Durchlasswiderstand für die Anordnung. 55

Aus den Fig. 13 und 14 ist ersichtlich, dass die gesamte Oberfläche des Plättchens mit einer Oxidschicht oder einer Kombination aus herkömmlichen Oxid- und Nitridschichten überzogen ist, die zur Bildung der verschiedenen Sperrschichten erzeugt werden. Diese Schicht ist in Form der Isolier- 6° schicht 130 dargestellt. Die Isolierschicht 130 ist mit vieleck-förmigen Öffnungen nach Art der Öffnungen 131 und 132 unmittelbar über den Vieleckbereichen 122 und 123 versehen. Die Begrenzungen der Öffnungen 131 und 132 liegen über den n( + )-Source-Ringbereichen 126 bzw. 127 für die Berei- 65 che 122 bzw. 123. Die nach der Herstellung der vieleckförmi-gen Öffnungen verbleibenden Oxidstreifen 130 definieren das Gate-Oxid für die Anordnung.

Sodann können, wie in Fig. 15 veranschaulicht, Elektroden auf die Anordnung aufgebracht werden. Diese Elektroden umfassen ein Netz bzw. Gitter aus polykristallinem Silicium, mit über den Oxidabschnitten 130 liegenden Abschnitten 140,141 und 142 aus polykristallinem Silicium.

Sodann wird auf dem Polysiliciumgitter 140 ein Silicium-dioxidüberzug abgeschieden; dieser Überzug ist in Fig. 15 durch die Überzugsabschnitte 145,146 und 147 dargestellt, welche die Polysilicium-Steuerelektrode und die nachfolgend über der gesamten Oberseite des Plättchens abgeschiedene Source-Elektrode isolieren. Diese Source-Elektrode ist in Fig. 15 in Gestalt eines leitenden Überzugs 150 veranschaulicht, der aus einem beliebigen Material, wie beispielsweise Alumi- -nium, bestehen kann. Des weiteren wird auch eine Drain-Elektrode 151 auf die Anordnung aufgebracht.

Die so erhaltene Anordnung gemäss Fig. 15 ist eine Anordnung vom n-Kanal-Typ, bei welcher jeweils Kanalbereiche zwischen den einzelnen Sourcebereichen und dem Hauptkörper aus dem Halbleitermaterial gebildet sind, der schliesslich zu der Drain-Elektrode 151 führt. Im einzelnen ist ein Kanalbereich 160 zwischen dem mit der Source-Elektrode 150 verbundenen ringförmigen Source-Bereich 126 und dem letztlich mit der Drain-Elektrode 151 verbundenen n(+)-Bereich 128 gebildet. Der Kanal 160 wird beim Anlegen einer geeigneten Steuerspannung an das Gate 140 in n-Leitfä-higkeit invertiert. Entsprechend sind Kanäle 161 und 162 zwischen dem mit dem Leiter 150 verbundenen Source-Bereich 126 und dem zur Drain-Elektrode 151 führenden umgebenden n( + )-Bereich 128 gebildet. Beim Anlegen einer geeigneten Steuerspannung an das Gate aus polykristallinem Silicium (einschliesslich dem Finger 141 in Fig. 15) werden die Kanäle 161 und 162 leitfähig und gestatten eine Majoritätsladungsträgerleitung von der Source-Elektrode 150 zur Drain-Elektrode 151.

Die einzelnen Source-Bereiche bilden dabei parallele Leiterpfade, wobei beispielsweise die Kanäle 163 und 164 unter dem Gate-Element 142 eine Ladungsträgerleitung von dem Source-Ring 127 und einem n-Source-Streifen 170 zu dem n( + )-Bereich 128 und von da zur Drain-Elektrode 151 gewährleisten.

In der Darstellung der Fig. 14 und 15 ist ein endseitiger p-Bereich 171 veranschaulicht, welcher den Rand des Plättchens umschliesst.

Der Kontakt 150 in Fig. 15 ist vorzugsweise ein Aluminiumkontakt. Wie ersichtlich, liegt der Kontaktbereich für den Kontakt 150 vollständig über dem tieferen Teil des p-Bereichs 122 und in Ausrichtung mit diesem tieferen Bereich. Diese Anordnung wurde getroffen, da es sich ergeben hat,

dass für die Elektrode 150 verwendetes Aluminium sehr dünne Bereiche des p-Materials spikeartig durchdringen könnte. Ein wesentliches Merkmal besteht daher darin, zu gewährleisten, dass der Kontakt 150 grundsätzlich über den tieferen Teilen der p-Bereiche, nach Art der p-Bereiche 122 und 123, liegt. Diese Massnahme gestattet dann, dass die durch die ringförmigen flacheren Schelfbereiche 124 und 125 definierten aktiven Kanalbereiche so dünn sein können, wie dies zur wesentlichen Verringerung der Kapazitanz der Anordnung erwünscht ist.

Fig. 11 veranschaulicht eine vollständig fertiggestellte Anordnung unter Verwendung des polygonalen oder Vieleckmusters für die Source-Bereiche gemäss Fig. 15. Die in Fig. 11 veranschaulichte vollständige Anordnung liegt innerhalb der Reiss- bzw. Ritzbereiche 180,181, 182 und 183, mittels welcher eine Vielzahl derartiger einstückiger Anordnungen, die jeweils eine Abmessung von 2540 x 3556 p.m2 besitzen, aus dem Körper des Halbleiterplättchens herausgebrochen werden können.

Die beschriebenen Polygon- bzw. Vieleckbereiche sind in

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einer Vielzahl von Zeilen und Spalten angeordnet. Beispielsweise entfallen auf die Abmessung A von etwa 2108 [im 65 Spalten derartiger Polygon- bzw. Vieleckbereiche. Die Abmessung B von etwa 3760 |im kann beispielsweise 100 Zeilen derartiger Polygon- bzw. Vieleckbereiche enthalten. Auf 5 die Abmessung C zwischen einem Source-Anschlusskissen 190 und einem Gate-Anschlusskissen 191 können 82 Zeilen von Polygon- bzw. Vieleckelementen entfallen.

Das Source-Anschlusskissen 190 ist ein verhältnismässig schwerer Metallabschnitt, der direkt mit der Aluminium- 10 Source-Elektrode 150 verbunden ist und eine bequeme Anschlussverbindung zu der Source ermöglicht.

Das Gate-Anschlusskissen 191 ist elektrisch mit mehreren langgestreckten Fingern 192, 193,194 und 195 verbunden, welche sich symmetrisch über die Aussenoberfläche des die 15 Polygon- bzw. Vieleckbereiche enthaltenden Flächenbereichs erstrecken und die elektrische Anschlussverbindung zu dem Polysilcium-Gate herstellen, wie anhand Fig. 12 beschrieben wird.

Der Aussenumfang der Anordnung schliesslich enthält den tiefen p( + )-Diffusionsring 171, der mit einer in Fig. 11 veranschaulichten Feldplatte 201 verbunden sein kann.

In Fig. 12 sind Teile des Gate-Kissens 191 und der Gate-Finger 194 und 195 dargestellt. Zur Verringerung der RC-Verzögerungskonstante der Anordnung ist es erwünscht, eine Vielzahl von Kontakten zu dem Polysilicium-Gate herzustellen. Das Polysilicium-Gate weist mehrere Bereiche nach Art der Bereiche 210, 211,212 usw. auf, welche sich auswärts erstrecken und Fortsätze des Gate-Kissens und der Gate-Kissenelemente 194 und 195 aufnehmen. Die Polysilicium-Gate-Bereiche können bei der Herstellung des Oxidüberzugs 145-146-147 in Fig. 15 freiliegend verbleiben und werden nicht mit der Source-Elektrode 50 überzogen. Es ist zu beachten, dass es sich bei der Achse 220 in Fig. 12 um die in Fig. 11 gezeigte Symmetrieachse 220 handelt.

G

8 Blatt Zeichnungen

Claims

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PATENTANSPRÜCHE

1. Leistungs-MOSFET-Anordnung, mit einem Plättchen aus Halbleitermaterial mit zwei parallelen Oberflächen, das auf einer seiner Oberflächen zwei voneinander beabstandete Source-Elektroden (22,23; 81, 82), eine dazwischen angeordnete Gate-Isolierschicht (25; 88) sowie eine darauf ausgebildete Gate-Elektrode (24; 80) aufweist, und das eine Drain-Elektrode (26; 85) besitzt, wobei unmittelbar unter der Gate-Isolierschicht zwei voneinander beabstandete Kanäle (34,35) eines ersten Leitfähigkeitstyps ausgebildet sind, deren entgegengesetzte Enden elektrisch mit den zwei Source-Elektroden verbunden sind und deren benachbarte Enden jeweils mit einem gemeinsamen, zentral unter der Isolierschicht (25; 88) gelegenen Bereich (40; 86) eines zweiten Leitfähigkeitstyps verbunden sind, und wobei das Plättchen weiter einen Bereich vom zweiten Leitfähigkeitstyp aufweist, der sich unter den beiden Kanälen und dem gemeinsamen Bereich (40; 86) erstreckt und mit letzterem zusammenhängt, dadurch gekennzeichnet, dass der gemeinsame Bereich (40; 86) eine wesentlich höhere Leitfähigkeit aufweist, als der darunterliegende Bereich, wobei der gemeinsame Bereich (40; 86) und der darunterliegende Bereich miteinander in Reihe im Strompfad von den Source-Elektroden (22,23; 81, 82) zur Drain-Elektrode (26; 85) liegen.
2. Leistungs-MOSFET-Anordnung nach Anspruch 1, gekennzeichnet durch zwei Anschlussbereiche (32,33) im Halbleiterplättchen, die vom zweiten Leitfähigkeitstyp sind und deren Leitfähigkeit hoch im Vergleich zur Leitfähigkeit eines darunterliegenden Bereiches (n-) ist, wobei die Anschtussbereiche unter beiden Source-Elektroden angeordnet sind und sich unter die Gate-Isolierschicht (25) erstrek-ken, derart, dass sie in Kontakt stehen mit den benachbarten Enden der beiden Kanäle (34,35).
3. Leistungs-MOSFET-Anordnung nach Anspruch 1, dadurch gekennzeichnet, dass die Gate-Isolierschicht (25) aus Siliciumdioxid besteht.
4. Leistungs-MOSFET-Anordnung nach Anspruch 1, dadurch gekennzeichnet, dass sich die beiden Source-Elektro-den (22,23) und die Gate-Elektrode (24) längs eines Pfades auf der ersten Oberfläche erstrecken.
5. Leistungs-MOSFET-Anordnung nach Anspruch 1, dadurch gekennzeichnet, dass die beiden Kanäle (34,35) die Oberflächenteile von sich in das Plättchen erstreckenden Bereichen (30,31) des ersten Leitfähigkeitstyps sind, welche je einen Teilbereich mit abgerundetem Profil und erhöhter Tiefe aufweisen, der sich unterhalb sowie seitlich versetzt vom äusseren Rand des auf den entsprechenden tiefen Bereich ausgerichteten Anschlussbereichs (32,33) erstreckt.
6. Leistungs-MOSFET-Anordnung nach Anspruch 1, dadurch gekennzeichnet, dass die Drain-Elektrode (26) auf der den Source-Elektroden (22,23) gegenüberliegenden Oberfläche angeordnet ist.