CS222676B2 - High-capacity mosfet device - Google Patents

High-capacity mosfet device Download PDF

Info

Publication number
CS222676B2
CS222676B2 CS796589A CS658979A CS222676B2 CS 222676 B2 CS222676 B2 CS 222676B2 CS 796589 A CS796589 A CS 796589A CS 658979 A CS658979 A CS 658979A CS 222676 B2 CS222676 B2 CS 222676B2
Authority
CS
Czechoslovakia
Prior art keywords
region
type
gate
electrode
electrodes
Prior art date
Application number
CS796589A
Other languages
Czech (cs)
Inventor
Alexander Lidow
Thomas Herma
Vladimir Rumennik
Original Assignee
Int Rectifier Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Family has litigation
First worldwide family litigation filed litigation Critical https://patents.darts-ip.com/?family=26715426&utm_source=google_patent&utm_medium=platform_link&utm_campaign=public_patent_search&patent=CS222676(B2) "Global patent litigation dataset” by Darts-ip is licensed under a Creative Commons Attribution 4.0 International License.
Application filed by Int Rectifier Corp filed Critical Int Rectifier Corp
Publication of CS222676B2 publication Critical patent/CS222676B2/en

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/66—Vertical DMOS [VDMOS] FETs
    • H10D30/665—Vertical DMOS [VDMOS] FETs having edge termination structures
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/66—Vertical DMOS [VDMOS] FETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/66—Vertical DMOS [VDMOS] FETs
    • H10D30/662—Vertical DMOS [VDMOS] FETs having a drift region having a doping concentration that is higher between adjacent body regions relative to other parts of the drift region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/66—Vertical DMOS [VDMOS] FETs
    • H10D30/663—Vertical DMOS [VDMOS] FETs having both source contacts and drain contacts on the same surface, i.e. up-drain VDMOS
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/124—Shapes, relative sizes or dispositions of the regions of semiconductor bodies or of junctions between the regions
    • H10D62/126—Top-view geometrical layouts of the regions or the junctions
    • H10D62/127—Top-view geometrical layouts of the regions or the junctions of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
    • H10D62/149—Source or drain regions of field-effect devices
    • H10D62/151—Source or drain regions of field-effect devices of IGFETs 
    • H10D62/156—Drain regions of DMOS transistors
    • H10D62/157—Impurity concentrations or distributions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
    • H10D62/393—Body regions of DMOS transistors or IGBTs 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
    • H10D62/149—Source or drain regions of field-effect devices
    • H10D62/151—Source or drain regions of field-effect devices of IGFETs 
    • H10W72/926—

Landscapes

  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Bipolar Transistors (AREA)
  • Thyristors (AREA)
  • Electronic Switches (AREA)
  • Amplifiers (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Description

Vynález se týká vysokovýkonového zařízení MOSFET s poměrně nízkým zpožSovacím odporem v plně vodivém stavu a s poměrně vysokým závěrným napětím.BACKGROUND OF THE INVENTION The present invention relates to a high power MOSFET device having a relatively low delay resistor in a fully conductive state and a relatively high reverse voltage.

Vynález se týká zejména zařízení MOSFET, totiž tranzistorů řízených elektrickým polem (Metali Oxide Semiconductor Field Effect Transistor) a jeho nové konstrukce, která umožňuje jeho použití ve výkonových aplikacích s poměrně vysokým závěrným napětím a s výjimečně nízkým odporem mezi svorkami kolektoru a emitoru, když je zařízení v plně vodivém stavu, Velkou výhodou bipolárního tranzistoru oproti tranzistoru MOSFET je ta okolnost, že bipolární tranzistor má v plně vodivém stavu velmi nízký odpor na jednotku vodivé plochy. Tranzistor MOSFET má oproti bipolárnímu tranzistoru četné přednosti, v to zahrnuje velmi vysokou spínací rychlost, velmi vysoký zisk a nedostatek sekundárních průřezových vlastností, jak se jeví u zařízení s minoritními nosiči. Jelikož však má tranzistor MOSFET vysoký odpor v plně vodivém stavu zařízení, je dosud jeho použití pro výkonové spínací aplikace omezeno.In particular, the invention relates to a MOSFET device, namely a Metali Oxide Semiconductor Field Effect Transistor, and a new design which allows its use in power applications with relatively high reverse voltage and exceptionally low resistance between the collector and emitter terminals when the device is In a fully conductive state, a great advantage of a bipolar transistor over a MOSFET is that the bipolar transistor has a very low resistance per unit of conductive surface in a fully conductive state. The MOSFET has numerous advantages over a bipolar transistor, including very high switching speeds, very high gains and a lack of secondary cross-sectional properties, as appears in minor carrier devices. However, since the MOSFET has a high resistance in the fully conductive state of the device, its use for power switching applications is still limited.

Vynález se týká vysokovýkonového zařízení MOSFET s poměrně nízkým zpožďovacíma odporem v plně vodivém stavu a s poměrně vysokým závěrným napětím, sestávajícího z objemové oblasti čili podložky z polovodičového materiálu, které má první povrch a rovnoběžný druhý povrch; první povrch má první a druhou od sebe oddálené emitorové elektrody, hradlovou izolační vrstvu na prvním povrchu mezi první a druhou emitorovou elektrodou a s hradlovou elektrodou na hradlové izolační vrstvě; kolektorovou elektrodu na druhém povrchu; první a druhý kanál prvního typu vodivosti, jež jsou od sebe oddáleny a umístěny těsně pod hradlovou izolační vrstvou; protilehlé konce prvního a druhého kanálu jsou elektricky spojeny s první a druhou emitorovou elektrodou; přilehlé konce prvního a druhého kanálu jsou každý spojen se společnou centrální oblastí, které je centrálně umístěna pod izolační hradlovou vrstvou a má druhý typ vodivosti; oblast druhého typu vodivosti s poměrně vysokým odporem, která leží pod prvním a druhým kanálem a pod společnou oblastí a je spojitá se společnou oblastí, u kterého podle vynálezu v podstatě má společná centrální oblast druhého typu vodivosti vyšší vodivost než spodní oblast, kde společné centrální oblast a spodní oblast leží v sérii v proudové dráze od první a druhé emitorové elektrody ke kolektorové elektrodě, přičemž první a druhé emitorové elektrody jsou od.sebe odděleny hradlovou elektrodou.The invention relates to a high power MOSFET device having a relatively low delay resistor in a fully conductive state and a relatively high reverse voltage, consisting of a volume region or substrate of a semiconductor material having a first surface and a parallel second surface; the first surface having first and second spaced emitter electrodes, a gate insulation layer on the first surface between the first and second emitter electrodes and with a gate electrode on the gate insulation layer; a collector electrode on the second surface; first and second conduits of the first type of conductivity spaced apart and positioned just below the gate insulation layer; opposite ends of the first and second channels are electrically connected to the first and second emitter electrodes; adjacent ends of the first and second ducts are each connected to a common central region which is centrally located below the insulating gate layer and has a second type of conductivity; a second type of conductivity of relatively high resistance that lies below the first and second ducts and the common area and is continuous with a common area in which, according to the invention, the common central area of the second type of conductivity has substantially higher conductivity than the lower area and the lower region lies in series in a current path from the first and second emitter electrodes to the collector electrode, the first and second emitter electrodes being separated from each other by the gate electrode.

Podle výhodného provedení vynálezu obsahuje zařízení podle vynéleuu objemovou oblast prvního typu vodivosti jiného než společná centrální oblast, přičemž objemová oblast, probíhá od kolektorové elektrody ke spodní oblasti a má vodivost vyšší, než je vodivost spodní oblasti. Účelně je spodní oblast vrstva epitaxně narostlá na vrcholu objemové oblasti.According to a preferred embodiment of the invention, the device according to the invention comprises a volume region of the first type of conductivity other than the common central region, the volume region extending from the collector electrode to the lower region and having a conductivity higher than that of the lower region. Conveniently, the lower region is epitaxially grown at the top of the volume region.

Podle jiného provedení vynálezu je hradlové elektroda umístěna na hradlovém kysličníku tvořeném kysličníkem křemičitým.According to another embodiment of the invention, the gate electrode is disposed on the gate of silicon dioxide.

««

Podle ještě jiného provedení vynálezu jsou upraveny první a druhé spojovací oblasti v objemové oblasti, jež mají druhý typ vodivosti, mají vysokou vodivost, leží pod první a druhou emitorovu elektrodou a probíhají pod hradlovou elektrodou za účelem spojení s při- » lehlými konci prvního popřípadě druhého kanélu.According to yet another embodiment of the invention, the first and second bonding regions are provided in the volume region having a second conductivity type, having a high conductivity, lying below the first and second emitter electrodes and extending below the gate electrode to engage adjacent ends of the first and second conduits. cannula.

Podle účelného provedení vynélezu jsou první a druhá emitorové elektroda i hradlové elektroda protáhlé po dráze na prvním povrchu.According to an expedient embodiment of the invention, the first and second emitter electrodes as well as the gate electrode are elongated along a path on the first surface.

Podle dalšího provedení vynálezu probíhají pod vnějším okrajem emitorové oblasti zaoblené profily hlubokých oblastí prvního typu vodivosti, jejichž povrchové úseky tvoří první a druhý kanál.According to a further embodiment of the invention, under the outer edge of the emitter region, rounded profiles of deep regions of the first type of conductivity, whose surface sections form the first and second channels, extend.

Podle ještě jiného provedení vynélezu sestávají první a druhý kanál z přilehlých větví přilehlých mnohoúhelníkových kanálů, které obklopují příslušné mnohoúhelníkové emitorové oblasti .According to yet another embodiment of the invention, the first and second channels consist of adjacent branches of adjacent polygonal channels that surround respective polygonal emitter regions.

S výhodou je každá z emitorových oblastí Šestiúhelníkové.Preferably, each of the emitter regions is hexagonal.

Podle dalšího provedení obsahuje zařízení více než tisíc mnohoúhelníkových emitorových oblastí, z nichž každé má šířku přibližně 0,025 4 mm.According to another embodiment, the device comprises more than a thousand polygonal emitter regions, each having a width of approximately 0.025 4 mm.

Zařízení se v zásadě vytvoří v podložce typu N(-), která má poměrně vysoký měrný odpor, jehož je zapotřebí pro dosažení žádoucí schopnosti závěrného napětí u zařízení. Například u zařízení na 500 voltů bude mít oblast N(-) měrný odpor přibližně 20 ohm centimetrů. Avšak táž potřebné charakteristika vysokého měrného odporu způsobuje, že odpor zařízení MOSFET v plně vodivém stavu, když se ho užije jako výkonového spínače, je poměrně vysoký. ·In principle, the device is formed in an N (-) substrate having a relatively high resistivity that is required to achieve the desired reverse voltage capability of the device. For example, in a 500 volt device, the N (-) area will have a resistivity of approximately 20 ohm centimeters. However, the same high resistivity characteristics required make the resistance of the MOSFET in a fully conductive state when used as a power switch relatively high. ·

Vynálezem bylo zjištěno, že v horní části centrální objemové oblasti, do které obě inverzní vrstvy přivádějí proud v dráze к sběrné elektrodě Čili kolektoru, může centrální , oblast těsně pod hradlovou izolační vrstvou být tvořena materiálem s poměrně nízkým měrným odporem, vytvořeným například difusí N(+) v této kanálové oblasti, aniž by se působilo na vlastnosti zařízení v ohledu závěrného napětí.It has been found by the invention that in the upper part of the central volumetric region to which both inverse layers supply current in the path to the collector electrode or collector, the central region just below the gate insulation layer may consist of a material of relatively low resistivity. +) in this channel area without affecting the device's reverse voltage properties.

Podle vynálezu bude mít, zejména tento společný kanál horní část pod hradlovou izolační vrstvou a dolní objemovou část probíhající směrem ke kolektorové elektrodě. Dolní část mé vysoký měrný odpor žádoucí pro dosažení schopnosti vysokého-závěrného napětí a bude mít hloubku závislou na žádaném závěrném napětí pro zařízení. Například pro zařízení na 400 voltů může mít dolní oblast N(-) hloubku přibližně 35 /um, zatímco pro zařízení na 90 voltů bude mít hloubku přibližně 8 /um. Lze volit i jiné hloubky v závislosti na Žádaném závěrném napětí zařízení, aby se obdržela potřebná silnější ochuzovací oblast nutné pro zabránění průrazu za podmínek závěrného napětí. Horní část společného kanálu se učiní vysoce vodivouAccording to the invention, in particular this common channel will have an upper part under the gate insulating layer and a lower volume part extending towards the collector electrode. The lower part of my high resistivity desirable to achieve the high-reverse voltage capability and will have a depth dependent on the desired reverse voltage for the device. For example, for a 400 volt device, the lower region N (-) may have a depth of about 35 µm, while for a 90 volt device it will have a depth of about 8 µm. Other depths can be selected depending on the desired reverse voltage of the device to obtain the necessary thicker depletion area necessary to prevent breakdown under the reverse voltage conditions. The upper part of the common channel is made highly conductive

N( + ) do hloubky od přibližně 3 ,um do asi 6 ^un. Bylo, zjištěno, že to nenarušuje schopnost zařízení odolávat závěrnému napPtí. Avšak tím se sníží odpor zařízení v plně vodivém stavu na jednotku plochy více nei dvojnásobně.N (+) to a depth of from about 3 µm to about 6 µm. It has been found that this does not impair the ability of the device to withstand the reverse voltage. However, this reduces the resistance of the device in a fully conductive state per unit area more than twice.

Výsledné zařízení se stane srovnatelrým s běžnými výkonovými bipolámími spínacími zařízeními, jelikož si podržuje všechny přednossi zařízení MOSFET oppoLi bipolárnímu zařízení, avšak nyní má poměrně nízký odpor v plně vodivém stavu, což bylo největší charakieristickou přednoosí bipolainího zařízení.The resulting device becomes comparable to conventional power bipolar switching devices as it retains all MOSFET fronts to the bipolar, but now has a relatively low resistance in a fully conductive state, which was the greatest characteristic of the bipolain front.

Vynález tedy vytváří nové výkonové zařízení MOSFET s nízkým odporem v plně vodivém stavu, kde však je dostupná velmi vysoká hustota záznamu a které může být provedeno s relativně jednoduchými maskami. Zařízení má dále poměrně nízkou kapacitanci.Thus, the invention provides a new low resistance MOSFET power device in a fully conductive state, where a very high recording density is available and which can be done with relatively simple masks. Furthermore, the device has a relatively low capacitance.

* Hlavní výhodou zařízení podle vynálezu oprooi dřívějšímu stavu techniky je skutečnost, že mělká oblast N(+) pod hradlem vyvolává neočekávané snížení spouštěcího odporu mezi svorkami editoru a kolektoru, aniž by to mělo vliv na závěrné nappěí zařízení, když je vypnuto. Žádné dřívější zařízení nemá tuto oblast zvýšené vodivoasi, která probíhá vzhůru od spodní o bas ti N(-). Tato oblast N(-) je potřebná pro dosažení vysokého průrazného napějí zařízení, když je ve vypnutém nebo nevodivém stavu.A major advantage of the device of the present invention over the prior art is that the shallow N (+) area below the gate causes an unexpected decrease in the trigger resistance between the editor and collector terminals, without affecting the reverse voltage of the device when turned off. No previous device has this area of elevated conductivity that extends upward from the base by N (-). This region N (-) is needed to achieve a high breakdown voltage when the device is in the off or non-conductive state.

Druhá velká výhoda vynalezu spočívá v tom, že šestiboký obrazec emitorové , obb-assi umožňuje neširší možný kanál v dané ohlassi křemíkového čipu tím, že je , kanál širší, se dále sniž spouštěcí odpor daného čipu. .A second great advantage of the invention is that the hexagonal pattern of the emitter, obb-assi, allows the widest possible channel in a given class of silicon chip by making the channel wider, further reducing the trigger resistance of the chip. .

Zařízení podle vynálezu bude vysvětleno na někcoika příkaadech provedení v souuvslosti s výkresy.The device according to the invention will be explained in some embodiments in conjunction with the drawings.

Obr. 1 jo pohled shora na výkonový čip MOSFET, který je proveden podle vynálezu, a zejména znázorňuje meraαizαčlí obrazce obou editorových elektrod a hradla. Obr. 2 je pohled na průřez obr. 1 podle čáry 2-2 na obr. 1. Obr. 3 je pohled v ·průřezu podobně jako na obr. 2 a znázorňuje počáteční krok při postupu výroby zařízení podle obr. 1 a 2 a znázorňuje, zejména zabudování a difusi kontaktu P( + ). · Obr. 4 znázorňuje druhý krok ve výrobním postupu a ukazuje zabudování a difusi N(+). Obr. 5 znázorňuje další krok výrobního postupu zařízení podle , obr. 1 a 2 a znázorňuje zabudování· a difusi kanálu. Obr, 6 znázorňuje další krok výrobního postupu a ukazuje předběžné uložení a dlíus! editoru. To předchází poslednímu kroku, ve kterém se odřízne hradlový kysličník pro ineaaizační krok, který vytvoří zařízení podle obr. 2. Obr. 7 je pohled shora na raeetaizační obrazec druhého provedení vynálezu. Obr. 8 je pohled v průřezu na obr. 7 podle čáry 8-8 na obr. 7. Obr. 8a je pohled zdobný jako obr. 2 a znázorňuje pozměněnou konfiguraci kontaktů ernitoru. Obr. 9 znázorňuje tvar chгaaaiteistiky proudu v propustném směru u zařízení podle obr. 2, kde oblast pod hradlovou izolační vrstvou je typ N(-). Obr. 10 znázorňuje tvar chaaaαitrrstiky zařízení stejného jako na obr. 2, kde oblast pod hradlovým kysli^^em má vysokou vodivost typu N( + ). Obr. 11 je pohled shora na dokončený člen na polovodičové podložce před jeho oddělením od ostatní podložky. Obr. 12 je zvětšená podrobnost hradlového útvaru pro ilustraci vztahu hradlového kontaktu a emitorových mnlOoUherníků obbasti hradíového útvaru. Obr. 13 je podrobný,pohled shora na mmlou čés^t emitorové obb-assi v průběhu jednoho období postupu výroby zařízení. Obr. 14 je pohled na obr. 3 v průřezu podle čáry 14-14 na obr. 13· Obr. 15 je podobný jako obr.Giant. 1 is a top view of a power MOSFET chip that is implemented in accordance with the present invention, and particularly illustrates measurement patterns of both editor electrodes and gate. Giant. 2 is a cross-sectional view of FIG. 1 taken along line 2-2 of FIG. 1. FIG. 3 is a cross-sectional view similar to FIG. 2 and illustrates the initial step in the manufacturing process of the apparatus of FIGS. 1 and 2, showing, in particular, the installation and diffusion of the contact P (+). · Giant. 4 shows the second step in the manufacturing process and shows the incorporation and diffusion of N (+). Giant. 5 illustrates a further step in the manufacturing process of the apparatus of FIGS. 1 and 2 and illustrates channel embedding and diffusion. Fig. 6 shows the next step of the manufacturing process and shows the pre-bearing and the flint! editor. This precedes the last step in which the gate oxide is cut off for the inalation step that the device of FIG. 2 forms. 7 is a top view of a raating pattern of a second embodiment of the invention. O br. 8 after lo d in cross section in FIG. 7, p ccording CA hole 8-8 in Fig. 7. A Br. 8a is a decorative p respect to FIG. 2 and illustrates a contact configuration ernitoru amended. Giant. 9 shows the shape of the forward-flow current characteristic of the apparatus of FIG. 2, wherein the area under the gate insulation layer is of the N (-) type. Giant. 10 depicts the shape of the device as in FIG. 2, wherein the region below the gating acid has a high N (+) conductivity. Giant. 11 is a top view of the finished member on the semiconductor pad before it is separated from the other pad. Giant. 12 is an enlarged detail of the gate formation to illustrate the relationship of the gate contact with the emitter members of the perimeter formation. Giant. 13 is a detailed top view of the emitter circumference during one period of the apparatus manufacturing process. Giant. Fig. 14 is a cross-sectional view of Fig. 3 taken along line 14-14 of Fig. 13; 15 is similar to FIG.

a znázorňuje přidání roS.ytiliUlUového hradla, emitorové elektrody a kolektorové elektrody k podložce.and shows the addition of an expanded gate, an emitter electrode and a collector electrode to the substrate.

První provedení nového zařízení MOSFET podle vynálezu je znázorněno na obr. 1 a 2, které znázzoňňjí čip moulUkysSalickéhu křemíku 20, (nebo jiného vhodného jako podložku nebo objemovou oblast, přičemž elektrody zařízení sledují klikatou dráhu 21, kterou je nejlépe vidět na obr. 1, aby byla zvětšena ta plocha zařízení, která nese proud. Lze užžt i jíiých geoomtrií. Znázorněné zařízení mé závěrné lrpёěí 400 voltů a odpor při plně vodivém stavu meenš, než přibližně 0,4 ohmů p^i šířce kanálu 50 cm. Byla prakticky provedena zařízení mající závěrné napětí od 90 do 400 voltů. Zařízení na 400 voltů vedla pulsující proudy o intenzitě 30 ampérů. Zařízení na 90 voltů mají odpory v propustném směru přibližně 0,1 ohmu při šířce kanálu 50 cm a vedou pulsující proudy až do intenzity přibližně 100 ampérů. Lze také vytvořit Zařízení na vyšší i nižší napětí s různými šířkami kanálů.A first embodiment of the new MOSFET device of the present invention is shown in Figures 1 and 2, which illustrate a silicone silicone mulch acid 20 chip (or other suitable as a substrate or volume region), the electrodes of the device following a zigzag path 21 best seen in Figure 1. The geodeterminator shown has a closing voltage of 400 volts and a resistance in a fully conductive state of less than about 0.4 ohms at a channel width of 50 cm. having a back-up voltage of 90 to 400 volts The 400 volts device has pulsating currents of 30 amps The 90 volts devices have a forward resistance of about 0.1 ohms at a channel width of 50 cm and conduct pulsating currents up to about 100 amps High and low voltage devices with different widths can also be created channels.

Dosud známá zařízení MOSFET mají mnohem vyšší odpory v plně vodivém stavu, než jak je shora uvedeno. Například zařízení MOSFET na 400 voltů, srovnatelné se zařízením níže popsaným, avšak vytvořené dřívějšími technikami, by normálně mílo odpor v plně vodivém stavu mnohem vyšší než asi 1,5 ohmů ve srovnání se spouštěcím” odporem menším než asi 0,4 ohmy v zařízení provedeném podle vynálezu. Kromě toho bude spínací zařízení MOSFET podle vynálezu mít všechny žádoucí přednosti zařízení MOSFET, jelikož pracuje jako zařízení s majoritními nosiči. Tyto přednosti záležejí ve vysoké spínací rychlosti, vysokém zisku a odstranění sekundárních průřezových charakteristik, které existují v zařízeních s minoritními nosiči.The prior art MOSFET devices have much higher resistances in a fully conductive state than mentioned above. For example, a 400 volt MOSFET device, comparable to the device described below, but produced by prior art techniques, would normally have a fully conductive state resistance much greater than about 1.5 ohms compared to a trigger resistance less than about 0.4 ohms in the device made according to the invention. In addition, the MOSFET switching device of the invention will have all the desirable advantages of a MOSFET device since it operates as a majority carrier device. These advantages depend on the high switching speed, the high gain and the elimination of the secondary cross-sectional characteristics that exist in devices with minor carriers.

Zařízení podle obr. 1 a 2 má dvě emitorové elektrody 22 a 23. které jsou odděleny metali zovanou hradlovou elektrodou která je připevněna к povrchu polovodičového zařízení, avšak od něho oddálena vrstvou 25 kysličníku křemičitého. Klikatá dráha, kterou sleduje hradlové elektroda 21, mé délku 50 centimetrů a má 667 zvlnění, avšak na obr. 1 je znázorněna zjednodušeně. Lze užít také jiných šířek kanálu. Emitorové elektrody 22 a 23 mohou být protaženy do strany, jak je znázorněno, aby sloužily jako řídicí destičky pro rozšíření ochuzovací oblasti vytvořené za podmínek závěrného napětí. Každá z emitorových elektrod 22 a 23 dodává proúd ke společné kolektorové elektrodě 26. která je připevněna ke spodní části podložky čili čipu. Relativní rozměry zařízení, zejména pokud jde o tloušíku, byly na obr. 2 velmi značně přehnány za účelem srozumitelnosti. Křemíkový čip nebo podložka 20 je vytvořena na podkladu N(+), který může mít tloušíku přibližně 0,355 6 mm.The apparatus of Figures 1 and 2 has two emitter electrodes 22 and 23 which are separated by a metalized gate electrode which is attached to the surface of the semiconductor device but spaced therefrom by a layer 25 of silica. The zigzag path followed by the gate electrode 21 is 50 centimeters long and has 667 undulations, but is shown in simplified form in FIG. Other channel widths can also be used. The emitter electrodes 22 and 23 may be extended laterally, as shown, to serve as control plates for expanding the depletion area formed under reverse voltage conditions. Each of the emitter electrodes 22 and 23 supplies current to a common collector electrode 26 that is attached to the bottom of the pad or chip. The relative dimensions of the device, in particular the thickness, have been greatly exaggerated in FIG. 2 for the sake of clarity. The silicon chip or pad 20 is formed on a N (+) substrate, which may have a thickness of approximately 0.355 6 mm.

Epitaxní vrstva typu N(-) je uložena na podkladu 20 a bude mít tlouštku a specifický odpor závislé na žádaném závěrném napětí. Všechny přechody jsou vytvořeny v této epitaxní vrstvě 41 . která může mít poměrně vysoký specifický odpor. U popisovaného provedení mé epitaxní vrstva 41 tloušťku přibližně 35 yum a specifický odpor přibližně 20 ohm-centimetrů’. Pro zařízení na 90 voltů bude mít epitaxní vrstva 41 tloušlku přibližně 10 дли a bude mít měrný odpor přibližně 2,5 ohm-centimetrů. Užije se také šířky kanálu 50 cm, aby se u zařízení vytvořila žádané kapacita pro vedení proudu.The N-type epitaxial layer (-) is deposited on the substrate 20 and will have a thickness and a specific resistance depending on the desired reverse voltage. All transitions are formed in this epitaxial layer 41. which can have a relatively high specific resistance. In the described embodiment, my epitaxial layer 41 has a thickness of about 35 µm and a specific resistance of about 20 ohm-centimeters. For a 90 volt device, the epitaxial layer 41 will have a thickness of about 10 µl and a resistivity of about 2.5 ohm-centimeters. A channel width of 50 cm is also used to create the required current carrying capacity of the device.

U výhodného provedení vynálezu je pod každou z emitorových elektrod 22 a 23 upravena protáhlá klikatá oblast s vodivostí typu P( + ), které tak probíhá kolem klikaté dráhy znázorněné na obr. 1. Tyto oblasti typu P(+) jsou znázorněny na obr. 2 jako oblasti P(+) 30 a 31 a jsou podobné oblastem podle dřívějšího stavu techniky s tím rozdílem, že maximální hloubka oblasti typu P(+) je značně přehnána za účelem vytvoření velkého poloměru křivosti. To umožňuje zařízení vydržet vyšší závěrná napětí. Například hloubka oblastí 30 a 31 ne s výhodou asi 4/um na rozměru X v obr. 2 a přibližně 3/um na rozměru Y.In a preferred embodiment of the invention, an elongated zigzag region with a P (+) conductivity extends around each of the emitter electrodes 22 and 23, which extends around the zigzag path shown in Fig. 1. These P (+) regions are shown in Fig. 2. as P (+) 30 and 31 regions and are similar to those of the prior art except that the maximum depth of the P (+) type region is greatly exaggerated to create a large radius of curvature. This allows the device to withstand higher reverse voltages. For example, the depths of the regions 30 and 31 are not preferably about 4 µm on the X dimension in Figure 2 and about 3 µm on the Y dimension.

Použitím výrobních technik D-MOS se dvě oblasti 32 a 33 typu N(+) vytvoří pod emitorovými elektrodami 22. popřípadě 23. a definují s oblastmi 30 a 31 typu P(+) kanály 34 f popřípadě 35 typu N. Kanály 34 a 35 typu N jsou umístěny pod hradlovým kysličníkem 25 a mohou být invertovány vhodným připojením předpínacího signálu к hradlové elektrodě 24. aby bylo umožněno vedení od emitorové elektrody 22 a od emitorivé elektrody 23 inverzními vrstvami do centrální oblasti upravené pod hradlovou elektrodou 24. a pak ke kolektorové elektrodě 26. Kanály 34 a 35 mohou mít každý délku přibližně 1 mikrometr.By using manufacturing techniques of D-MOS 32 and two regions 33, the N (+) formed below the electrode 22. Emitter 23 respectively and define with the regions 30 and 31 of the type P (+) or channels 34 F 35 N-type channels 34 and 35 of type N are located below the gate oxide 25 and can be inverted by suitably connecting the biasing signal to the gate electrode 24. to allow routing from the emitter electrode 22 and the emitter electrode 23 by inverse layers to the central region provided below the gate electrode 24 and then to the collector electrode 26. The channels 34 and 35 may each be approximately 1 micron in length.

Dosud bylo považováno za nutné, aby centrální společná oblast typu N(-) mezi kanály J£ a (a mezi oblastmi jo a 1L •typu P(+)) měla vysoký měrný odpor, aby zařízení vydrželo vysoká závěrná napětí. Avšak materiál typu N(-) s poměrně vysokým měrným odporem je také význačným faktorem, který přispívá к vysokému odporu v plně vodivém stavu zařízení.So far, it has been considered necessary that the central N-type common area (-) between the channels 6 and (and between the y-type and 1L-type P (+)) has a high resistivity in order to withstand high reverse voltages. However, an N (-) material with a relatively high resistivity is also a significant factor contributing to the high resistance in the fully conductive state of the device.

Podle význačného rysu vynálezu se značný úsek této centrální společné vodivé oblasti . učiní relativně vysoce vodivým a sestává z oblasti 40 typu N(+) umístěné přímo pod hradlovým kysličníkem £5· Oblast 40 typu N(+) má hloubku přibližně 4 mikromeery, přičemž tato hloubka může být v rozmezí od přibližně 3 /um až ' přibližně 6 ;um. Zatímco její přesná vodivost není známa a mění se s hloubkou, je vysoké oproti spodní 41 typu N(-) pod ní.According to a characteristic feature of the invention, a considerable portion of this central common conductive region is present. The N (+) region 40 has a depth of about 4 microns, which depth can range from about 3 µm to about 3 µm. 6; um. While its exact conductivity is unknown and varies with depth, it is high compared to the lower 41 (-) type below it.

Zejména má oblast 40 vysokou vodivost, která je určena celkovou dávkou zabudování iontů od asi 1 x 1012 do asi 1 x 101* atomů fosforu na cm2 při 5° kV, natož následuje vyvolání difuse při teplotě od 1 150 °C do 1 250 °C po dobu 30 minut až 240 mnut. Bylo zjištěno, .že 'vytvooí--li se tato oblast 40 z poměrně vysoce vodivého matteiálu typu N(+) difusi nebo jiiým zpracováním, zlepší se význačně vlastnosti zařízení·a odpor v · propustném směru v plně vodivém stavu zařízení se sníží o činitel větší než dvě. Avšak bylo zjištěno, že vytvoření centorélLní. oM-aslt 40 o vysoké vodivosti nenarušuje vlastnosti zařízení soovvssjící se závěrným napětím. Tím, že se centrální oblast 40 pod hradlovým kysličníkem 25 a mezi kanály 34 a 35 učiní daleko více vodivou, snnží se význačně odpor v plně vodivém stavu u výsledného výkonového spínacího zařízení a zařízení MOSFET se stává daleko více schopným soutěžení s ekvivalentním zařízením přechodového typu, zatímco si stále podržuje všechny přednosti pracování zařízení MOSFET s majooitními nossči.In particular, a region 40 of high conductivity, which is determined by the total dose incorporating ions of about 1 x 10 12 to about 1 x 10 1 * atom of phosphorus per cm 2 at 5 kV, nor calling of diffusion at a temperature from 1150 ° C to 1250 ° C for 30 minutes to 240 min. It has been found that if this region 40 is formed from a relatively highly conductive N (+) type diffusion material or other processing, the properties of the device are significantly improved and the forward resistance in the fully conductive state of the device is reduced by a factor of greater than two. However, it has been found that the formation is central. The high conductivity oM-aslt 40 does not interfere with the reverse voltage properties of the device. By making the central area 40 below the gate oxide 25 and between the channels 34 and 35 much more conductive, the resistivity in the fully conductive state of the resulting power switching device is significantly reduced and the MOSFET becomes much more capable of competing with an equivalent transition type device, while still retaining all the advantages of working with MOSFETs with majoite nosschi.

Ve shora uvedeném popisu obr. 1 a 2 bylo předpokládáno, že vodivé kanály 34 a 35 jsou z maatelálu typu P(+) a jsou v souhlasu s tím invertovány·na vodivost typu N, aby se vytvořily kanály pro vedení nosičů od emitorových elektrod 22 a 2J k cenn-rátaí společné 40 po připojení vhodného řídicího popřípadě hradlového napěěí.In the above description of Figures 1 and 2, it has been assumed that the conductive channels 34 and 35 are of the P (+) material and are accordingly inverted to the N-type conductivity to form channels for guiding the carriers from the emitter electrodes 22. and 2J to value common 40 after applying a suitable control or gate voltage.

Je zřejmé, že všechny tyto vodivosti by mohly být obráceny, takže zařízení by mohlo pracovat jako zařízení s kanálem typu P a nikoliv jako zařízení s kanálem typu N.Obviously, all of these conductivities could be reversed so that the device could operate as a P-channel device and not as a N-channel device.

Jeden postup, kterým by bylo lze konstruovat zařízení podle obr. 1 a 2, je·znázorněn na obr. 3 až 6. Podle obr. 3 je základní podložka 20 znázorněna jako majeeiál typu N(+), na jehož horní straně je epitaxně uložena oblast 41 typu N(-). Na podložce 20 se vytvoří silné kysličníková vrstva JO a v ní se otevřou okénka 51 a £2· Otevřená okénka 51 a 52 se vystaví svazku atomů bodu v přístroji pro zabudování iontů za účelem vytvoření obbastí typu P(+). Potom se způsobí difuse zabudovaných atomů boru hlouběji do podložky 20 za účelem vytvoření zaoblené ^«η^ηί typu N(+), která je znázorněna na obr. 3 a může mít hloubku přibližně 4 /um. Při tomto difundování narostou mělké kysličníkové vrstvy JJ a 54 přes okénka 51 a 52.One method by which the apparatus of FIGS. 1 and 2 can be constructed is shown in FIGS. 3 to 6. According to FIG. 3, the base washer 20 is shown as an N (+) type, the upper side of which is epitaxially mounted N-type region (-). A thick oxide layer 10 is formed on the substrate 20 and windows 51 and 52 are opened therein. The open windows 51 and 52 are exposed to a point atom beam in the ion-embedding apparatus to form P (+) blanks. Thereafter, the embedded boron atoms are diffused deeper into the support 20 to form a rounded N (+) type shown in FIG. 3 and may have a depth of approximately 4 µm. In this diffusion, the shallow oxide layers 11 and 54 grow through windows 51 and 52.

šlak je déle znázorněno na obr. 4, vyříznou se v kysličníkové vrstvě 50 okénka 61 a 62 a nastane zabudování typu N(+), aby do epitaxní vrstvy 41 typu N(-) byly zabudovány oM-asti 63 a 64 typu N(+). · Toto zabudování typu N( + ) může být prováděno fosforwým svazkem. Potom se zabudované oblasti · 6J a 64 podrobí difusi, aby se vyvolalo roztažení zabudovaných obbastí 6J · a 64 a jejich prohloubení na hloubku přibližně 3,5 /m s ^ηϊ^^βοί určenou implantační dávkou od 1 x 1012 do 1 x TD1* atomů tasiforu na cm2, natož následuje difuse po dobu 30 minut až 4 hodin při teplota od 1 150 do 1 250 °C. Jak bude pozdil· patrno, vytvoří zabudované 63 a 64 novou oblast typu N(+), která podstatně snnží odpor zařízení v plně vodivém stavu.the punch is shown in Fig. 4, windows 61 and 62 are cut out in the oxide layer 50 and N (+) incorporation occurs to incorporate the N-type (63) and 64 (64) epitaxial layer 41 (+) ). · This type of N (+) incorporation can be carried out with a phosphor beam. Then, the embedded region 64 · 6J and subjected to diffusion to induce expansion of built obbastí 6J · and 64, and deepened to a depth of approximately 3.5 / m ^ ^^ ηϊ βοί intended implantation dose of 1 x 1 0 12 to 1 x TD 1 * tasiforu atoms per cm 2, followed by diffusion of p let alone for a period of 30 minutes and 4 hours at a temperature of from 1 150 to 1 250 ° C. J and K will pozdil p · atm creates built 63 and 64 a new area of the n (+), which substantially snnží resistance of the device in a fully conducting state.

Je třeba poznamennt, že oblasti 6J a 64 typu N(+) by v případě potřeby mohly být uloženy epitaxně a nemuuely by být di:ftnidovány. Podobně by výsledné zařízení zde popisované mohlo být zhotoveno jakýmkcTiv žádaným postupem, jak je odborníku patrno.It should be noted that the N (+) type 6J and 64 regions could be epitaxially deposited if necessary, and could not be diididated. Similarly, the resulting apparatus described herein could be fabricated by any desired method, as will be apparent to those skilled in the art.

Dalším krokem postupu je krok znázorněný na obr..5 a záleží v zabudování a difusi kanálů, přičemž se vytvoří oblast 21 a 72 typu P(+) skrze stejná okénka 61 a 62.· kterých bylo pouuito pro zabudování typu N( + ) u zabudovaných oWastí 63 a 64.The next step of the process is the step shown in Fig. 5 and depends on channel embedding and diffusion, forming the P (+) type regions 21 and 72 through the same windows 61 and 62. which were used for N (+) type embedding built in 63 and 64.

222676 6222676 6

Oblasti 21 a 72 typu P(+) se vytvoi4 implantací paprskem boru v dávce přibližně 5 x až 5 x W14 atomů /cm2, načež následuje difUse po dobu 30 až 120 minut při teplotě 1 150 až 1 250 °C.P (+) type regions 21 and 72 are formed by boron beam implantation at a dose of about 5 to 5 x W 14 atoms / cm 2 , followed by diffusion for 30 to 120 minutes at 1150 to 1250 ° C.

Potom, jak je znázorněno na obr. 6, se provádějí kroky pro předběžné uložení emitorové elektrody a pro difusi emitorových obliasSí 32 a 33. To se provádí obvyklým a ’ netaritCkýým krokem difuse fosforu, kdy difuse postupuje skrze okénka 61 a 62, takže emitorové oblasti 32 a 33 jsou semooinně vyřízeny vůči ostatním předfomrnováným oblastem. V tomto případě se podložka 20 uniata v peci a vystaví se působení POCl^ suspendovanému v nosném plynu po dobu 10 minut až 50 minut a při teplotě 850 až 1 О00 ' °C.Thereafter, as shown in FIG. 6, steps are taken to pre-position the emitter electrode and to diffuse emitter areas 32 and 33. This is accomplished by a conventional and non-specific phosphorus diffusion step where diffusion proceeds through windows 61 and 62 so that the emitter regions 32 and 33 are semi-finished with respect to the other pre-milled areas. In this case, the pad 20 is uniata in an oven and exposed to POCl 3 suspended in the carrier gas for 10 minutes to 50 minutes and at a temperature of 850 to 100 ° C.

Když je tento krok dokončen, je vytvořena základní přechodová koirfigurace vyžadovaná na obr. 2 s krátlými oblastmi typu P(+) umístěnými pod kysličníkem 50 a sloužícími jako vodivý kaná pro výsledné zařízení, a s omastí typu N(+) vypnu jící plochu mezi prvním a druhým kanálem 34 a 35 a mezi spojovacími oblastmi typu P(+) 30 a 31·When this step is completed, the basic transition co-configuration required in Fig. 2 is formed with short P (+) areas located under the oxide 50 and serving as a conducting channel for the resulting device, and with an N (+) grease that shuts off the area between the first and a second channel 34 and 35, and between the P (+) 30 and 31 connection areas;

Výrobní postup pak pokračuje od kroku podle obr. 6 k zařízení znázorněnému na obr. 2, přičemž se epoxidové povlaky na horní části čipu vhodným způsobem odloupnou a vytvoří se mettaizačni obrazce pro emitorové elektrody 22. 23 a hradlovou elektrodu 24 pro vytvoření elektrických kontaktů k zařízení. Kolektorová elektroda 26 se nanese na zařízení v následujícím mekalizačním kroku. Potom se c^lé zařízení vhodně povleče přiměřeným pasivačním povlakem a drátová vedení se připojí k etator^c^^ý^m ^k^dém 22 a 23 a k hradlové elektroděThe manufacturing process then proceeds from the step of FIG. 6 to the device shown in FIG. 2, wherein the epoxy coatings on the top of the chip are peeled off appropriately to form mettaizing patterns for the emitter electrodes 22, 23 and gate electrode 24 to make electrical contacts to the device. . The collector electrode 26 is applied to the device in a subsequent mecalization step. Thereafter, the entire apparatus is suitably coated with an adequate passivation coating and the wires are connected to the ethers (22 and 23) and to the gate electrode.

Zařízení se pak uloží do vhodného ochranného pouzdra, přičemž kolektorová elektroda 26 je připevněna k pouzdru nebo k jnnému vodivému nosiči, který slouží jako kolektorový spoj.The device is then placed in a suitable protective sleeve, whereby the collector electrode 26 is attached to the sleeve or to another conductive support that serves as the collector joint.

Zařízení znázorněné na obr. 1 a 2 používá klikaté dráhy pro každou z emitorových a řídicích obbassí, jakož i kolektorové elektrody na povrchu podložky 20 protieehémm k emit ořovým elektrddám 22 a 23. Lze užít-j^ných konfigurací. Obr. 7 a 8 znázoonuuí plenární koirtiguraci, která je jednoduchým obdélníkovým nebo pravoúhelníkovým uspořádáním, které má prstencováou hradlovou elektrodu 80, které je uloženo mezi první emitorrvru elektrodou 81 prstencového tvaru a centrálním tmtOI^t^m 82.The apparatus shown in FIGS. 1 and 2 uses zigzag paths for each of the emitter and control bibs as well as the collector electrodes on the surface of the substrate 20 opposite to the emitter electrodes 22 and 23. Configurations may be used. Giant. 7 and 8 show a plenary co-ordination which is a simple rectangular or rectangular configuration having an annular gate electrode 80 that is interposed between the first emitter by an annular-shaped electrode 81 and a central tmt 110.

Zařízení znázorněné na obr. 8 je umístěno uvnitř základní podložky 83 z iornkrystaSického křemíku typu P(-), která může mít ponořenou oblast 84 typu N(+) pro snížení .^boCního odporu různých proudových drah zařízení vedoucích k bočně přesazené kolektorové elektrodě 85. která obklopuje emitjrjwru elektrodu 81.The device shown in FIG. 8 is located within a P (-) isocrystalline base substrate 83 which may have a submerged N (+) region 84 to reduce the side resistance of the various current paths of the devices leading to a laterally offset collector electrode 85. which surrounds the emitter electrode 81.

Oblast 86 typu N(+) prstencového tvaru, je vytvořena uvnntř zařízení znázorněného na obr. 8 a podle vynálezu má tato prsteneovitá oblast 86 mnohem vyěSX vodivost než epitaurně uložené oblast 87 typu N(-), která obsahuje vSechny .přechody zařízení. Prstencov^á oblast 86 probíhá od pod hradlovým kysličnkkem 88 a navazuje na konce dvou vodivých kanálů vytvořených mezi prstencovitou ob^-asta 89 typu P(+) a cennrální společnou ob^ssi 91 typu P(+), umístěnou pod prstencovitou emitorovou elektrodou 81, popřípadě centrálním emitorem 82.The annular-shaped N (+) region 86 is formed within the device shown in FIG. 8, and according to the invention, the annular region 86 has much higher conductivity than the epiturally disposed N (-) type 87 that includes all of the device transitions. The annular region 86 extends from below the oxygen gate 88 and extends to the ends of the two conductive channels formed between the annular region 89 of the P (+) type and the central common region 91 of the P (+) type located below the annular emitter electrode 81 or a central emitter 82.

Na obr. 8 je rovněž patrno, že viěěší obvod 90 prstencovíté . oblasti 89 typu P(+) má velký poloměr, aby zařízení lépe vydrželo vysoká závěrná nappěí.It can also be seen in FIG. 8 that it increases the annular circumference 90. The P (+) type 89 has a large radius to better withstand high reverse voltages.

Oblast 95 na obr. 8 je upravena pro zajištění dobrého kontaktu ke kolektorové elektrodě 8£ Kolektorová elektroda 85 je oddálena daleko do strany od «dtorové elektrody 81. (více než o asi 90 yum. Kolektorová elektroda 85 je obklopena izolační difusi 96 typu P(+) za účelem izolování zařízení od ostatních zařízení na stáném čipu nebo podložce.The region 95 in FIG. 8 is adapted to provide good contact with the collector electrode 86. The collector electrode 85 is spaced apart from the collector electrode 81. (by more than about 90 yum. The collector electrode 85 is surrounded by P-type insulating diffusion 96 ( +) in order to isolate the device from other devices on a staged chip or backing.

V uspořádání podle obr. 8, podobně jako naobr. 2, postupuje proudový tok od emitotových elektrod 81 a 82 šířkou epitaxní oblasti 87 přes prstencovitou oblast 86.In the configuration of FIG. 8, similar to FIG. 2, the current flow from the emitter electrodes 81 and 82 extends through the width of the epitaxial area 87 through the annular area 86.

Proud pak teče stranou směrem ven a pak vzhůru ke kolektorové elektrodě 85. Jako u provedení podle obr. 2 je odpor zařízení znáčně snížen poměrně vysoce vodivou prstencoví tou oblastí 86.The current then flows outwardly and then upwardly toward the collector electrode 85. As in the embodiment of FIG. 2, the resistance of the device is significantly reduced by the relatively highly conductive annular region 86.

Při provádění vynálezu lze použít jakéhokoliv typu kontaktního materiálu pro provedení emitořových a hradlových kontaktů. Například pro emitorové elektrody lze užít hliníku, zatímco pro vodivou prsteneovitou hradlovou elektrodu 80 na obr. 8 nebo vodivou hradlovou elektrodu 24 na obr. 2 lze použít polysilikonového materiálu.In the practice of the invention, any type of contact material can be used to make emitter and gate contacts. For example, aluminum may be used for the emitter electrodes, while a polysilicon material may be used for the conductive annular gate electrode 80 in Figure 8 or the conductive gate electrode 24 in Figure 2.

Pro vytvoření zařízení podle vynálezu lze užít i jiných geometrií včetně většího počtu dvojic rovných rovnoběžných editorových článků se zařazenými hradly apod.Other geometries may be used to form the device of the invention, including a plurality of pairs of straight parallel editor cells with the gates incorporated, and the like.

Snitořové elektrody 22 a 23 byly znázorněny jako oddělené elektrody, které mohou být spojeny s oddělenými vodiči. Je zřejmé, že emitorové elektrody 22 a 23 by mohly být přímo spojeny, jak je to znázorněno na obr. 8a, kde složky obdobné ke složkám podle obr. 2 jsou označeny stejnými vztahovými značkami. Avšak na obr. 8a je hradlové elektroda tvořena polysilikonovou vrstvou (místo hliníkovou) uloženou na hradlovém kysličníku 25. Hradlová elektroda 25 se pak pokryje kysličníkovou vrstvou 102 a vodivá vrstva 103 spojuje navzájem obě emitorové elektrody 22 a 23 pro vytvoření jediného emitorového vodiče, který je izolován od hradlové elektrody 101. К hradlové elektrodě 101 se provede spojení na některém vhodném okrajovém úseku podložky 20.The inner electrodes 22 and 23 have been shown as separate electrodes that can be connected to separate conductors. It will be appreciated that the emitter electrodes 22 and 23 could be directly coupled as shown in Fig. 8a where components similar to those of Fig. 2 are designated with the same reference numerals. However, in Fig. 8a, the gate electrode consists of a polysilicon layer (instead of aluminum) deposited on the gate oxide 25. The gate electrode 25 is then covered with an oxide layer 102 and the conductive layer 103 connects the two emitter electrodes 22 and 23 to form a single emitter wire. Insulated from the gate electrode 101. A connection is made to the gate electrode 101 at a suitable edge portion of the pad 20.

Obr. 9 a 10 znázorňují tvar měřených křivek, které ukazují snížení odporu v propustném směru, když se společná centrální oblast 40 učiní vysoce vodivou typu N(+). Na obr. 9 má zkoušené zařízení společnou centrální oblast JO, která má u epitaxní oblasti 41 m&rný odpor typu N(-).‘Proto je odpor v propustném směru charakteristicky vysoký při různých hradlových předpětích, jak je znázorněno na obr. 9.Giant. Figures 9 and 10 show the shape of the measured curves showing a decrease in forward resistance when the common central region 40 is made highly conductive of the N (+) type. In Figure 9, the device under test has a common central area JO having an N (-) type resistivity at the epitaxial area 41. Therefore, the forward resistance is characteristically high at different gate biases, as shown in Figure 9.

U zařízení podle vynálezu, kde centrální společná oblast 40 má vodivost typu N(+), jeví se na obr. 9 dramatický pokles odporu v plně vodivém stavu zařízení pro všechna hradlová napětí, než nastane rychlostní nasycení elektronů.In the device according to the invention, where the central common area 40 has a conductivity of N (+) type, a dramatic drop in resistance in the fully conductive state of the device for all the gate voltages appears before the electron saturation occurs.

Mnohoúhelníková konfigurace editorových oblastí podle vynálezu je nejlépe patrna na ' obr. 13, 14 a 15, které budou popsány nejdříve.The polygonal configuration of the editor regions according to the invention is best seen in Figures 13, 14 and 15, which will be described first.

Na obr. 13 a 14 je zařízení znázorněno před uložením hradlové, emitorové a kolektorové elektrody. Výrobní postup může být jakéhokoliv Žádaného druhu včetně výrobních technik D-MOS a technik implantace iontů shora popsaných pro vytvoření přechodu a umístění elektrod nejvýhodnějším způsobem.13 and 14, the device is shown prior to the insertion of the gate, emitter and collector electrodes. The manufacturing process may be of any desired type, including D-MOS manufacturing techniques and ion implantation techniques described above for forming the junction and positioning of the electrodes in the most preferred manner.

Zařízení je popsáno jako zařízení obohacovacího typu s kanálem typu N. Je zřejmé, že vynálezu lze také užít u zařízení s kanálem typu Psu ochuzovacích zařízení.The device is described as an enrichment type device with a type N channel. It will be understood that the invention may also be applied to a device with a channel type Psu depletion device.

Zařízení podle obr. 13 a 14 má velký počet mnohoúhelníkových emitorových oblastí na jednom povrchu zařízení, kde tyto mnohoúhelníkové oblasti mají s výhodou šestiúhelníkový tvar. Mohlo by být použito také i jiných tvarů, například čtverců, avšak šestiúhelníkový tvar dává lepší rovnoměrnost odstupu mezi přilehlými obvody emitorových oblastí.·The apparatus of FIGS. 13 and 14 has a plurality of polygonal emitter regions on one surface of the apparatus, the polygonal regions preferably having a hexagonal shape. Other shapes, such as squares, could also be used, but the hexagonal shape gives better uniformity of spacing between adjacent circuits of the emitter regions.

Podle obr. 13 a 14 jsou šestiúhelníkové emitorové oblasti vytvořeny v základním polovodičovém tělesu nebo podložce, což může být podložka 120 typu N z monokrystalického křemíku, na které je uložena tenká epitaxní oblast 121 typu N, jak je nejlépe patrno na obr. 14. Všechny přechody jsou vytvořeny v epitaxní oblasti 121. Za použití vhodných masek se velký počet oblastí typu P, jako jsou oblasti 122 a 123 na obr. 13 a 14, vytvoří v jednom povrchu epitaxní oblasti 121 polovodičové podložky 120, přičemž tyto oblasti 122 a 123 mají celkově mnohoúhelníkovou konfiguraci a jsou s výhodou šestiúhelníkové.13 and 14, the hexagonal emitter regions are formed in a basic semiconductor body or support, which may be a single N-type silicon-type N substrate 120 on which a thin N-type epitaxial region 121 is best seen, as shown in FIG. The transitions are formed in the epitaxial region 121. Using suitable masks, a large number of P-type regions, such as regions 122 and 123 in Figures 13 and 14, are formed on one surface of the epitaxial region 121 of the semiconductor pad 120, which regions 122 and 123 have overall polygonal configuration and are preferably hexagonal.

Vytvoři se velmi veliký počet takových mnohoúhelníkových oblastí. Například u zařízení, které mé povrchové rozměry 2,54 mm krát 3,556 mm, se vytvoří·přibližně 6 600 mnohoúholoíkových oblastí pro ·vytvoření celkové Šířky kanálu přibližně 558,8 mm. Každá z mnohoúholoíkových oblastí ·122. 123 může mít při měření kolmo ke dvěma protHehlým stranám mnoOoOhhloíku šířku přibližně 0,025 4 mm nebo mmnOí. Oblasti jsou od tebe oddáleny o vzdálenost přibližně 0,015 24 mm, mměkrnieli kolmo mezi přilehlými přímkovými stranami přilehlých mnohoúhelníkových Hassí.A very large number of such polygonal regions are formed. For example, in a device having my surface dimensions of 2.54 mm by 3.556 mm, approximately 6,600 polycarbon regions are formed to produce a total channel width of approximately 558.8 mm. Each of the polycarbon regions. 123, when measured perpendicular to the two opposite sides of the multi-carbon, may have a width of approximately 0.025 4 mm or mm. The areas are spaced from you by a distance of approximately 0.015 24 mm, softening perpendicularly between adjacent straight sides of adjacent polygonal Hassi.

M^c^t^c^ť^hhei^díkové obbasti 122 a 123 typu P+ budou mt hloubku d, které je přibližně 5 /um, aby se získaly · vysoké a spoOehlivé řídicí vlastnosti. Každá z ob^ssí typu P má vnější vykrojenou obbast, znázorněnou jako vykrojené stupnooHé obbasti 124 a 125 pro mnohohhebníkové 122. popřípadě 123 typu P, jež maaí hboubku s přibližně 1 ,5/um. Tato vzdálenost má být co nejmenní, · aby se mOžUs kapací tance zařízení. Každé z mnoúoúholníkových obbasti včetně mnoúoúholníkových obá-assí 122 a 123 obsahuj mnoúoúholníkové prstencové obl-asti 126. popřípadě 127 typu N+. Vykrojení 124 a 125 jsou umístěna pod oblastmi 126. popřípadě 127. OObasti 126 a 127 typu N+ spolupracují s poměrně vodivou obbasti 128 typu N+, což je oblast typu N+, umístěné mezi přilehlými mnoúoúholníky typu P pro vymezení různých kanálů mezi editorovými oblastmi a kolektorovým·kontaktem, jak bude · níže popsáno.The P + type hybrids 122 and 123 will have a depth d which is approximately 5 µm in order to obtain high and reliable control properties. Each of the P-type areas has an outer die cut area shown as a stepped stepped area 124 and 125 for P-type polygonal 122 and 123, respectively, having a depth of approximately 1.5 µm. This distance should be as small as possible so that the drip dances of the device can be used. Each of the polygonal regions, including the polygonal regions 122 and 123, comprises the polygonal annular regions 126 and 127 of the N + type, respectively. Sections 124 and 125 are located below regions 126 and 127 respectively. The N + regions 126 and 127 cooperate with the relatively conductive N + region, a N + region, located between adjacent P-type polygons to define different channels between editor areas and collector areas. contact as described below.

Vysoce vodivé 128 typu N+ jsou vytvořeny způsobem popsaným pro přlddUOzelící provedení a lyvolávlSí velmi nepatrný odpor zařízení v propustném směru.The N + type high conductive 128s are formed as described for the green design and have a very low throughput resistance of the device.

Na obr. 13 a 14 je celý povrch podložky 120 pokryt kysličnikovou vrstvou, nebo kombinovanými obvyklými vrstvami kysličníku a nitridu, které se vytvoří pro utvoření různých přechodů. Tato vrstva je - znázorněna jako izolační vrstva 130. Izolační vrstva 130 je opatřena otvory mnoúoúhhlníkovéhú tvaru, například otvory 131 a 132. těsně nad mnoOoOhhlníkovými oblastmi 122 a U23. Otvory 131 a 132 mea^- rozhraní, ležící nad lmitúrovými prstenci 126 a 127 typu N+ pro mnoúoúholníkové ob!.as ti 122. popřípadě 123. Kysli ční kové proužky 130. které zůstanou . po vytvoření mnoúoúholníkovýuh otvorů, definuj hradlový kysličník pro zařízení.In Figures 13 and 14, the entire surface of the pad 120 is covered with an oxide layer, or combined conventional layers of oxide and nitride, which are formed to form different transitions. This layer is shown as an insulating layer 130. The insulating layer 130 is provided with multi-angled apertures, for example, apertures 131 and 132, just above the multi-angled regions 122 and U23. The aperture openings 131 and 132 are located above the N + type lithium rings 126 and 127 for the polygonal regions 122. and 123 respectively. The oxygen strips 130 remain. after making polygonal orifices, define the gate oxide for the device.

Pak lze k zařízení připoj t elektrody, jak je znázorněno na obr. 15. Tyto elektrody jsou tvořeny polytilkúonollu mřížkou, která obsahuje polysilkOonové hseky 14Ю. 141 a 142r které leží nad kysličnkkovými hseky 130.The electrodes can then be connected to the device as shown in FIG. 15. These electrodes consist of a polytilkonol lattice that contains polysilk 14s. 141 and 142 r which lie above the oxygen zones 130.

Potom se na horní stranu polysilkOonové mřížky 140 znázorněné na obr. 15 uloží povlak z kysličníku křemičitého v povlékacích ^edch .145, _146 a 147. který izoluje polysilkOnnovou řídicí elektrodu a editorovou elektrodu, která se pak uloží na celý horní povrch^podložky 120. Na obr. 15 je emitorová elektroda znázorněna jako vodivý·povlak 150. který může být z jakéhokcOi žádaného maaeeiálu, např. hLiníku. K zařízení se připojí také kolektorová elektroda 15 1 ’Thereafter, a silicon dioxide coating is deposited on top of the polysilicon grid 140 shown in Figure 15 in the coating bases 1445, 146 and 147, which isolates the polysilicon control electrode and the editor electrode, which is then deposited on the entire upper surface of the substrate 120. In Fig. 15, the emitter electrode is shown as a conductive coating 150, which may be of any desired material, such as aluminum. A 15 1 'collector electrode will also be connected to the device

Výsledné zařízení podle obr. 15 je zařízení a kanálem typu N, přičemž kanálové obá-asti jsou vytvořeny mezi každým z jednotlivých ernitorů a tělesem polovodičového maSeliálu a vedou nakonec ke kolektorové elektrodě 151. Tak se mezi editorovým prstencem 1261 který je spojen s editorovou elektrodou 150. a mezi ob^sě-í 128 typu N+ vytvoří kanálová oblast 160. která nakonec vede ke kolektorové elektrodě, 151. Kanálová oblast 160 se invertuje na voddvost typu N po připojení vhodného řídicího nappěí k hradlové elektrodě 140. Podobným způsobem · se vytvoří kanály 161 a 162 mezi editorovou o^1^l^*^í^:í 126. která je spojena s editorovou elektrodou 150. a lbkloppjící oblLssSi 128 o voddvossi typu N+, která vede ke kolektorové elektrodě 151.The resulting device of Fig. 15 is a N-type device and channel, wherein the channel portions are formed between each of the individual ernitors and the semiconductor material body and ultimately lead to a collector electrode 151. Thus, between the editor ring 1261 which is connected to the editor electrode 150 and between the N + area 128 forms a channel area 160 that eventually leads to the collector electrode 151. The channel area 160 is inverted to the N-type conductivity after applying a suitable control voltage to the gate electrode 140. Similarly, channels are formed 161 and 162 between the editor ' s, which is coupled to the editor electrode 150 and the flapping area 128 of the N + type water that leads to the collector electrode 151.

Takto se po připojení vhodného řídicího nappěí k ρolysilkOoúlvimu hradlu (včetně prstu 141 na obr. 15) stanou kanály 161 a 162 vodivými pro umožněni vedeni maSooitoíuO nosičů od editorové elektrody 150 ke kolektorové elektrodě 151.Thus, upon application of a suitable control voltage to the gate gate (including finger 141 in FIG. 15), the channels 161 and 162 become conductive to allow the carrier carrier to pass from the editor electrode 150 to the collector electrode 151.

Každá z eoaitorových elektrod tvoří rovnoběžné vodivé' dráhy, kde například kanály 163 a 164 pod hradlovou elektrodou 142 ' umožní vedení od emitorového prstence 127 a ernitorového proužku 170 typu N k obbasSi 128 typu N+ a pak ke kolektorové elektrodě 151.Each of the eoaitor electrodes forms parallel conductive paths where, for example, the channels 163 and 164 below the gate electrode 142 'allow guidance from the emitter ring 127 and the N-type emitter strip 170 to the N + -based 128 and then to the collector electrode 151.

Je třeba poznameent, že obr. 14 a 15 znázoonují koncovou oblast 171 typu P, která obklopuje okraje podložky . 120.It should be noted that FIGS. 14 and 15 illustrate a P-type end region 171 that surrounds the edges of the pad. 120.

Editorové elektroda 150 na ' obr. 15 je s výhodou hliníkový ko^t,al^1:. Je třeba*poznamenat, že kontaktní oblast pro kontakt 150 leží úplně nad hlubším úsekem mnnhhohhlníkové oblasti 122 typu P a v jedné čáře s ním. To proto, že bylo zjištěno, že hliník použžtý pro emitorovou elektrodu 150 by mohl proraait velmi tenkými oblastmi maaterálu typu P. ' Jedním rysem vynález lze tedy zjistit, aby emitorová elektroda 150 ležela v ·zásadě nad hlubšími úseky oMastí typu P, jako jsou mnoooohheníkové ob^sto 122 a 123 typu P. To pak umožňužl, aby · aktivní kanálové obbassi, vymezené prstencovými vykrojeními 124 a 125 byly co nejtenčí, aby se značně snížila kapacitance zařízení.The editor electrode 150 in FIG. 15 is preferably an aluminum coil, a coil. It should be noted that the contact area for contact 150 lies completely above and in line with the deeper section of the P-type angular area 122. This is because it has been found that the aluminum used for the emitter electrode 150 could penetrate very thin areas of the P-type material. One feature of the invention is therefore to find that the emitter electrode 150 lies substantially above deeper portions of P-type parts, such as This allows the active channel obbasses delimited by the annular cutouts 124 and 125 to be as thin as possible in order to greatly reduce the capacitance of the device.

Obr. 11 znázorňuje jedno hotové zařízení za potužtí enožožholníkováho e^itor^e^v^ého obrazce podle obr. 15. Dohotovené zařízení znázorněné na obr. 11 je obsaženo uvnitř orýsovanýcl ot^assí 180. 181 . 182 a 183, které umožn^í odlomit od tělesa podložky velký počet jednotlivých zařízení, z nichž každé mé rozměr 2,54 krát 3,556 mm.Giant. Fig. 11 shows one finished device using the rectangular emitter of Fig. 15. The finished device shown in Fig. 11 is contained within a scribed frame 180. 181. 182 and 183, which allow a large number of individual devices to break off from the pad body, each measuring 2.54 by 3.556 mm.

Mložožholníkové o Masti shora popsané jsou uspořádány ve velkém počtu sloupců a řádek. Naapíklad rozměr A obsahuje 65 sloupců eeožoOholníkoných oblastí a může být přilližnj 2,108 2 mm. Rozměr B může obsahovat 100 řad enožožholníkonýcO o^b.j^s^s^ií a může být přiHžžně 3,759 2 mm. Rozměr C, který je umístěn mmei eiiitorovýa spojovacím plá-tkem 190 a hradlovým spojovacím plátkem 191. může obsahovat 82 řady eeožožholníktných prvků. EDitorový plátek 190 je poměrně těžký kovový úsek, který je přímo spojen s Hlukovou emittrovou elektrodou 150 a umožňuje vhodné spojení' editoru vedením.The heptagonal ointments described above are arranged in a plurality of columns and rows. For example, dimension A comprises 65 columns of rectangular areas and may be approximately 2.108 2 mm. The dimension B may comprise 100 rows of rectangular ends and is typically 3.759 mm. The dimension C, which is located between the interlocking plate 190 and the gate connecting plate 191, may comprise 82 rows of ehole-angular elements. The EDP sheet 190 is a relatively heavy metal section that is directly connected to the Noise Emitter Electrode 150 and allows for proper conduction of the editor.

Hradlový spojovací plátek 191 je elektricky spojen s větším počtem· v^<^č^í^í^í^Sící^cO prstů 192. 193. 194 a 195. které protHnSí souměrně přes vnější povrch plochy tbssSoží¢í mnohoúhelníkové ohlassi a tvoří elektrické spojení k pol·ysiližožnáérau hradlu, jak bude popsáno v sožžnsltsti s obr. 12.The gate connecting wafer 191 is electrically connected with a plurality of · v ^ <^ C ^ i ^ i ^ i ^ i ^ c Si c O 192 193. The fingers 194 and 195 which protHnSí symmetrically over the outer surface area tbssSoží ¢ í polygonal ohlassi and forms an electrical connection to the gate pole as described in FIG. 12.

Konečně v^ť^jjš:í obvod zařízení obsahuje hluboký difusní kroužek 171 typu P+, který může být spojen s řídicím okruhem 201 znázorněným na obr. 11.Finally, the periphery of the device comprises a deep diffusion ring 171 of the P + type, which may be connected to the control circuit 201 shown in Fig. 11.

Obr. 12 znázorňuje část hradlového plátku 191 a hradlových prstů 194 a 195 Je žádoucí vytvoMt větší počet kontaktů k polysiližožnáéeu hradlu, aby se si^žils zpožďovací konstanta R-C zařízení. PoOyзilttoncvá hradlo má větší počet ob^ssí, včetně Zbaští 210. 21T a 212 apoď., které probíhají směrem ven a k nimž vedou prodloužení hradlového plátku 191, jakož i prstů 194 a 195 hradíového plátku. PoOysiltžonc)vá hradlové oMasti mohou být ponechány obnaženy při vytváření kysličnkžováOt povlaku 145 £46 147 na obr. 15 a nejsou povlečeny lmitortvou elektrodou JO. Třeba po<dottt]nouž., že na obr. 12 je osa 220 také osou sžumernotti 220. která je znázorněna na obr. 11.Giant. 12 depicts a portion of the gate plate 191 and gate fingers 194 and 195, it is desirable to make a plurality of contacts to the semi-heavy gate in order to obtain a delay constant R-C of the device. The polarized gate has a plurality of terrain, including grids 210, 21T and 212, etc., which extend outwardly and lead to the extension of the gate plate 191, as well as the fingers 194 and 195 of the slider plate. The ophthalmic gate portions may be exposed to form an oxygen-oxide coating of 145,446,147 in Figure 15 and are not coated with a lithium electrode 10. For example, in FIG. 12, the axis 220 is also the axis of the fernotti 220 shown in FIG. 11.

I když vynález byl popsán v sožžnsSotSi s jeho výhodným provedením, je v možnoзtlc0 odborníka provádět na něm různé obměiny. Proto vynález není omezen co do rozsahu na popsané a znázorněné provedení.While the present invention has been described in its preferred embodiment, various modifications may be made to those skilled in the art. Therefore, the invention is not limited in scope to the embodiment described and illustrated.

Claims (10)

PŘEDMĚT VYNÁLEZU •1. Vysžkžvýkžnžvá zařízení MOSFET s poměrně nízkým zpožďovacím odporem v plně vodivém stavu a s poměrně vysokým závěrným napětím, sessáávSící z objemové tЪllssti čili podložky z polovodičového eaStlrálu, která má první povrch a rovnoběžný druhý povrch; první povrch má první a druhou od sebe oddálené unitorové elektrody, hradlovou izolační vrstvu na prvním povrchu mezi první a druhou emitorovou elektrodou a s hradlovou elektrodou na hradlové izolační vrstvě; kolektorovou elektrodu na diuhém povrchu; první a druhý kanál prvního typu vodivoosi, jež jsou od sebe odděleny a umístěny těsně pod hradlovou izolační vrstvou; protilehlé konce prvního a druhého kanálu jsou elektricky spojeny s první a druhou emitorovou elektrodou; přilehlé konce prvního a druhého kanálu jsou každý spojen se společnou centrální oblastí, která je centrálně umístěna pod izolační hradlovou vrstvou a má druhý typ vw^ivoosi; oblast druhého typu voddvossi s poměrně vysokým odporem, které leží pod prvním a druhým kanálem a pod společnou oM-asU a je spc^itá se společnou oblassí, vyznačujíc' se tím, že společná oblast (40) druhého typu voiíívossí mé , vyěěí vodivost než spodní oblast (41), kde společná Geniální oblast (40) a spodní oblast (41) leží v sérii v proudové dráze od první a druhé ernitorové elektrody (22, 23) ke kolektorové elektrodě (26)., přičemž první a druhé ernitorové elektrody (22, 23) jsou od sebe odděleny hradíovou elektrodou (24).OBJECT OF THE INVENTION • 1. A high-rise MOSFET device with a relatively low delay resistance in a fully conductive state and with a relatively high shut-off voltage, consisting of a solid-state or semiconductor substrate having a first surface and a parallel second surface; the first surface having first and second spaced apart electrodes, a gate insulation layer on the first surface between the first and second emitter electrodes and with a gate electrode on the gate insulation layer; a collector electrode on a light surface; first and second conduits of the first type conductors separated from each other and positioned just below the gate insulation layer; opposite ends of the first and second channels are electrically connected to the first and second emitter electrodes; the adjacent ends of the first and second ducts are each connected to a common central region which is centrally located below the insulating gate layer and has a second type vw ivoosi; a region of the second type of water of relatively high resistance which lies below the first and second channels and under a common α-asU and is associated with a common region, characterized in that the common region (40) of the second type is more conductive than a lower region (41) wherein the common genial region (40) and the lower region (41) lie in series in a current path from the first and second ernitor electrodes (22, 23) to the collector electrode (26), the first and second ernitor electrodes (22, 23) are separated from each other by the electrode (24). 2. Zařízení podle bodu 1, vyz^E^C^čjíc^ se tím, že obsahuje objemovou oblast (20) prvního typu vodivosti jiného než společná отМЩ oblast (40), přičemž objemová oblast (20) probíhá od kolektorové elektrody (26) ke spodní oblasti (41), a má vo^ivo^^t vyšší než je vodivost spodní oM-assi (41).2. Apparatus according to claim 1, characterized in that it comprises a volume region (20) of the first conductivity type other than the common area (40), the volume region (20) extending from the collector electrode (26). to the lower region (41), and has a conductivity greater than the conductivity of the lower α-assi (41). 3. Zařízení podle bodu 2, vyznaačjící se tm, že - spodní oblast (41) je vrstva epitaxně narostlá ne vrcholu objemové oblasti (20).3. The device according to claim 2, characterized in that - the lower region (41) is a layer epitaxially grown at the top of the volume region (20). 4. Zařízení podle bodu 1, vyznaačjící ' se tím, že hradlová elektroda (24) je umístěna na hradlovém kysličníku tvořeném kytlčinklem křemičitým (25).4. The apparatus of claim 1, wherein the gate electrode (24) is disposed on the gate oxide formed by the quartz silkworm (25). 5. Zařízení podle bodu 1 a 4, vyzn^čujcí se tím, že zahrnuje první a druhé spojovací (30, 31) v objemové oblasti (20), jež mají druhý typ vod^co^, m^jjí vysokou vodivost, leží pod první a druhou emitorovou elektrodou (22, 23) a oroblhají pod hradlovou elektrodou (24) za účelem spojení s piiieehlýml konci prvního popřípadě druhého kanálu (34, 35).5. Apparatus according to claims 1 and 4, characterized in that it comprises first and second connecting (30, 31) in the volume region (20) having a second type of water having a high conductivity lying below and emitting below the gate electrode (24) to engage the opposite ends of the first and second ducts (34, 35), respectively. 6. Zařízení podle bodu 1, se tím, že první a druhá ernitorové elektroda (22, 23) i hradlová elektroda (24) jsou protáhlé po dráze na prvním povrchu.6. The apparatus of claim 1, wherein the first and second ernitor electrodes (22, 23) and the gate electrode (24) are elongated along a path on the first surface. 7. Zařízení podle bodu 1, v^^i^^^ačjj^icí se , tím, že pod vnějším okrajem ernitorové (22, 23) prob^haí zaoblené profily hlubokých ob^ssí (30, 31) prvního typu voddvooU, jejichž povrchové úseky tvoří první a druhý kanál (34, 35).7. Apparatus according to claim 1, characterized in that under the outer edge of the ernitor (22, 23) there are rounded profiles of deep sections (30, 31) of the first type of water. the surface portions form a first and a second channel (34, 35). 8. Zařízení podle bodů 1 a 7, vyzni^jčjící se tím, že první a druhý kanál (160, 161), tesSávajíoí z přilehlých větví ořilehlých mrn^h^húheer^íkových kanálů (128), které obklopují příslušné mniheúhelníkové ernitorové ob^ssi (126, 127).8. The apparatus of items 1 and 7, wherein the first and second channels (160, 161) seal from adjacent branches of adjacent channels (128) that surround the respective carbon tetrahedral emitters. ssi (126, 127). 9. Zařízení podle bodu 8, vyznajující se tím, že každá z emitorových oHiassí (126, 127) je šestiúhelníkové.9. The apparatus of claim 8, wherein each of the emitters (126, 127) is hexagonal. 10. Zařízení podle bodů 8 a 9, vyznaačjící se tím, že obsahuje více než tisíc mnohoúhelníkových emitorových oWassí (126), z nichž každé má šířku přiHrnně 0,025 4 mm.10. The apparatus of items 8 and 9, characterized in that it comprises more than a thousand polygonal emitters (126) each having a width of 0.025 4 mm.
CS796589A 1978-10-13 1979-09-28 High-capacity mosfet device CS222676B2 (en)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US95131078A 1978-10-13 1978-10-13
US3866279A 1979-05-14 1979-05-14

Publications (1)

Publication Number Publication Date
CS222676B2 true CS222676B2 (en) 1983-07-29

Family

ID=26715426

Family Applications (1)

Application Number Title Priority Date Filing Date
CS796589A CS222676B2 (en) 1978-10-13 1979-09-28 High-capacity mosfet device

Country Status (19)

Country Link
JP (2) JP2622378B2 (en)
AR (1) AR219006A1 (en)
BR (1) BR7906338A (en)
CA (2) CA1123119A (en)
CH (2) CH642485A5 (en)
CS (1) CS222676B2 (en)
DE (2) DE2940699C2 (en)
DK (3) DK157272C (en)
ES (1) ES484652A1 (en)
FR (1) FR2438917A1 (en)
GB (1) GB2033658B (en)
HU (1) HU182506B (en)
IL (1) IL58128A (en)
IT (1) IT1193238B (en)
MX (1) MX147137A (en)
NL (1) NL175358C (en)
PL (1) PL123961B1 (en)
SE (2) SE443682B (en)
SU (1) SU1621817A3 (en)

Families Citing this family (47)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4593302B1 (en) * 1980-08-18 1998-02-03 Int Rectifier Corp Process for manufacture of high power mosfet laterally distributed high carrier density beneath the gate oxide
DE3040775C2 (en) * 1980-10-29 1987-01-15 Siemens AG, 1000 Berlin und 8000 München Controllable MIS semiconductor device
US4412242A (en) 1980-11-17 1983-10-25 International Rectifier Corporation Planar structure for high voltage semiconductor devices with gaps in glassy layer over high field regions
GB2111745B (en) * 1981-12-07 1985-06-19 Philips Electronic Associated Insulated-gate field-effect transistors
CA1188821A (en) * 1982-09-03 1985-06-11 Patrick W. Clarke Power mosfet integrated circuit
US4532534A (en) * 1982-09-07 1985-07-30 Rca Corporation MOSFET with perimeter channel
DE3346286A1 (en) * 1982-12-21 1984-06-28 International Rectifier Corp., Los Angeles, Calif. High-power metal-oxide field-effect transistor semiconductor component
JPS59167066A (en) * 1983-03-14 1984-09-20 Nissan Motor Co Ltd Vertical type metal oxide semiconductor field effect transistor
JPS6010677A (en) * 1983-06-30 1985-01-19 Nissan Motor Co Ltd Vertical mos transistor
JPH0247874A (en) * 1988-08-10 1990-02-16 Fuji Electric Co Ltd Manufacture of mos semiconductor device
IT1247293B (en) * 1990-05-09 1994-12-12 Int Rectifier Corp POWER TRANSISTOR DEVICE PRESENTING AN ULTRA-DEEP REGION, AT A GREATER CONCENTRATION
US5766966A (en) * 1996-02-09 1998-06-16 International Rectifier Corporation Power transistor device having ultra deep increased concentration region
US5404040A (en) * 1990-12-21 1995-04-04 Siliconix Incorporated Structure and fabrication of power MOSFETs, including termination structures
US5304831A (en) * 1990-12-21 1994-04-19 Siliconix Incorporated Low on-resistance power MOS technology
IT1250233B (en) * 1991-11-29 1995-04-03 St Microelectronics Srl PROCEDURE FOR THE MANUFACTURE OF INTEGRATED CIRCUITS IN MOS TECHNOLOGY.
DE59208987D1 (en) * 1992-08-10 1997-11-27 Siemens Ag Power MOSFET with improved avalanche strength
JPH06268227A (en) * 1993-03-10 1994-09-22 Hitachi Ltd Insulated gate bipolar transistor
EP0660402B1 (en) * 1993-12-24 1998-11-04 Consorzio per la Ricerca sulla Microelettronica nel Mezzogiorno Power semiconductor device
US5798287A (en) * 1993-12-24 1998-08-25 Consorzio Per La Ricerca Sulla Microelettronica Nel Mezzogiorno Method for forming a power MOS device chip
DE69321965T2 (en) * 1993-12-24 1999-06-02 Consorzio Per La Ricerca Sulla Microelettronica Nel Mezzogiorno, Catania MOS power chip type and package assembly
EP0665597A1 (en) * 1994-01-27 1995-08-02 Consorzio per la Ricerca sulla Microelettronica nel Mezzogiorno - CoRiMMe IGBT and manufacturing process therefore
DE69429913T2 (en) * 1994-06-23 2002-10-31 Consorzio Per La Ricerca Sulla Microelettronica Nel Mezzogiorno, Catania Process for the production of a power component using MOS technology
US5817546A (en) * 1994-06-23 1998-10-06 Stmicroelectronics S.R.L. Process of making a MOS-technology power device
DE69418037T2 (en) * 1994-08-02 1999-08-26 Consorzio Per La Ricerca Sulla Microelettronica Ne Power semiconductor device made of MOS technology chips and housing structure
US5798554A (en) * 1995-02-24 1998-08-25 Consorzio Per La Ricerca Sulla Microelettronica Nel Mezzogiorno MOS-technology power device integrated structure and manufacturing process thereof
EP0772241B1 (en) * 1995-10-30 2004-06-09 STMicroelectronics S.r.l. High density MOS technology power device
EP0772242B1 (en) 1995-10-30 2006-04-05 STMicroelectronics S.r.l. Single feature size MOS technology power device
US6228719B1 (en) 1995-11-06 2001-05-08 Stmicroelectronics S.R.L. MOS technology power device with low output resistance and low capacitance, and related manufacturing process
EP0782201B1 (en) * 1995-12-28 2000-08-30 STMicroelectronics S.r.l. MOS-technology power device integrated structure
EP0961325B1 (en) 1998-05-26 2008-05-07 STMicroelectronics S.r.l. High integration density MOS technology power device
EP1126527A4 (en) * 1999-04-09 2007-06-13 Shindengen Electric Mfg HOCHSPANNUNGSHALBLERTERANURDNUNG
JP4122113B2 (en) * 1999-06-24 2008-07-23 新電元工業株式会社 High breakdown strength field effect transistor
US6344379B1 (en) * 1999-10-22 2002-02-05 Semiconductor Components Industries Llc Semiconductor device with an undulating base region and method therefor
JP4845293B2 (en) * 2000-08-30 2011-12-28 新電元工業株式会社 Field effect transistor
JP2006295134A (en) 2005-03-17 2006-10-26 Sanyo Electric Co Ltd Semiconductor device and manufacturing method thereof
US9484451B2 (en) 2007-10-05 2016-11-01 Vishay-Siliconix MOSFET active area and edge termination area charge balance
US9431249B2 (en) 2011-12-01 2016-08-30 Vishay-Siliconix Edge termination for super junction MOSFET devices
US9614043B2 (en) 2012-02-09 2017-04-04 Vishay-Siliconix MOSFET termination trench
US9842911B2 (en) 2012-05-30 2017-12-12 Vishay-Siliconix Adaptive charge balanced edge termination
US9530844B2 (en) 2012-12-28 2016-12-27 Cree, Inc. Transistor structures having reduced electrical field at the gate oxide and methods for making same
US10115815B2 (en) 2012-12-28 2018-10-30 Cree, Inc. Transistor structures having a deep recessed P+ junction and methods for making same
JP5907097B2 (en) * 2013-03-18 2016-04-20 三菱電機株式会社 Semiconductor device
US9508596B2 (en) 2014-06-20 2016-11-29 Vishay-Siliconix Processes used in fabricating a metal-insulator-semiconductor field effect transistor
US9887259B2 (en) 2014-06-23 2018-02-06 Vishay-Siliconix Modulated super junction power MOSFET devices
KR102098996B1 (en) 2014-08-19 2020-04-08 비쉐이-실리코닉스 Super-junction metal oxide semiconductor field effect transistor
US10615274B2 (en) 2017-12-21 2020-04-07 Cree, Inc. Vertical semiconductor device with improved ruggedness
US11489069B2 (en) 2017-12-21 2022-11-01 Wolfspeed, Inc. Vertical semiconductor device with improved ruggedness

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4015278A (en) * 1974-11-26 1977-03-29 Fujitsu Ltd. Field effect semiconductor device
JPS52106688A (en) * 1976-03-05 1977-09-07 Nec Corp Field-effect transistor
JPS52132684A (en) * 1976-04-29 1977-11-07 Sony Corp Insulating gate type field effect transistor
US4055884A (en) * 1976-12-13 1977-11-01 International Business Machines Corporation Fabrication of power field effect transistors and the resulting structures
JPS5374385A (en) * 1976-12-15 1978-07-01 Hitachi Ltd Manufacture of field effect semiconductor device
US4148047A (en) * 1978-01-16 1979-04-03 Honeywell Inc. Semiconductor apparatus
JPH05185381A (en) * 1992-01-10 1993-07-27 Yuum Kogyo:Kk Handle for edge-replaceable saw

Also Published As

Publication number Publication date
HU182506B (en) 1984-01-30
SE465444B (en) 1991-09-09
GB2033658B (en) 1983-03-02
IL58128A (en) 1981-12-31
DK512488D0 (en) 1988-09-15
FR2438917A1 (en) 1980-05-09
JP2622378B2 (en) 1997-06-18
GB2033658A (en) 1980-05-21
NL175358C (en) 1984-10-16
JP2643095B2 (en) 1997-08-20
CH642485A5 (en) 1984-04-13
SU1621817A3 (en) 1991-01-15
DE2940699C2 (en) 1986-04-03
DK512388D0 (en) 1988-09-15
IT1193238B (en) 1988-06-15
SE8503615L (en) 1985-07-26
DK512388A (en) 1988-09-15
ES484652A1 (en) 1980-09-01
AR219006A1 (en) 1980-07-15
DK157272B (en) 1989-11-27
PL218878A1 (en) 1980-08-11
SE443682B (en) 1986-03-03
PL123961B1 (en) 1982-12-31
NL175358B (en) 1984-05-16
DK157272C (en) 1990-04-30
CA1136291A (en) 1982-11-23
IT7926435A0 (en) 1979-10-11
CH660649A5 (en) 1987-05-15
BR7906338A (en) 1980-06-24
JPS6323365A (en) 1988-01-30
NL7907472A (en) 1980-04-15
FR2438917B1 (en) 1984-09-07
MX147137A (en) 1982-10-13
DK350679A (en) 1980-04-14
SE7908479L (en) 1980-04-14
JPH07169950A (en) 1995-07-04
DK512488A (en) 1988-09-15
DE2940699A1 (en) 1980-04-24
CA1123119A (en) 1982-05-04
SE8503615D0 (en) 1985-07-26
DE2954481C2 (en) 1990-12-06

Similar Documents

Publication Publication Date Title
CS222676B2 (en) High-capacity mosfet device
US4705759A (en) High power MOSFET with low on-resistance and high breakdown voltage
US5191396A (en) High power mosfet with low on-resistance and high breakdown voltage
US5338961A (en) High power MOSFET with low on-resistance and high breakdown voltage
US4115797A (en) Integrated injection logic with heavily doped injector base self-aligned with injector emitter and collector
EP0091686B1 (en) Semiconductor device having a diffused region of reduced length and method of fabricating the same
US5874338A (en) MOS-technology power device and process of making same
US5468668A (en) Method of forming MOS-gated semiconductor devices having mesh geometry pattern
KR20010106231A (en) A semiconductor device
JPH06502277A (en) Method for manufacturing semiconductor elements, e.g. diodes
US6160306A (en) Diode of semiconductor device and method for manufacturing the same
EP0729188A2 (en) Semiconductor device having junction field effect transistors
JP3206726B2 (en) Method for manufacturing MOS type semiconductor device
JPH0332234B2 (en)
KR900007048B1 (en) Vertical MOS Semiconductor Device
KR890003474B1 (en) Lateral Bipolar Transistors Formed on SOI Substrates
EP0343879B1 (en) Bipolar transistor and method of making the same
JPS62155567A (en) Method for manufacturing insulated gate type semiconductor device
CN108054215B (en) Junction field effect transistor and manufacturing method thereof
JPS61500520A (en) Fabrication of semiconductor devices containing InP with high resistance and low resistance regions
US5970343A (en) Fabrication of conductivity enhanced MOS-gated semiconductor devices
JP2808882B2 (en) Insulated gate bipolar transistor
JPS60236265A (en) Conductive modulation type mosfet
KR0148699B1 (en) Semiconductor device
KR830001247B1 (en) MOSFET devices with multiple polygon source patterns