CH660649A5 - MOSFET ARRANGEMENT. - Google Patents

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CH660649A5
CH660649A5 CH7696/81A CH769681A CH660649A5 CH 660649 A5 CH660649 A5 CH 660649A5 CH 7696/81 A CH7696/81 A CH 7696/81A CH 769681 A CH769681 A CH 769681A CH 660649 A5 CH660649 A5 CH 660649A5
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polygonal
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region
gate
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CH7696/81A
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Thomas Herman
Vladimir Rumennik
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Int Rectifier Corp
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Description

Die Erfindung betrifft eine MOSFET-Anordnung mit einem Halbleiterplättchen eines ersten Leitfähigkeitstyps, das zwei parallele Oberflächen besitzt, wobei eine erste der Oberflächen eine Vielzahl von gleich beabstandeten, symmetrisch angeordneten, polygonalen Grundbereichen des zweiten, dem ghenann-ten ersten entgegengesetzten Leitfähigkeitstyp aufweist. The invention relates to a MOSFET arrangement with a semiconductor wafer of a first conductivity type, which has two parallel surfaces, a first of the surfaces having a multiplicity of equally spaced, symmetrically arranged, polygonal basic regions of the second, opposite first conductivity type.

Es stellt sich bei MOSFET-Anordnungen der genannten Art die Aufgabe, eine möglichst grosse, wirksame Kanalbreite zu erzielen, um einen grossen Durchlassstrom bei zulässigen Stromdichten zu gewährleisten. In MOSFET arrangements of the type mentioned, the task is to achieve the largest possible effective channel width in order to ensure a large forward current with permissible current densities.

Dies wird erfindungsgemäss dadurch erreicht, dass innerhalb jedes der Grundbereiche ein entsprechender, polygonaler Source-Bereich des ersten Leitfähigkeitstyps angeordnet ist und sich zur ersten Oberfläche erstreckt und weiter durch eine auf dieser Oberfläche zwischen den Source-Bereichen angeordnete Gate-Isolierschicht, eine auf dieser Gate-Isolierschicht angeordnete Gate-Elektrode, eine auf der zweiten Oberfläche angeordnete Drain-Elektrode, eine einzige, zusammenhängende Source-Elektrode, die mit den polygonalen Source-Bereichen verbun-den.ist, eine entsprechende, ringförmige Kanalanordnung, die zwischen dem äusseren Rand jedes der polygonalen Source-Bereiche und dem äusseren Rand des dazugehörenden Grundbereiches sowie unter der Gate-Isolierschicht verläuft, wobei jeder der polygonalen Grundbereiche äussere Seitenkanten aufweist, die parallel zu entsprechenden Seitenkanten von benachbarten, polygonalen Grundbereichen verlaufen und wobei parallele Seitenkanten durch gemeinsame Zwischenbereiche seitlich voneinander beabstandet sind, die zentral unter der Gate-Isolierschicht angeordnet sind und die vom ersten Leitfähigkeitstyp sind, und ferner durch einen unter den Zwischenbereichen befindlichen und mit diesen zusammenhängenden Bereich, wobei die Zwischenbereiche in Serie mit dem darunterliegenden Bereich im Strompfad von der Source-Elektrode zur Drain-Elektrode liegen und wobei die parallelen Seitenkanten der polygonalen Grundbereiche einen minimalen Abstand haben um eine hohe Packungsdichte zu erzielen. This is achieved according to the invention in that a corresponding, polygonal source region of the first conductivity type is arranged within each of the basic regions and extends to the first surface and further by a gate insulating layer arranged on this surface between the source regions, one on this gate -Insulating layer arranged gate electrode, a drain electrode arranged on the second surface, a single, coherent source electrode, which is connected to the polygonal source regions, a corresponding, ring-shaped channel arrangement which is arranged between the outer edge of each the polygonal source regions and the outer edge of the associated base region and under the gate insulating layer, each of the polygonal base regions having outer side edges that run parallel to corresponding side edges of adjacent, polygonal base regions, and wherein parallel side edges by common bisection are laterally spaced apart from one another, which are arranged centrally under the gate insulating layer and which are of the first conductivity type, and furthermore by a region located underneath and connected with the intermediate regions, the intermediate regions being in series with the underlying region in the current path from the source -Electrode lie to the drain electrode and the parallel side edges of the polygonal base areas have a minimum distance in order to achieve a high packing density.

Gemäss einer bevorzugten Ausführungsform der Erfindung können die einzelnen im Abstand voneinander angeordneten Source-Bereiche eine Sechseck-Konfiguration besitzen, um einen konstanten Abstand entlang der Hauptlänge der auf der Halbleiterkörperoberfläche angeordneten Source-Bereiche zu gewährleisten. Es kann eine ausserordentlich grosse Zahl derartiger kleiner sechseckiger Source-EIemente auf der gleichen Oberfläche des Halbleiterkörpers für eine gegebene Anordnung vorgesehen werden. Beispielsweise können 6600 hexagonale bzw. sechseckförmige Source-Bereiche auf einer Plättchenbzw. Chip-Fläche der Abmessung von etwa 2540 x 3556 [im gebildet werden, zur Erzeugung einer effektiven Kanalbreite von etwa 55,8 cm, wodurch eine sehr hohe Stromkapatität der Anordnung gewährleistet wird. According to a preferred embodiment of the invention, the individual source regions arranged at a distance from one another can have a hexagon configuration in order to ensure a constant distance along the main length of the source regions arranged on the semiconductor body surface. An extraordinarily large number of such small hexagonal source elements can be provided on the same surface of the semiconductor body for a given arrangement. For example, 6600 hexagonal or hexagonal source areas on a plate or. Chip area of the dimension of about 2540 x 3556 [im formed to produce an effective channel width of about 55.8 cm, which ensures a very high current capacity of the arrangement.

Der Zwischenraum zwischen benachbarten Source-Ele-menten kann ein polykristallines Silicium-Gate oder irgendein anderweitiges Gate-Gebilde enthalten, wobei das Gate-Gebilde über die Oberfläche der Halbleiteranordnung mittels länglicher Gate-Kontaktfinger kontaktiert wird, welche einen guten Kontakt über die gesamte Oberfläche der Anordnung gewährleisten. The gap between adjacent source elements can include a polycrystalline silicon gate or any other gate structure, the gate structure being contacted over the surface of the semiconductor device by means of elongated gate contact fingers, which have good contact over the entire surface of the Ensure arrangement.

Die einzelnen polygonalen Source-Bereiche werden durch eine zusammenhängende Source-Elektrode kontaktiert. Diese steht mit den einzelnen polygonalen Source-Elementen vorzugsweise durch Öffnungen in einer die Source-Bereiche bedeckenden Isolierschicht in Kontaktberührung, welche Öffnungen mittels herkömmlicher D-MOS-Lichtdruckverfahren erzeugt werden können. Sodann wird vorteilhaft ein kissenförmiger Source-Anschlussbereich für den Source-Anschlussleiter und ein kissenförmiger Gate-Anschlussbereich für die länglichen Gate-Finger vorgesehen, sowie ein Drain-Anschlussbereich auf der gegenüberliegenden Oberfläche der Halbleiteranordnung. The individual polygonal source regions are contacted by a coherent source electrode. This is in contact with the individual polygonal source elements, preferably through openings in an insulating layer covering the source regions, which openings can be produced by means of conventional D-MOS light printing processes. A pillow-shaped source connection area for the source connection conductor and a pillow-shaped gate connection area for the elongated gate fingers are then advantageously provided, as well as a drain connection area on the opposite surface of the semiconductor arrangement.

Eine Vielzahl derartiger Anordnungen können in einem einzigen Halbleiterplättchen gebildet werden, und die einzelnen Elemente können durch Anreiss- bzw. Ritz-Linien oder nach einem beliebigen anderweitigen Verfahren voneinander getrennt werden. A variety of such arrays can be formed in a single die, and the individual elements can be separated from one another by scribing lines or by any other method.

In einer weiteren vorteilhaften Ausführung weist der den Kanal unterhalb dem Gate-Oxyd definierende p-Bereich einen verhältnismässig tief eindiffundierten Teil unterhalb der Source auf, derart, dass der p-Diffusionsbereich in der den Hauptkörper der Anordnung bildenden n(-)-Epitaxialschicht einen grösseren Krümmungsradius besitzt. Es hat sich ergeben, dass dieser tiefer eindiffundierte Bereich bzw. diese tiefer eindiffundierte Sperrschicht eine Verbesserung des Spannungsgradienten am Rand der Anordnung erbringt und so die Verwendung der Anordnung mit höheren Sperrspannungen ermöglicht. In a further advantageous embodiment, the p-region defining the channel below the gate oxide has a relatively deeply diffused part below the source, such that the p-diffusion region in the n (-) - epitaxial layer forming the main body of the arrangement has a larger one Has a radius of curvature. It has been found that this deeper-diffused region or this deeper-diffused barrier layer improves the voltage gradient at the edge of the arrangement and thus enables the arrangement to be used with higher blocking voltages.

5 5

10 10th

15 15

20 20th

25 25th

30 30th

35 35

40 40

45 45

50 50

55 55

60 60

65 65

3 3rd

660 649 660 649

Im folgenden werden Ausführungsbeispiele der Erfindung anhand der Zeichnungen beschrieben, in dieser zeigen Exemplary embodiments of the invention are described below with reference to the drawings, in which show:

Fig. 1 in Draufsicht eine fertiggestellte MOSFET-Anord-nung auf einem Halbleiterplättchen vor der Abtrennung des Elements vom übrigen Teil des Plättchens, 1 is a top view of a completed MOSFET arrangement on a semiconductor wafer before the element is separated from the rest of the wafer,

Fig. 2 in vergrösserter Detailansicht das Gate-Kissen zur Veranschaulichung der Beziehung zwischen dem Gate-Kontakt und den Source-Vielecken im Bereich des Gate-Kissens, 2 shows an enlarged detailed view of the gate cushion to illustrate the relationship between the gate contact and the source polygons in the region of the gate cushion,

Fig. 3 in Detail-Draufsicht einen kleinen Teil des Source-Bereiches in einem Verfahrensstadium während der Herstellung der Anordnung, 3 is a detailed plan view of a small part of the source region in a process stage during the manufacture of the arrangement,

Fig. 4 eine Schnittansicht zu Fig. 3 im Schnitt längs der Linie 14-14 in Fig. 3, 4 is a sectional view of FIG. 3 in section along the line 14-14 in FIG. 3,

Fig. 5 eine der Fig. 4 entsprechende Ansicht mit zusätzlicher Anbringung eines Gates aus polykristallinem Silicium, einer Source-Elektrodenvorrichtung sowie einer Drain-Elektrode an dem Plättchen. Fig. 5 is a view corresponding to Fig. 4 with additional attachment of a gate made of polycrystalline silicon, a source electrode device and a drain electrode on the plate.

Die Figuren 3 und 4 zeigen die Anordnung vor der Aufbringung der Gate-, Source- und Drain-Elektroden. Die Herstellung kann nach einem beliebigen Verfahren erfolgen, einschlieslich dem D-MOS-Herstellungsverfahren und Ionenimplantationsverfahren zur zweckmässigsten Erzeugung der Sperrschicht und Anbringung der Elektroden. Figures 3 and 4 show the arrangement before the application of the gate, source and drain electrodes. The fabrication can be done by any method, including the D-MOS fabrication process and ion implantation process to most conveniently create the barrier layer and attach the electrodes.

Die Anordnung wird als eine N-Kanal-Anordnung vom Anreicherungstyp beschrieben. Selbstverständlich eignet sich die Erfindung jedoch auch für P-Kanal-Anordnungen und solche vom Verarmungstyp. The arrangement is described as an enhancement type N-channel arrangement. However, the invention is of course also suitable for P-channel arrangements and those of the depletion type.

Die Anordnung gemäss den Figuren 3 und 4 weist eine Vielzahl polygonaler Source-Bereiche auf der einen Oberfläche der Anordnung auf, und zwar sind diese polygonalen Bereiche vorzugsweise sechseckförmig. Auch andere Formgebungen, wie beispielsweise rechteckige oder quadratische, könnten Anwendung finden, jedoch gewährleistet die Hexagonalform gleich-mässigere Abstände zwischen den Umfängen benachbarter Source-Bereiche. The arrangement according to FIGS. 3 and 4 has a multiplicity of polygonal source regions on one surface of the arrangement, specifically these polygonal regions are preferably hexagonal. Other shapes, such as, for example, rectangular or square, could also be used, but the hexagonal shape ensures more uniform distances between the peripheries of adjacent source regions.

Gemäss den Figuren 3 und 4 werden die hexagonalen Source-Bereiche in einem Halbleitergrundkörper oder -plättchen erzeugt, bei dem es sich um ein N-Plättchen 120 aus einkristallinem Silicium handeln kann, auf dem ein dünner N(-)-Epitaxialbereich 121 agbeschieden ist, wie am besten aus Fig. 4 ersichtlich. Sämtliche Sperrschichten werden in dem Epitaxial-bereich 121 gebildet. Mittels geeigneter Masken werden in der einen Oberfläche des Halbleiterplättchenbereichs 121 eine Vielzahl von p-Bereichen nach Art der Bereiche 122 und 123 in den Fig. 3 und 4 erzeugt, wobei diese Bereiche eine allgemein polygonale, und vorzugsweise hexagonale Konfiguration besitzen. According to FIGS. 3 and 4, the hexagonal source regions are produced in a semiconductor base body or platelet, which can be an N-platelet 120 made of single-crystal silicon, on which a thin N (-) epitaxial region 121 is deposited. as best seen in FIG. 4. All of the barrier layers are formed in the epitaxial region 121. By means of suitable masks, a multiplicity of p-regions in the manner of the regions 122 and 123 in FIGS. 3 and 4 are generated in one surface of the semiconductor die region 121, these regions having a generally polygonal and preferably hexagonal configuration.

Es wird eine sehr grosse Anzahl derartiger polygonaler Bereiche erzeugt. Beispielsweise werden in einer Anordnung mit Oberflächenabmessungen von 2540 x 3556 |xm2 etwa 6600 polygonale Bereiche gebildet, wodurch eine Gesamtkanalbreite von etwa 558 800 |xm erzeugt wird. Jeder dieser Polygonalbereiche kann jeweils eine — in Richtung senkrecht zu zwei gegenüberliegende Seiten des Vielecks gemessene — Breite von etwa 25 (im oder weniger besitzen. Die Bereiche weisen untereinander einen Abstand von etwa 15 (im auf, gemessen in Richtung senkrecht zwischen benachbarten geradlinigen Seiten benachbarter Polygonalbereiche. A very large number of such polygonal areas are generated. For example, about 6600 polygonal areas are formed in an arrangement with surface dimensions of 2540 x 3556 | xm2, whereby a total channel width of about 558 800 | xm is generated. Each of these polygonal regions can have a width of approximately 25 (im or less, measured in the direction perpendicular to two opposite sides of the polygon. The regions are spaced apart by approximately 15 (im, measured in the direction perpendicular between adjacent rectilinear sides Polygonal areas.

Die P( + )-Bereiche 122 und 123 besitzen eine Tiefe d von vorzugsweise etwa 5 Mikron zur Erzielung einer hohen, zuverlässigen Feldstärkecharakteristik. Jeder der P-Bereiche besitzt jeweils einen äusseren Schelf-Bereich, d.h. einen Bereich geringerer Tiefe, in Gestalt der Schelfbereiche 124 bzw. 125 für die P-Bereiche 122 bzw. 123, mit einer Tiefe s von etwa 1,5 Mikron. Diese Tiefe soll möglichst klein sein, um den kapazitiven Widerstand der Anordnung zu verringern. The P (+) regions 122 and 123 have a depth d of preferably about 5 microns in order to achieve a high, reliable field strength characteristic. Each of the P areas each has an outer shelf area, i.e. a region of lesser depth, in the form of shelf regions 124 and 125 for P regions 122 and 123, with a depth s of approximately 1.5 microns. This depth should be as small as possible in order to reduce the capacitive resistance of the arrangement.

Die einzelnen Vieleckbereiche einschliesslich der Vieleckbereiche 122 und 123 erhalten jeweils N( + )-Vieleck-Ringbereiche 126 bzw. 127. Die Schelfbereiche 124 bzw. 125 befinden sich unterhalb dieser Bereiche 126 bzw. 127. Diese N( + )-Bereiche 126 und 127 wirken mit einem relativ leitfähigen N( + )-Bereich 128, d.h. dem zwischen benachbarten P-Vielecken angeordneten N( + )-Bereich, in dem Sinne zusammen, dass sie die verschiedenen Kanäle zwischen den Source-Bereichen und einem weiter unten beschriebenen Drain-Kontakt definieren. The individual polygonal areas including the polygonal areas 122 and 123 each receive N (+) polygonal ring areas 126 and 127. The shelf areas 124 and 125 are located below these areas 126 and 127. These N (+) areas 126 and 127 act with a relatively conductive N (+) region 128, ie the N (+) region arranged between adjacent P polygons, in the sense that they define the different channels between the source regions and a drain contact described below.

Die hochleitenden N( + )-Bereiche 127 ergeben einen sehr niedrigen Durchlass-Widerstand für die Anordnung. The highly conductive N (+) regions 127 result in a very low forward resistance for the device.

Aus den Fig. 3 und 4 ist ersichtlich, dass die gesamte Oberfläche des Plättchens mit einer Oxydschicht oder einer Kombination aus herkömmlichen Oxyd- und Nitrid-Schichten überzogen ist, die zur Bildung der verschiedenen Sperrschichten erzeugt werden. Diese Schicht ist in Form der Isolierschicht 130 dargestellt. Die Isolierschicht 130 ist mit vieleckförmigen Öffnungen nach Art der Öffnungen 131 und 132 unmittelbar über den Vieleckbereichen 122 und 123 versehen. Die Begrenzungen der Öffnungen 131 und 132 liegen über den N( + )-Source-Ring-bereichen 126 bzw. 127 für die Bereiche 122 bzw. 123. Die nach der Herstellung der vieleckförmigen Öffnungen verbleibenden Oxydstreifen 130 definieren das Gate-Oxyd für die Anordnung. 3 and 4 it can be seen that the entire surface of the wafer is coated with an oxide layer or a combination of conventional oxide and nitride layers, which are produced to form the various barrier layers. This layer is shown in the form of the insulating layer 130. The insulating layer 130 is provided with polygonal openings in the manner of the openings 131 and 132 directly above the polygonal regions 122 and 123. The boundaries of the openings 131 and 132 lie above the N (+) source ring regions 126 and 127 for the regions 122 and 123, respectively. The oxide strips 130 remaining after the polygonal openings have been produced define the gate oxide for the arrangement .

Sodann können, wie in Fig. 5 veranschaulicht, Elektroden auf die Anordnung aufgebracht werden. Diese Elektroden umfassen ein Netz bzw. Gitter aus polykristallinem Silicium, mit über den Oxydabschnitten 130 liegenden Abschnitten 140, 141 und 142 aus polykristallinem Silicium. Then, as illustrated in FIG. 5, electrodes can be applied to the arrangement. These electrodes comprise a network or grid of polycrystalline silicon, with sections 140, 141 and 142 of polycrystalline silicon lying over the oxide sections 130.

Sodann wird auf dem Polysilicium-Gitter 140 ein Silicium-dioxyd-Überzug abgeschieden; dieser Überzug ist in Fig. 5 durch die Überzugsabschnitte 145, 146 und 147 dargestellt, welche die Polysilicium-Steuerelektrode und die nachfolgend über der gesamte Oberseite des Plättchens abgeschiedene Source-Elektrode isolieren. Die Source-Elektrode ist in Fig. 5 in Gestalt eines leitenden Überzugs 150 veranschaulicht, der aus einem beliebigen Material, wie beispielsweise Aluminium, bestehen kann. Des weiteren wird auch eine Drain-Elektrode 151 auf die Anordnung aufgebracht. A silicon dioxide coating is then deposited on the polysilicon grid 140; this coating is shown in FIG. 5 by the coating sections 145, 146 and 147, which isolate the polysilicon control electrode and the source electrode subsequently deposited over the entire top of the plate. The source electrode is illustrated in FIG. 5 in the form of a conductive coating 150, which may be made of any material, such as aluminum. Furthermore, a drain electrode 151 is also applied to the arrangement.

Die so erhaltene Anordnung gemäss Fig. 5 ist eine Anordnung vom N-Kanal-Typ, bei welcher jeweils Kanalbereiche zwischen den einzelnen Source-Bereichen und dem Hauptkörper aus dem Halbleitermaterial gebildet sind, der schliesslich zu der Drain-Elektrode 151 führt. Im einzelnen ist ein Kanalbereich 160 zwischen den mit der Source-Elekltrode 150 verbundenen ringförmigen Source-Bereich 126 und dem letztlich mit der Drain-Elektrode 151 verbundenen N( + )-Bereich 128 gebildet. Der Kanal 160 wird beim Anlegen einer geeigneten Steuerspannung an das Gate 140 in N-Leitfähigkeit invertiert. Entsprechend sind Kanäle 161 und 162 zwischen dem mit dem Leiter 150 verbundenen Source-Bereich 126 und dem zur Drain-Elektrode 151 führenden umgebenden N( + )-Bereich 128 gebildet. Beim Anlegen einer geeigneten Steuerspannung an das Gate aus polykristallinem Silicium (einschliesslich dem Finger 141 in Fig. 5) werden die Kanäle 161 und 162 leitfähig und gestatten eine Majoritätsladungsträgerleitung von der Source-Elektrode 150 zur Drain-Elektrode 151. 5 is an arrangement of the N-channel type, in which channel regions between the individual source regions and the main body are formed from the semiconductor material, which ultimately leads to the drain electrode 151. In particular, a channel region 160 is formed between the annular source region 126 connected to the source electrode 150 and the N (+) region 128 ultimately connected to the drain electrode 151. Channel 160 is inverted into N conductivity when a suitable control voltage is applied to gate 140. Correspondingly, channels 161 and 162 are formed between the source region 126 connected to the conductor 150 and the surrounding N (+) region 128 leading to the drain electrode 151. When an appropriate control voltage is applied to the polycrystalline silicon gate (including finger 141 in FIG. 5), channels 161 and 162 become conductive and allow majority carrier conduction from source 150 to drain 151.

Die einzelnen Source-Bereiche bilden dabei parallele Leiterpfade, wobei beispielsweise die Kanäle 163 und 164 unter dem Gate-Element 142 eine Ladungsträgerleitung von dem Source-Ring 127 und einem N-Source-Streifen 170 zu dem N( + )-Bereich 128 und von da zur Drain-Elektrode 151 gewährleisten. The individual source regions form parallel conductor paths, with channels 163 and 164, for example, under the gate element 142, a charge carrier line from the source ring 127 and an N-source strip 170 to the N (+) region 128 and from ensure to the drain electrode 151.

In der Darstellung der Fig. 4 und 5 ist ein endseitiger P-Bereich 171 veranschaulicht, welcher den Rand des Plättchens umschliesst. 4 and 5, an end-side P region 171 is illustrated, which encloses the edge of the plate.

Der Kontakt 150 in Fig. 5 ist vorzugsweise ein Aluminiumkontakt. Wie ersichtlich, liegt der Kontaktbereich für den Kontakt 150 vollständig über dem tieferen Teil des P-Bereichs 122 und in Ausrichtung mit diesem tieferen Bereich. Diese Anordnung wurde getroffen, da es sich ergeben hat, dass für die Elektrode 150 verwendetes Aluminium sehr dünne Bereiche des Contact 150 in FIG. 5 is preferably an aluminum contact. As can be seen, the contact area for the contact 150 is completely above the lower part of the P-area 122 and in alignment with this lower area. This arrangement has been made because it has been found that aluminum used for the electrode 150 has very thin areas of the

5 5

10 10th

15 15

20 20th

25 25th

30 30th

35 35

40 40

45 45

50 50

55 55

60 60

65 65

660 649 660 649

4 4th

P-Materials spikeartig durchdringen könnte. Ein wesentliches Merkmal besteht daher darin, zu gewährleisten, dass der Kontakt 150 grundsätzlich über den tieferen Teilen der P-Bereiche, nach Art der P-Bereiche 122 und 123, liegt. Diese Massnahme gestattet dann, dass die durch die ringförmigen flacheren Schelfbereiche 124 und 125 definierten aktiven Kanalbereiche so dünn sein können, wie dies zur wesentlichen Verringerung der Kapazitanz der Anordnung erwünscht ist. P-materials could penetrate like spikes. An essential feature is therefore to ensure that the contact 150 is fundamentally above the deeper parts of the P regions, in the manner of the P regions 122 and 123. This measure then allows the active channel regions defined by the annular, flatter shelf regions 124 and 125 to be as thin as is desired in order to substantially reduce the capacitance of the arrangement.

Fig. 1 veranschaulicht eine vollständig fertiggestellte Anordnung unter Verwendung des polygonalen oder Vieleckmusters für die Source-Bereiche gemäss Fig. 5. Die in Fig. 1 veranschaulichte vollständige Anordnung liegt innerhalb der Reissbzw. Ritzbereiche 180, 181, 182 und 183, mittels welcher eine Vielzahl derartiger einstückiger Anordnungen, die jeweils eine Abmessung von 2540 x 3556 p.m.2 besitzen, aus dem Körper des Halbleiterplättchens herausgebrochen werden können. FIG. 1 illustrates a completely completed arrangement using the polygonal or polygonal pattern for the source regions according to FIG. 5. The complete arrangement illustrated in FIG. 1 lies within the tear or. Scribing areas 180, 181, 182 and 183, by means of which a multiplicity of such one-piece arrangements, each having a dimension of 2540 x 3556 p.m.2, can be broken out of the body of the semiconductor die.

Die beschriebenen Polygon- bzw. Vieleckbereiche sind in einer Vielzahl von Zellen und Spalten angeordnet. Beispielsweise entfallen auf die Abmessungen A von etwa 2108 (j,m 65 Spalten derartiger Polygon- bzw. Vieleckbereiche. Die Abmessung B von etwa 3760 (im kann beispielsweise 100 Zeilen derartiger Polygon- bzw. Vieleckbereiche enthalten. Auf die Abmessung C zwischen einem Source-Anschlusskissen 190 und einem Gate-Anschlusskissen 191 können 82 Zeilen von Polygon- bzw. Vieleckelementen entfallen. The described polygon or polygon areas are arranged in a large number of cells and columns. For example, the dimensions A of approximately 2108 (j, m comprise 65 columns of such polygon or polygon regions. The dimension B of approximately 3760 (im can contain, for example, 100 rows of such polygon or polygon regions. The dimension C between a source Connection pad 190 and a gate connection pad 191, 82 rows of polygon or polygon elements can be omitted.

Das Source-Anschlusskissen 190 ist ein verhältnismässig schwerer Metallabschnitt, der direkt mit der Aluminium-Source-Elektrode 150 verbunden ist und eine bequeme Anschlussverbindung zu der Source ermöglicht. The source pad 190 is a relatively heavy metal section that is directly connected to the aluminum source 150 and provides a convenient connection to the source.

Das Gate-Anschlusskissen 191 ist elektrisch mit mehreren 5 langgestreckten Fingern 192, 193, 194 und 195 verbunden, welche sich symmetrisch über die Aussenoberfläche des die Polygon- bzw. Vieleckbereiche enthaltenden Flächenbereichs erstrecken und die elektrische Anschlussverbindung zu dem Polysilicium-Gate herstellen, wie anhand Fig. 2 beschrieben io wird. The gate connection pad 191 is electrically connected to a plurality of 5 elongated fingers 192, 193, 194 and 195, which extend symmetrically over the outer surface of the surface area containing the polygon or polygonal regions and establish the electrical connection to the polysilicon gate, as shown in FIG Fig. 2 is described io.

Der Aussenumfang der Anordnung schliesslich enthält den tiefen P( + )-Diffusionsring 171, der mit einer in Fig. 1 veranschaulichten Feldplatte 201 verbunden sein kann. Finally, the outer circumference of the arrangement contains the deep P (+) diffusion ring 171, which can be connected to a field plate 201 illustrated in FIG. 1.

In Fig. 2 sind Teile des Gate-Kissens 191 und der Gate-i5 Finger 194 und 195 dargestellt. Zur Verringerung der RC-Verzögerungskonstante der Anordnung ist es erwünscht, eine Vielzahl von Kontakten zu dem Polysilicium-Gate herzustellen. Das Polysilicium-Gate weist mehrere Bereiche nach Art der Bereiche 210, 211, 212 usw. auf, welche sich auswärts erstrecken 20 und Fortsätze des Gate-Kissens und der Gate-Kissenelemente 194 und 195 aufnehmen. Die Polysilicium-Gate-Bereiche können bei der Herstellung des Oxydüberzugs 145, 146, 147 in Fig. 5 freiliegend verbleiben und werden nicht mit der Source-Elektrode 50 überzogen. Es ist zu beachten, dass es sich bei der 25 Achse 220 in Fig. 2 um die in Fig. 1 gezeigte Symmetrieachse 220 handelt. 2 shows parts of the gate cushion 191 and the gate-i5 fingers 194 and 195. To reduce the RC delay constant of the device, it is desirable to make a plurality of contacts to the polysilicon gate. The polysilicon gate has a plurality of regions in the manner of regions 210, 211, 212, etc., which extend 20 outwards and accommodate extensions of the gate cushion and gate cushion elements 194 and 195. The polysilicon gate regions can remain exposed during the production of the oxide coating 145, 146, 147 in FIG. 5 and are not coated with the source electrode 50. It should be noted that the axis 220 in FIG. 2 is the axis of symmetry 220 shown in FIG. 1.

v v

3 Blätter Zeichnungen 3 sheets of drawings

Claims (5)

660 649660 649 1. MOSFET-Anordnung mit einem Halbleiterplättchen (121) eines ersten Leitfähigkeitstyps, das zwei parallele Oberflächen besitzt, wobei eine erste der Oberflächen eine Vielzahl von gleich beabstandeten, symmetrisch angeordneten, polygonalen Grundbereichen (122, 123) des zweiten, dem genannten ersten entgegengesetzten Leitfähigkeitstyp aufweist, dadurch gekennzeichnet, dass innerhalb jedes der Grundbereiche ein entsprechender, polygonaler Source-Bereich (126, 127) des ersten Leitfähigkeitstyps angeordnet ist und sich zur ersten Oberfläche erstreckt und weiter gekennzeichnet durch eine auf dieser Oberfläche zwischen den Source-Bereichen (126, 127) angeordnete Gate-Isolierschicht (130), eine auf dieser Gate-Isolierschicht (130) angeordnete Gate-Elektrode (141), eine auf der zweiten Oberfläche angeordnete Drain-Elektrode (151), eine einzige, zusammenhängende Source-Elektrode (150), die mit den polygonalen Source-Bereichen (126, 127) verbunden ist, eine entsprechende, ringförmige Kanalanordnung (161, 162), die zwischen dem äusseren Rand jedes der polygonalen Source-Bereiche und dem äusseren Rand des dazugehörenden Grundbereichs sowie unter der Gate-Isolierschicht (130) verläuft, wobei jeder der polygonalen Grundbereiche (122, 123) äussere Seitenkanten aufweist, die parallel zu entsprechenden Seitenkanten von benachbarten, polygonalen Grundbereichen verlaufen und wobei parallele Seitenkanten durch gemeinsame Zwischenbereiche (128) seitlich voneinander beabstandet sind, die zentral unter der Gate-Isolierschicht (13) angeordnet sind und die vom ersten Leitfähigkeitstyp sind, und ferner gekennzeichnet durch einen unter den Zwischenbereichen (128) befindlichen und mit diesen zusammenhängenden Bereich (121), wobei die Zwischenbereiche (129) in Serie mit dem darunterliegenden Bereich (121) im Strompfad von der Source-Elektrode (150) zur Drain-Elektrode (151) liegen und wobei die parallelen Seitenkanten der polygonalen Grundbereiche (122, 123) einen minimalen Abstand haben, um eine hohe Packungsdichte zu erzielen. 1. MOSFET arrangement with a semiconductor chip (121) of a first conductivity type, which has two parallel surfaces, a first of the surfaces having a plurality of equally spaced, symmetrically arranged, polygonal basic regions (122, 123) of the second, said first opposite conductivity type characterized in that a corresponding, polygonal source region (126, 127) of the first conductivity type is arranged within each of the basic regions and extends to the first surface and is further characterized by a surface region on this surface between the source regions (126, 127 ) arranged gate insulating layer (130), a gate electrode (141) arranged on this gate insulating layer (130), a drain electrode (151) arranged on the second surface, a single, coherent source electrode (150), connected to the polygonal source regions (126, 127) has a corresponding annular channel arrangement (161, 162), which runs between the outer edge of each of the polygonal source regions and the outer edge of the associated base region and under the gate insulating layer (130), each of the polygonal base regions (122, 123) having outer side edges, the parallel to corresponding side edges of adjacent, polygonal base regions and wherein parallel side edges are laterally spaced apart from one another by common intermediate regions (128) which are arranged centrally under the gate insulating layer (13) and which are of the first conductivity type and further characterized by a under the intermediate areas (128) and connected with them (121), the intermediate areas (129) being in series with the underlying area (121) in the current path from the source electrode (150) to the drain electrode (151) and wherein the parallel side edges of the polygonal base regions (122, 123) have a minimum distance to ei to achieve a high packing density. 2. MOSFET-Anordnung nach Anspruch 1, dadurch gekennzeichnet, dass der Aussenumfang jedes Grundbereiches (122, 123) und jedes Source-Bereiches (126, 127) hexagonal ist. 2. MOSFET arrangement according to claim 1, characterized in that the outer circumference of each base region (122, 123) and each source region (126, 127) is hexagonal. 2 2nd PATENTANSPRÜCHE PATENT CLAIMS 3. MOSFET-Anordnung nach Anspruch 2, dadurch gekennzeichnet, dass der gemeinsame Zwischenbereich (128) eine wesentlich höhere Leitfähigkeit aufweist, als der darunterliegende Bereich (121). 3. MOSFET arrangement according to claim 2, characterized in that the common intermediate area (128) has a significantly higher conductivity than the underlying area (121). 4. MOSFET-Anordnung nach Anspruch 3, dadurch gekennzeichnet, dass jeder der polygonalen Grundbereiche eine relativ tiefe, mittlere Zone (124, 125) aufweist, wobei die polygonalen Source-Bereiche ringförmig ausgebildet sind und die weniger tiefen, äusseren Zonen sich unterhalb den entsprechenden ringförmigen Source-Bereichen befinden. 4. MOSFET arrangement according to claim 3, characterized in that each of the polygonal base regions has a relatively deep, central zone (124, 125), the polygonal source regions being annular and the less deep, outer zones being below the corresponding ones annular source regions are located. 5. MOSFET-Anordnung nach Anspruch 4, gekennzeichnet durch mehr als 1000 polygonale Source-Bereiche, von denen jeder eine Breite von ca. 25 (im aufweist. 5. MOSFET arrangement according to claim 4, characterized by more than 1000 polygonal source regions, each of which has a width of approximately 25 (im.
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Families Citing this family (47)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4593302B1 (en) * 1980-08-18 1998-02-03 Int Rectifier Corp Process for manufacture of high power mosfet laterally distributed high carrier density beneath the gate oxide
DE3040775A1 (en) * 1980-10-29 1982-05-13 Siemens AG, 1000 Berlin und 8000 München MIS-CONTROLLED SEMICONDUCTOR COMPONENT
US4412242A (en) 1980-11-17 1983-10-25 International Rectifier Corporation Planar structure for high voltage semiconductor devices with gaps in glassy layer over high field regions
GB2111745B (en) * 1981-12-07 1985-06-19 Philips Electronic Associated Insulated-gate field-effect transistors
CA1188821A (en) * 1982-09-03 1985-06-11 Patrick W. Clarke Power mosfet integrated circuit
US4532534A (en) * 1982-09-07 1985-07-30 Rca Corporation MOSFET with perimeter channel
DE3346286A1 (en) * 1982-12-21 1984-06-28 International Rectifier Corp., Los Angeles, Calif. High-power metal-oxide field-effect transistor semiconductor component
JPS59167066A (en) * 1983-03-14 1984-09-20 Nissan Motor Co Ltd Vertical type metal oxide semiconductor field effect transistor
JPS6010677A (en) * 1983-06-30 1985-01-19 Nissan Motor Co Ltd Vertical mos transistor
JPH0247874A (en) * 1988-08-10 1990-02-16 Fuji Electric Co Ltd Manufacture of mos semiconductor device
US5766966A (en) * 1996-02-09 1998-06-16 International Rectifier Corporation Power transistor device having ultra deep increased concentration region
IT1247293B (en) * 1990-05-09 1994-12-12 Int Rectifier Corp POWER TRANSISTOR DEVICE PRESENTING AN ULTRA-DEEP REGION, AT A GREATER CONCENTRATION
US5304831A (en) * 1990-12-21 1994-04-19 Siliconix Incorporated Low on-resistance power MOS technology
US5404040A (en) * 1990-12-21 1995-04-04 Siliconix Incorporated Structure and fabrication of power MOSFETs, including termination structures
IT1250233B (en) * 1991-11-29 1995-04-03 St Microelectronics Srl PROCEDURE FOR THE MANUFACTURE OF INTEGRATED CIRCUITS IN MOS TECHNOLOGY.
DE59208987D1 (en) * 1992-08-10 1997-11-27 Siemens Ag Power MOSFET with improved avalanche strength
JPH06268227A (en) * 1993-03-10 1994-09-22 Hitachi Ltd Insulated gate bipolar transistor
US5798287A (en) * 1993-12-24 1998-08-25 Consorzio Per La Ricerca Sulla Microelettronica Nel Mezzogiorno Method for forming a power MOS device chip
EP0660396B1 (en) * 1993-12-24 1998-11-04 Consorzio per la Ricerca sulla Microelettronica nel Mezzogiorno Power MOS device chip and package assembly
DE69321966T2 (en) * 1993-12-24 1999-06-02 Cons Ric Microelettronica Power semiconductor device
EP0665597A1 (en) * 1994-01-27 1995-08-02 Consorzio per la Ricerca sulla Microelettronica nel Mezzogiorno - CoRiMMe IGBT and manufacturing process therefore
EP0689238B1 (en) * 1994-06-23 2002-02-20 STMicroelectronics S.r.l. MOS-technology power device manufacturing process
US5817546A (en) * 1994-06-23 1998-10-06 Stmicroelectronics S.R.L. Process of making a MOS-technology power device
DE69418037T2 (en) * 1994-08-02 1999-08-26 St Microelectronics Srl Power semiconductor device made of MOS technology chips and housing structure
US5798554A (en) * 1995-02-24 1998-08-25 Consorzio Per La Ricerca Sulla Microelettronica Nel Mezzogiorno MOS-technology power device integrated structure and manufacturing process thereof
DE69534919T2 (en) * 1995-10-30 2007-01-25 Stmicroelectronics S.R.L., Agrate Brianza Power device in MOS technology with a single critical size
EP0772241B1 (en) * 1995-10-30 2004-06-09 STMicroelectronics S.r.l. High density MOS technology power device
US6228719B1 (en) 1995-11-06 2001-05-08 Stmicroelectronics S.R.L. MOS technology power device with low output resistance and low capacitance, and related manufacturing process
DE69518653T2 (en) * 1995-12-28 2001-04-19 St Microelectronics Srl MOS technology power arrangement in an integrated structure
EP0961325B1 (en) 1998-05-26 2008-05-07 STMicroelectronics S.r.l. High integration density MOS technology power device
WO2000062345A1 (en) 1999-04-09 2000-10-19 Shindengen Electric Manufacturing Co., Ltd. High-voltage semiconductor device
JP4122113B2 (en) * 1999-06-24 2008-07-23 新電元工業株式会社 High breakdown strength field effect transistor
US6344379B1 (en) * 1999-10-22 2002-02-05 Semiconductor Components Industries Llc Semiconductor device with an undulating base region and method therefor
JP4845293B2 (en) * 2000-08-30 2011-12-28 新電元工業株式会社 Field effect transistor
JP2006295134A (en) 2005-03-17 2006-10-26 Sanyo Electric Co Ltd Semiconductor device and method for manufacture
US9484451B2 (en) 2007-10-05 2016-11-01 Vishay-Siliconix MOSFET active area and edge termination area charge balance
US9431249B2 (en) 2011-12-01 2016-08-30 Vishay-Siliconix Edge termination for super junction MOSFET devices
US9614043B2 (en) 2012-02-09 2017-04-04 Vishay-Siliconix MOSFET termination trench
US9842911B2 (en) 2012-05-30 2017-12-12 Vishay-Siliconix Adaptive charge balanced edge termination
US10115815B2 (en) 2012-12-28 2018-10-30 Cree, Inc. Transistor structures having a deep recessed P+ junction and methods for making same
US9530844B2 (en) 2012-12-28 2016-12-27 Cree, Inc. Transistor structures having reduced electrical field at the gate oxide and methods for making same
JP5907097B2 (en) * 2013-03-18 2016-04-20 三菱電機株式会社 Semiconductor device
US9508596B2 (en) 2014-06-20 2016-11-29 Vishay-Siliconix Processes used in fabricating a metal-insulator-semiconductor field effect transistor
US9887259B2 (en) 2014-06-23 2018-02-06 Vishay-Siliconix Modulated super junction power MOSFET devices
KR102098996B1 (en) 2014-08-19 2020-04-08 비쉐이-실리코닉스 Super-junction metal oxide semiconductor field effect transistor
US11489069B2 (en) 2017-12-21 2022-11-01 Wolfspeed, Inc. Vertical semiconductor device with improved ruggedness
US10615274B2 (en) 2017-12-21 2020-04-07 Cree, Inc. Vertical semiconductor device with improved ruggedness

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4015278A (en) * 1974-11-26 1977-03-29 Fujitsu Ltd. Field effect semiconductor device
JPS52106688A (en) * 1976-03-05 1977-09-07 Nec Corp Field-effect transistor
JPS52132684A (en) * 1976-04-29 1977-11-07 Sony Corp Insulating gate type field effect transistor
US4055884A (en) * 1976-12-13 1977-11-01 International Business Machines Corporation Fabrication of power field effect transistors and the resulting structures
JPS5374385A (en) * 1976-12-15 1978-07-01 Hitachi Ltd Manufacture of field effect semiconductor device
US4148047A (en) * 1978-01-16 1979-04-03 Honeywell Inc. Semiconductor apparatus
JPH05185381A (en) * 1992-01-10 1993-07-27 Yuum Kogyo:Kk Handle for edge-replaceable saw

Also Published As

Publication number Publication date
SE443682B (en) 1986-03-03
DE2954481C2 (en) 1990-12-06
DK157272C (en) 1990-04-30
MX147137A (en) 1982-10-13
IL58128A (en) 1981-12-31
CS222676B2 (en) 1983-07-29
IT7926435A0 (en) 1979-10-11
AR219006A1 (en) 1980-07-15
CA1136291A (en) 1982-11-23
JP2643095B2 (en) 1997-08-20
JPS6323365A (en) 1988-01-30
FR2438917B1 (en) 1984-09-07
NL175358C (en) 1984-10-16
DK157272B (en) 1989-11-27
SE465444B (en) 1991-09-09
DK350679A (en) 1980-04-14
ES484652A1 (en) 1980-09-01
DK512488A (en) 1988-09-15
PL218878A1 (en) 1980-08-11
DE2940699A1 (en) 1980-04-24
CA1123119A (en) 1982-05-04
IT1193238B (en) 1988-06-15
DK512488D0 (en) 1988-09-15
SE8503615L (en) 1985-07-26
SU1621817A3 (en) 1991-01-15
DK512388A (en) 1988-09-15
JPH07169950A (en) 1995-07-04
JP2622378B2 (en) 1997-06-18
SE7908479L (en) 1980-04-14
CH642485A5 (en) 1984-04-13
NL7907472A (en) 1980-04-15
PL123961B1 (en) 1982-12-31
DE2940699C2 (en) 1986-04-03
SE8503615D0 (en) 1985-07-26
HU182506B (en) 1984-01-30
GB2033658B (en) 1983-03-02
BR7906338A (en) 1980-06-24
GB2033658A (en) 1980-05-21
DK512388D0 (en) 1988-09-15
FR2438917A1 (en) 1980-05-09
NL175358B (en) 1984-05-16

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