JP2622378B2 - Method for manufacturing high power MOSFET device - Google Patents

Method for manufacturing high power MOSFET device

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Description

【発明の詳細な説明】 産業上の利用分野 本発明は酸化金属半導体電界効果トランジスタ（以
下、単にMOSFETという）素子に係り、特にかなり高い逆
電圧及び非常に低い導通抵抗で高出力用途に使用し得る
ハイパワーMOSFET素子の製造方法に関するものである。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a metal oxide semiconductor field effect transistor (hereinafter simply referred to as a MOSFET) device, and more particularly to a device having a considerably high reverse voltage and a very low conduction resistance for use in high power applications. The present invention relates to a method for manufacturing a high power MOSFET device to be obtained.

従来の技術 MOSFETに対するバイポーラトランジスタの利点は、バ
イポーラトランジスタの単位導電領域当たりの導通抵抗
が非常に低い点にあるが、それにも増してMOSFETはバイ
ポーラトランジスタに対し多数の長所を持っており、そ
れは非常に高速なスイッチング速度、非常に高い利得、
及び少数のキャリア素子によって表される２次破壊特性
のないことである。しかし、MOSFETは高い導通時抵抗を
有するから、大出力スイッチングの用途に用いられるこ
とは制限されている。Prior art The advantage of a bipolar transistor over a MOSFET is that the conduction resistance per unit conductive area of the bipolar transistor is very low.Moreover, the MOSFET has many advantages over the bipolar transistor, which is very important. Fast switching speed, very high gain,
And the absence of secondary breakdown characteristics represented by a small number of carrier elements. However, MOSFETs have high on-resistance, which limits their use in high power switching applications.

従来公知の電界効果トランジスタ技術としては、例え
ば、特開昭52−106688号公報、特開昭52−132684号公報
などに開示されているものがある。Conventionally known field effect transistor technologies include those disclosed in, for example, JP-A-52-106688 and JP-A-52-132684.

前記したように、MOSFETにおける問題点は、バイポー
ラトランジスタに対し多数の長所を持っている反面、高
い導通時抵抗、低い降伏電圧の点で大出力スイッチング
の用途に用いられることが制限されている点である。前
記の公知技術においてもこの点は解決されていない。例
えば、特開昭52−106688号公報に開示の技術は、極めて
低い電圧、例えば、マイックロウエーブ用素子の技術で
あって、深い領域として示されているＰ型領域は、素子
の上面にゲート電極を取り付けやすくするための手段に
すぎず、ブレーク電圧を高める構成及び作用を有してい
ない。また、前記特開昭52−132684号公報の構造のもの
は、ベース領域が隔離された構造ではなく、そのｐ＋層
の一部がチヤンネル部にまで侵入し、また、ｐ−層の一
部がｎ−の領域を完全に取り囲んでいるため、ジャンク
ションFETがMOSFETの導通領域を四方向から空乏化し、
それだけMOSFET部の有効面積が減り、導通時（オン）抵
抗を上昇させるもので、従来のMOSFET同様に大出力スイ
ッチングの用途に用いられることができない。As described above, the problem with the MOSFET is that it has many advantages over the bipolar transistor, but is limited in its use in high-output switching applications due to its high conduction resistance and low breakdown voltage. It is. This point is not solved by the above-mentioned known technology. For example, the technology disclosed in Japanese Patent Application Laid-Open No. 52-106688 is a technology for a device having an extremely low voltage, for example, a micro-wave device, and a P-type region shown as a deep region has a gate on the upper surface of the device. It is merely a means for facilitating the attachment of the electrodes, and does not have a configuration or action to increase the break voltage. In the structure disclosed in Japanese Patent Application Laid-Open No. 52-132684, the base region is not isolated, but a part of the p + layer penetrates into the channel portion and a part of the p- layer is formed. Because it completely surrounds the n- region, the junction FET depletes the conduction region of the MOSFET from four directions,
As a result, the effective area of the MOSFET portion is reduced, and the resistance during conduction (on) is increased. Therefore, it cannot be used for high-output switching as in the conventional MOSFET.

発明が解決しようとする課題 このような従来の技術により解決できなかったMOSFET
の大出力スイッチングの用途に使用できる低い順方向抵
抗を有し、バイポーラトランジスタに対して数多くの利
点の全てを保持したままでスイッチング形式の用途にお
いてバイポーラトランジスタとより競争性を持つハイパ
ワーMOSFET素子の製造方法を提供すること、特に、素子
の単位領域当たりの順方向抵抗は、MOSFET素子に従来存
在した単位領域当りの制限抵抗に比較して半減し、ブレ
ーク電圧を増加させ、大電力用に適したハイパワーMOSF
ET素子の製造方法を提供することが本発明の解決課題で
ある。Problems to be solved by the invention MOSFETs that could not be solved by such conventional techniques
High power MOSFET devices that have a low forward resistance that can be used in high power switching applications, and that are more competitive with bipolar transistors in switching type applications while retaining all of the many advantages over bipolar transistors Providing a manufacturing method, in particular, the forward resistance per unit area of the device is halved compared to the conventional limited resistance per unit region of the MOSFET device, the break voltage is increased, and it is suitable for high power. High power MOSF
It is an object of the present invention to provide a method for manufacturing an ET element.

課題を解決するための手段 前記課題を解決するための具体的手段は、特許請求の
範囲に記載されている通り、下記構成からなるものであ
る。すなわち、 第１導電型の主ボディ部を有するとともに付与される
逆電圧に依存する厚さ及び抵抗率を有する半導体材料か
らなるウエファを形成する工程と、 主ボディ部の不純物濃度を所定の値に調整する工程
と、 主ボディ部の表面上にマスキング酸化層を形成すると
ともに該酸化層に複数の多角形の窓を互いに離間し、か
つ、対称に形成する工程と、 第２導電型の不純物を上記各多角形の窓を通して注入
し主ボディ部内に拡散させることにより、第１の深さの
第２導電型領域を形成することにより、上記第１の深さ
の第２導電型領域の間の部分にウエファの上面から下向
きに伸びるとともに、上記第１の深さの第２導電型領域
を囲う第１導電型の共通導電領域格子を形成する工程
と、 上記各多角形の窓を通して上記第１の深さの各第２導
電型領域の外周を越えて第２導電型の不純物を注入して
上記第１の深さより浅い第２の深さを有する第２導電型
領域を形成し、上記第１の深さの第２導電型領域と第２
の深さの第２導電型領域とで複数の第２導電型の多角形
ベース領域を構成する工程と、 第１導電型の不純物を上記多角形の窓の周辺に沿って
注入し上記第２の深さの第２導電型領域中に拡散させる
ことにより、多角形リング形状の第１導電型ソース領域
を形成し、ウエファの表面に上記各ソース領域の外縁と
各ベース領域の周辺との間にリング形状のチャンネル領
域を形成する工程と、 上記マスキング酸化層の上にゲート電極を形成する工
程と、 上記各多角形リング形状ソース領域及びそれらの各々
のベース領域と接続されたソース電極を形成する工程
と、 上記共通領域に結合されるドレイン電極を上記ウエフ
ァに形成する工程と、を含み、上記間隔を有するベース
領域の電位による上記共通導電領域の空乏層がオン抵抗
を実質的に増加させずに最小となる程度に上記共通導電
領域の不純物濃度が十分高いハイパワーMOSFET素子の製
造方法である。Means for Solving the Problems Specific means for solving the problems have the following configuration as described in the claims. A step of forming a wafer comprising a semiconductor material having a main body of the first conductivity type and having a thickness and a resistivity dependent on the applied reverse voltage; and setting the impurity concentration of the main body to a predetermined value. Adjusting; forming a masking oxide layer on the surface of the main body portion and forming a plurality of polygonal windows in the oxide layer apart from each other and symmetrically; and removing impurities of the second conductivity type. By injecting through each of the polygonal windows and diffusing into the main body portion, a second conductivity type region having a first depth is formed, thereby forming a region between the second conductivity type regions having the first depth. Forming a first conductive type common conductive region grid surrounding the second conductive type region at the first depth and extending downward from the upper surface of the wafer; Depth of each second guide The second conductivity type region having a second depth shallower than the first depth is formed by implanting impurities of the second conductivity type beyond the outer periphery of the mold region, and the second conductivity type region having the first depth is formed. Mold area and second
Forming a plurality of second conductivity type polygonal base regions with a second conductivity type region having a depth of: and implanting a first conductivity type impurity along the periphery of the polygonal window to form the second conductivity type polygonal base region. To form a polygonal ring-shaped first conductivity type source region by diffusion into the second conductivity type region having a depth of between the outer periphery of each source region and the periphery of each base region on the surface of the wafer. Forming a gate electrode on the masking oxide layer; and forming a source electrode connected to each of the polygonal ring-shaped source regions and their respective base regions. And forming a drain electrode coupled to the common region on the wafer, wherein the depletion layer of the common conductive region due to the potential of the spaced base region substantially increases on-resistance. This is a method for manufacturing a high-power MOSFET device in which the impurity concentration of the common conductive region is sufficiently high so that the impurity concentration is minimized.

発明の作用及び効果 本発明によれば、MOSFET素子はかなり高い抵抗率を有
するｎ−基板に形成されるものであり、この高い抵抗率
は素子が所望の逆電圧能力を得るのに必要である。例え
ば400V素子に対してｎ−領域は約20Ωcmの抵抗率を有す
る。しかしながら、MOSFET素子を大電力用スイッチとし
て用いるとき、前記の高い抵抗率特性がMOSFET素子の導
通時抵抗を高めてしまう。According to the present invention, according to the present invention, the MOSFET device is formed on an n-substrate having a considerably high resistivity, and this high resistivity is necessary for the device to obtain a desired reverse voltage capability. . For example, for a 400V device, the n-region has a resistivity of about 20 Ωcm. However, when the MOSFET element is used as a high-power switch, the above-described high resistivity characteristic increases the on-resistance of the MOSFET element.

このため、本発明は、共通導電領域がゲート酸化物の
下部からドレイン電極に向かって延びるように形成して
いる。このことは素子の単位領域当たり導通時抵抗を半
減させる。さらに、上記高導電ｎ＋領域により、第１の
導電型を有するウエハの主ボディ部と第１導電型とは反
対の第２の導電型を有するベース領域の接合により形成
される空乏層が上記共通導電領域内において広がるのが
抑えられる。これにより、共通導電領域を流れる電流
は、共通銅電領域内を、比較的、上記空乏層により妨げ
られることなく流れることができる。Therefore, in the present invention, the common conductive region is formed so as to extend from below the gate oxide toward the drain electrode. This halves the resistance during conduction per unit area of the device. Further, the depletion layer formed by the junction between the main body portion of the wafer having the first conductivity type and the base region having the second conductivity type opposite to the first conductivity type is formed by the high conductivity n + region. Spreading in the conductive region is suppressed. Thus, the current flowing through the common conductive region can relatively flow through the common copper region without being hindered by the depletion layer.

加えて、本発明によれば、ベース領域とソース領域を
多角形に形成して成る幾何学図形的配列は、この区画式
構造で作り出される高い詰め込み密度が、MOSFETの従来
公知の幾何学形状のいづれのものよりも単一面積当たり
のチャンネル幅をより大きく生み出すために、チップ表
面の素子のパッキングを向上すると共に素子の順方向抵
抗をより小さくすることができる。In addition, in accordance with the present invention, the geometrical arrangement of the base and source regions in a polygonal manner is such that the high packing density created by this compartmentalized structure results in a higher packing density than the conventionally known geometric shapes of MOSFETs. In order to produce a larger channel width per unit area than either one, the packing of the device on the chip surface can be improved and the forward resistance of the device can be smaller.

この結果として本発明によれば、従来の大出力用バイ
ポーラトランジスタ素子に匹敵し得るMOSFETを容易に製
造するこたができるようになった。As a result, according to the present invention, it has become possible to easily manufacture a MOSFET comparable to a conventional high-output bipolar transistor element.

さらに、本発明によれば、ベース領域の外周部に形成
した浅い深さの領域は、該領域と別個にその中央部に形
成した深い深さの領域における注入不純物の濃度を異に
することができ、当該浅い深さの領域の濃度をかなり低
くして、ゲート電圧によるチャンネル領域の極性反転が
容易にできるようにする一方、前記深い深さの領域をソ
ース領域の下方で比較的高い注入不純物の濃度にして、
その寄生PNPバイポーラトランジスタの効果を減少させ
ることができる。例えば、ベース領域の浅い深さの領域
は、チャンネル領域がＮ型の時にボロンを５×1013乃至
５×1014（原子/cm2）の濃度で注入して拡散形成するこ
とができる。Further, according to the present invention, the shallow depth region formed in the outer peripheral portion of the base region may have a different impurity concentration in the deep depth region formed separately from the base region in the central portion. The concentration of the shallow depth region can be considerably reduced to facilitate the inversion of the polarity of the channel region by the gate voltage, while the deep depth region can be formed by relatively high implantation impurities below the source region. To a concentration of
The effect of the parasitic PNP bipolar transistor can be reduced. For example, a shallow region of the base region can be formed by implanting boron at a concentration of 5 × 10 13 to 5 × 10 14 (atoms / cm 2 ) when the channel region is N-type.

実施例 以下に、添付の図面を参照して本発明の実施例を説明
する。Embodiment An embodiment of the present invention will be described below with reference to the accompanying drawings.

まず、本発明と関連するMOSFET素子の参考例を示す第
１図及び第２図について説明する。これらの図において
は、シリコン単結晶のウエファ20（または何らかの他の
適当な材料）が示されていて、該ウエファは、素子の電
流通過領域を増すために曲がりくねったバス（第１図に
最もよく示されている）に沿う素子電極を備えている。
なお、前記バスは、他の幾何学形状であってもよい。図
示の素子は、約400Vの逆電圧及び50cmのチャンネル幅で
約0.4Ωより少ない導通時抵抗を有する90Vから400Vの逆
電圧を有する素子て製作された。400Vハイパワー用素子
は30Aのパルス電流を流す。90Vハイパワー用素子は、50
cmのチャンネル長で約0.1Ωの順方向導通時抵抗を有
し、約100Aまでのパルス電流を流す。チャンネル幅を変
えることにより高電圧または定電圧の素子が形成され
る。First, FIGS. 1 and 2 showing a reference example of a MOSFET element related to the present invention will be described. In these figures, a silicon single crystal wafer 20 (or some other suitable material) is shown, which has a serpentine bus (best shown in FIG. 1) to increase the current carrying area of the device. (Shown).
Note that the bus may have another geometric shape. The device shown was fabricated as a device having a reverse voltage of about 400V and a reverse voltage of 90V to 400V with a conduction resistance of less than about 0.4Ω with a channel width of 50cm. The element for 400V high power passes a pulse current of 30A. The element for 90V high power is 50
With a channel length of cm and a forward conduction resistance of about 0.1Ω, a pulse current of up to about 100A flows. By changing the channel width, a high voltage or constant voltage element is formed.

現在知られているMOSFET素子は、上記よりも高い導通
時抵抗を有する。例えば、以下に記述されたものと比較
し得る従来技術により形成された400V MOSFETは、約1.5
Ωより大きな導通時抵抗を有し、これに対し本発明によ
り形成された素子の導通抵抗は、約0.4Ωより小さい。
更に、ハイパワースイッチング素子としての本発明のMO
SFETは、多数キャリヤ素子として動作するからMOSFET素
子に望まれる利点の全てを有する。これらの利点として
は、高いスイッチング速度、高利得及び少数キャリヤ素
子に存在する二次破壊特性の除去が挙げられる。Currently known MOSFET devices have a higher on-resistance than the above. For example, a 400V MOSFET formed by the prior art, which can be compared to the one described below, would have a power dissipation of about 1.5
It has a conduction resistance greater than Ω, whereas the conduction resistance of devices formed according to the present invention is less than about 0.4Ω.
Furthermore, the MO of the present invention as a high power switching element
SFETs have all of the benefits desired for MOSFET devices because they operate as majority carrier devices. These advantages include high switching speed, high gain, and elimination of secondary breakdown characteristics present in minority carrier devices.

第１図及び第２図の素子は、金属ゲート電極24によっ
て分割された２つのソース電極22及び23を有し、金属ゲ
ート電極24は二酸化シリコン層25によって半導体素子表
面に固定されるがそれから離間されている。ゲート酸化
物25の曲りくねった通路は、実際には、全長50cmの長さ
を有し、かつ667の数のうねりを有するが第１図では簡
略化して示してある。他のチャンネル幅も用いられ得
る。ソース電極22及び23は図示のように横方向に延び逆
電圧条件下で形成されるデプリーション領域の拡張を助
長するようにして電界板として働く。ソース電極22及び
23の各々は、ウエファの底部に固定された共通のドレイ
ン電極26に電流を供給する。素子の相対的寸法、特に厚
さは、説明の便宜上、第２図では大幅に拡大されてい
る。シリコンチップまたはウエファ20は約0.36mmの厚さ
を有するｎ＋基板上に形成される。ｎ−エピタキシャル
層は、チップ（基板）20上に設けられ、所望の逆電圧に
応じた厚さと抵抗率を有する。このエピタキシャル層中
に形成された全ての接合（ジャンクション）はかなり高
い抵抗率を有する。図示された参考例において、エピタ
キシャル層は、約35ミクロンの厚さ及び約20Ωcmの抵抗
率を有する。90Vハイパワー用の素子に対して、エピキ
シャン層は10ミクロン厚で2.5Ωcmの抵抗率を有する。5
0cmのチャンネル幅は、素子に所望の電流通電量を与え
るためにも用いられる。The device of FIGS. 1 and 2 has two source electrodes 22 and 23 separated by a metal gate electrode 24, the metal gate electrode 24 being fixed to the semiconductor device surface by a silicon dioxide layer 25 but spaced therefrom. Have been. The serpentine path of the gate oxide 25 has a total length of 50 cm and, in fact, 667 undulations, but is simplified in FIG. Other channel widths may be used. Source electrodes 22 and 23 extend laterally, as shown, and serve as electric field plates to help expand the depletion region formed under reverse voltage conditions. Source electrode 22 and
Each of 23 supplies current to a common drain electrode 26 fixed to the bottom of the wafer. The relative dimensions, especially the thickness, of the device have been greatly enlarged in FIG. 2 for convenience of explanation. Silicon chip or wafer 20 is formed on an n + substrate having a thickness of about 0.36 mm. The n-epitaxial layer is provided on the chip (substrate) 20, and has a thickness and a resistivity according to a desired reverse voltage. All junctions formed in this epitaxial layer have a rather high resistivity. In the illustrated embodiment, the epitaxial layer has a thickness of about 35 microns and a resistivity of about 20 Ωcm. For a device for 90V high power, the epixian layer is 10 microns thick and has a resistivity of 2.5 Ωcm. Five
A channel width of 0 cm is also used to provide a desired amount of current flow to the device.

図示された参考例において、ｐ＋導電領域は、第２図
にｐ＋領域30,31としてそれぞれ示されており、大径の
曲率を形成するためにｐ＋領域の深さが従来のものより
著しく深くなっている点が従来技術のそれらと根本的に
異なる。このｐ＋領域の深さを著しく深くしたことによ
って、本発明のMOSFET素子が従来のものに比較し、より
高い逆電圧に耐えることを可能にしたものであり、前記
の深さとしては、例えば、領域30及び31の深さが第２図
の寸法ｘで約４ミクロン、第２図の寸法ｙで約３ミクロ
ンであることが望ましい。In the illustrated embodiment, the p + conductive regions are shown in FIG. 2 as p + regions 30, 31, respectively, and the depth of the p + region is significantly deeper than that of the prior art in order to form a large-diameter curvature. Is fundamentally different from those of the prior art. By making the depth of the p + region extremely large, the MOSFET device of the present invention can withstand a higher reverse voltage as compared with the conventional device, and the depth is, for example, as follows. Desirably, the depth of regions 30 and 31 is about 4 microns for dimension x in FIG. 2 and about 3 microns for dimension y in FIG.

Ｄ−MOS製造技術を用いることにより、二つのｎ＋領
域32及び33がソース電極22及び23の下方にそれぞれ形成
され、ｐ＋領域30及び31と共にｎチャンネル領域34及び
35をそれぞれ画定する。チャンネル領域34及び35は、ゲ
ート酸化物25の下方に配され、ソース22及び23から反転
層を介してゲート電極24下方に配された中央領域へ、次
いでドレイン電極26への導電を行うためにゲート電極34
にバイアス信号の適当な印加を行うことにより反転し得
る。チャンネル34及び35は約１ミクロンの長さを有す
る。By using the D-MOS manufacturing technique, two n + regions 32 and 33 are formed below the source electrodes 22 and 23, respectively, and together with the p + regions 30 and 31, the n channel regions 34 and
Define 35 respectively. Channel regions 34 and 35 are disposed below the gate oxide 25 to provide conduction from the sources 22 and 23 through the inversion layer to a central region disposed below the gate electrode 24, and then to the drain electrode 26. Gate electrode 34
The inversion can be performed by appropriately applying a bias signal to the input terminal. Channels 34 and 35 have a length of about 1 micron.

従来の考えによれば、チャンネル34と35の間（及びｐ
＋領域30及び31の間）の中央ｎ−領域は、素子が高い逆
電圧に耐えるためには高い抵抗率をもつべきであるとさ
れていた。しかし、かなり高い抵抗率のｎ−物質はま
た、素子の順方向導通時抵抗を高くする重大な要素でも
ある。According to conventional thinking, between channels 34 and 35 (and p
The central n-region (between the + regions 30 and 31) was said to have a high resistivity in order for the device to withstand high reverse voltages. However, rather high resistivity n-materials are also a significant factor in increasing the device's forward conduction resistance.

本発明の特徴によれば、この共通導電領域の重要な部
分は、かなり高い導電性に形成され、ゲート酸化物25の
直下に配されたｎ＋領域40からなる。ｎ＋領域40は、約
４ミクロンの深さのものであるが、約３ミクロンから約
６ミクロンの範囲の深さでもよい。その正確な導電率
は、知られていないが深さによって変化し、下方のｎ−
領域に比較し高い導電率である。特に、ｎ＋領域40は高
い導電率を有し、これは、温度1150℃、時間30分から24
0分の拡散条件での50KVにおける１×1012乃至１×1014
リン原子/cm2の総イオン注入量によって定まる。拡散ま
たは他の操作によって、この領域40をかなり高導電ｎ＋
物質とすることにより，素子特性は格段に改善され、素
子の順方向導通時抵抗は半減することが分かった。さら
に、高導電率のｎ＋領域40を設けてもMOSFET素子の逆電
圧特性をなんら損なうものではないこも分かった。従っ
て、ゲート酸化物25の下方でチャンネル34と35の間の領
域をより高導電性にすることにより、目的とする大出力
スイッチング素子の順方向導通時抵抗は格段に減少し、
MOSFET素子は、MOSFET多数キャリヤ動作の利点で全てを
保持しながら同等の接合型素子を凌駕するものである。According to a feature of the present invention, a significant portion of this common conductive region is formed of a substantially higher conductivity and comprises an n + region 40 located directly under the gate oxide 25. The n + region 40 is about 4 microns deep, but may be in a range of about 3 microns to about 6 microns. Its exact conductivity is unknown but varies with depth, and the lower n-
Higher conductivity than the region. In particular, the n + region 40 has a high conductivity, which is at a temperature of 1150 ° C. for 30 minutes to 24 hours.
1 × 10 12 to 1 × 10 14 at 50 KV under 0 minute diffusion condition
It is determined by the total ion implantation amount of phosphorus atoms / cm 2 . By diffusion or other operations, this region 40 is made to have a substantially higher conductivity n +
It has been found that by using the substance, the element characteristics are remarkably improved, and the resistance of the element during forward conduction is reduced by half. Further, it has been found that the provision of the n + region 40 with high conductivity does not impair the reverse voltage characteristics of the MOSFET element. Therefore, by making the region below the gate oxide 25 between the channels 34 and 35 more conductive, the forward conduction resistance of the intended high power switching element is significantly reduced,
MOSFET devices surpass equivalent junction devices while retaining all the benefits of MOSFET majority carrier operation.

第１及び第２図についての上記説明において、導電チ
ャンネル34及び35はｐ＋物質であり、従って、これらは
適当なゲート電圧の印加により、ソース22及び23から中
央領域40へ多数キャリヤ導電チャンネルを設けるために
ｎ型導電に反転されることが分かる。しかし、明らかに
これらの導電型式の全ては、既述のように素子がｎチャ
ンネル素子としてよりもｐチャンネル素子として働き得
るように反転されていてもよい。In the above description of FIGS. 1 and 2, the conductive channels 34 and 35 are p + materials, thus providing multiple carrier conductive channels from the sources 22 and 23 to the central region 40 by application of a suitable gate voltage. For this reason, it is understood that the conductivity is inverted to n-type conductivity. However, obviously, all of these conductivity types may be reversed, as described above, such that the device can function as a p-channel device rather than as an n-channel device.

第１図及び第２図の素子を構成する一つの方法を参考
例として第３図乃至第６図に示す。第３図によれば、ベ
ースウエファ20は、その上部にｎ−エピタキシャル層を
有するｎ＋物質として示されている。厚い酸化物層50が
ウエファ20上に形成され、そこに窓51及び52が設けられ
ている。これら窓51及び52は、ｐ＋領域を形成するため
にイオン注入装置内でホウ素原子ビームに曝される。次
いで注入されたホウ素原子は、ウエファ中に深く拡散さ
れ、約４ミクロンの深さを有する第３図に示すような半
円形ｐ＋集中領域を形成する。この拡散操作中、窓51、
52に深さが浅い酸化物層53及び54が成長する。FIGS. 3 to 6 show one method of constructing the device shown in FIGS. 1 and 2 as a reference example. According to FIG. 3, the base wafer 20 is shown as an n + material with an n− epitaxial layer on top. A thick oxide layer 50 is formed on the wafer 20, where windows 51 and 52 are provided. These windows 51 and 52 are exposed to a boron atom beam in an ion implanter to form a p + region. The implanted boron atoms are then diffused deeply into the wafer to form a semi-circular p + concentration region as shown in FIG. 3 having a depth of about 4 microns. During this spreading operation, window 51,
Oxide layers 53 and 54 having a small depth are grown on 52.

次に第４図に示すように、窓61,62が酸化物層50中に
切られ、ｎ＋注入が行われ、ｎ−エピキシャル層中にｎ
＋領域63及び64が注入される。このｎ＋注入はリンビー
ムによって行われる。そして注入された領域は拡散工程
に移され、1150℃から1250℃で30分から４時間の作業に
より、１×1012乃至１×1014のリン原子/cm2の注入量に
よって定まる濃度で、約3.5ミクロンの深さになるまで
領域63及び64を拡げ深化させる。後述するように、領域
63及び64は、素子の導通時抵抗を減少させる新規なｎ＋
領域を形成する。Next, as shown in FIG. 4, windows 61 and 62 are cut into oxide layer 50, an n + implant is performed, and n +
+ Regions 63 and 64 are implanted. This n + implantation is performed by a phosphorus beam. Then, the implanted region is transferred to a diffusion step, and is performed at a temperature of 1150 ° C. to 1250 ° C. for 30 minutes to 4 hours, at a concentration determined by an implantation amount of 1 × 10 12 to 1 × 10 14 phosphorus atoms / cm 2 and about Expand and deepen regions 63 and 64 to a depth of 3.5 microns. As described below, the area
63 and 64 are new n +
Form an area.

ｎ＋領域63及び64は、もし望むならエピキシャル法で
設けられてもよく、また、拡散しなくてもよい。同様
に、上記の如く構成された素子は当業者に明かな何らか
の所望工程により製造してもよい。The n + regions 63 and 64 may be provided in an epitaxial manner, if desired, and may not diffuse. Similarly, a device constructed as described above may be manufactured by any desired process apparent to those skilled in the art.

製造方法における特有の工程は、第５図に示されてい
るチャンネル注入及び拡散工程であり、ここでは、ｐ＋
領域71及び72が領域63及び64にｎ＋注入するために用い
られた同一の窓61及び62を介して形成される。A specific step in the manufacturing method is a channel implantation and diffusion step shown in FIG. 5, where p +
Regions 71 and 72 are formed through the same windows 61 and 62 used to n + implant regions 63 and 64.

ｐ＋領域71及び72は、1150℃乃至1250℃で30分乃至12
0分の拡散工程を伴う約５×1013乃至５×1014原子/cm2
のボロンビームによる注入で形成される。このように、
ベース領域の第２の導電型が、1150℃乃至1250℃で30分
乃至120分の拡散を伴う約５×1013乃至５×1014原子/cm
2のホウ素ビームの注入で形成されると、その授与量は
比較的低く、ボロンが比較的狭い深さで拡散される時
は、反転チャンネルが形成される表面のボロンは低くな
る。ゲートの下に比較的低くドープされたｐ−領域が形
成されると、さらに重くドープされた領域よりもゲート
電圧で容易に反転することができるようになる。この効
果は、ホウ素ビームの注入が約５×1013乃至５×1014原
子/cm2の範囲内で最長である。同時に深いｐ＋本体は、
より高い絶縁破壊電圧を生みだし、またソースの金属と
良好な接触をしていき、さらにソース下の抵抗を減少さ
せることができる。The p + regions 71 and 72 are heated at 1150 ° C. to 1250 ° C. for 30 minutes to 12 hours.
About 5 × 10 13 to 5 × 10 14 atoms / cm 2 with 0 minute diffusion step
Formed by implantation with a boron beam. in this way,
The second conductivity type of the base region is about 5 × 10 13 to 5 × 10 14 atoms / cm with a diffusion at 1150 ° C. to 1250 ° C. for 30 minutes to 120 minutes.
When formed by implantation of two boron beams, the dosage is relatively low, and when boron is diffused to a relatively narrow depth, the boron at the surface where the inversion channel is formed is low. The formation of a relatively lightly doped p-region under the gate allows it to be more easily inverted at gate voltage than a heavily doped region. This effect is longest with boron beam implantation in the range of about 5 × 10 13 to 5 × 10 14 atoms / cm 2 . At the same time, the deep p + body
Higher breakdown voltages can be created, good contact with the source metal can be achieved, and the resistance under the source can be reduced.

次いで、第６図に示すようにソース前処理及びソース
領域32及び33の拡散工程が行われる。これは、常法の非
臨界的リン拡散工程によって行われ、この工程では、拡
散は窓61及び62を介して行われ、ソース量異32及び33は
他の予め形成された領域に対し自動的に整列される。こ
のように、ウエファは炉中におかれて850℃から1000℃
で10〜50分間キャリヤガス中のPOCl3に曝される。Next, as shown in FIG. 6, a source pretreatment and a diffusion step of the source regions 32 and 33 are performed. This is done by a conventional non-critical phosphorus diffusion step, in which diffusion is through windows 61 and 62 and source amounts 32 and 33 are automatically relative to other pre-formed regions. Are aligned. In this way, the wafer is placed in the furnace,
For 10 to 50 minutes with POCl 3 in a carrier gas.

この工程が完了した時、第２図において必要とされた
基本接合構成が酸化物50の下方に構成され、この接合構
成は、目的とする素子の導電チャンネルとして作用する
もので、チャンネル34と35との間、及びｐ＋ｇ領域30及
び31の間の部分に充填されたｎ＋領域が形成される。製
造工程は、第６図の工程から第２図に示す素子への製造
へと続き、チップの頂部の酸化物面は適当な方法で除去
され、ソース電極22,23及びゲート電極24となる金属パ
ターンが形成されて素子への電極ができ上がる。そし
て、次の金属化操作により、ドレイン電極26が素子に設
けられる。次いで、素子全体は適当なコーティングによ
り被覆が施され、ソース電極22及び23並びにゲード電極
24にリード線が接続される。この素子は、次いで適当な
保護ハウジングに納められ、ドレイン電極がドレイン接
続部として作用するなんらかの導電支持体またはハウジ
ングに固定される。When this step is completed, the basic junction configuration required in FIG. 2 is formed below the oxide 50, which acts as a conductive channel for the target device, and includes channels 34 and 35. And between the p + g regions 30 and 31 are filled n + regions. The fabrication process continues from the process of FIG. 6 to the fabrication of the device shown in FIG. 2, where the oxide surface at the top of the chip is removed in a suitable manner and the metal to become source electrodes 22, 23 and gate electrode 24. The pattern is formed, and the electrode to the element is completed. Then, the drain electrode 26 is provided on the device by the next metallization operation. The entire device is then coated with a suitable coating and the source electrodes 22 and 23 and the gate electrodes
The lead wire is connected to 24. The element is then housed in a suitable protective housing and the drain electrode is secured to any conductive support or housing that acts as a drain connection.

第１図及び第２図に示すMOSFET素子においては、ソー
ス領域及びゲート領域並びにソース電極の反対側のウエ
ファの面上のドレインのそれぞれを図示のように蛇行す
る曲がりくねった迷路形状に形成してある。このような
形状は他の形状にしてもよい。例えば、第７図及び第８
図に示すように、単純な方形形状にしてもよく、この構
成においては、中央ソース82を中心にしてリング状ゲー
ト80とリング形状の第１ソース電極81で囲み、さらに、
外周をドレイン電極85で囲んだ平面形状に形成した単純
な方形構成にしてある。第８図に示す素子は、ｐ（−）
シリコン単結晶83のベースウエファ内に含まれ、シリコ
ン単結晶83は、埋設されたｎ＋領域84を有して、該領域
の存在でソース81を取り囲むドレイン電極85に導く種々
の電流通路の横方向の抵抗を減少するようになってい
る。In the MOSFET device shown in FIGS. 1 and 2, each of the source region, the gate region, and the drain on the surface of the wafer opposite to the source electrode is formed in a meandering maze shape as shown in the figure. . Such a shape may be another shape. For example, FIGS. 7 and 8
As shown in the figure, a simple rectangular shape may be employed. In this configuration, the central source 82 is surrounded by a ring-shaped gate 80 and a ring-shaped first source electrode 81.
It has a simple rectangular configuration whose outer periphery is formed in a planar shape surrounded by a drain electrode 85. The element shown in FIG.
Contained within the base wafer of silicon single crystal 83, silicon single crystal 83 has a buried n + region 84, the lateral direction of the various current paths leading to a drain electrode 85 surrounding source 81 in the presence of said region. The resistance is reduced.

平面方形のリング状のｎ＋領域86は、参考例として第
８図に示すように、素子内に形成され、本発明によれ
ば、リング状の領域86は、素子の全ての接合を含むｎ
（−）エピタキシャル領域87よりも格段い高い導電率を
有する。該領域86は、ゲート酸化物88の直下領域から下
方へ伸び、リング状のｐ＋領域89と中央のｐ＋領域91と
の間に形成された二つの導電チャンネルの縁部と結合す
る。前記領域89及び91は、それぞれリング状のソース領
域81と中央のソース領域82の下方に位置する。A planar rectangular ring-shaped n + region 86 is formed in the device as shown in FIG. 8 as a reference example, and according to the present invention, the ring-shaped region 86 includes n + regions including all junctions of the device.
(−) It has much higher conductivity than the epitaxial region 87. The region 86 extends downwardly from the region immediately below the gate oxide 88 and joins the edges of the two conductive channels formed between the ring-shaped p + region 89 and the central p + region 91. The regions 89 and 91 are located below a ring-shaped source region 81 and a central source region 82, respectively.

第８図に示すよに、リング状のｐ＋領域89の外周縁は
大きな曲率を持って形成されている。このように前記外
周縁に従来の技術にまったく開示れていないような大き
な曲率を付与した理由は、本発明のMOSFET素子を高い逆
電圧に充分に耐えることができるようにしてハイパワー
用途への適確性をもたせるためである。As shown in FIG. 8, the outer peripheral edge of the ring-shaped p + region 89 is formed with a large curvature. As described above, the reason why the outer peripheral edge is provided with a large curvature which is not disclosed at all in the prior art is that the MOSFET element of the present invention can sufficiently withstand a high reverse voltage so that it can be used for high power applications. This is to ensure accuracy.

第８図におけるｎ＋領域95は、ドレイン電極85に良好
な接触を行うために設けられている。ドレイン電極85
は、内側に位置するソース81とは水平方向にかなり離れ
ており、例えば、両者の間隔は約90ミクロン以上になっ
ている。ドレイン電極85の外側には、ｐ＋絶縁拡散部96
が設けられていて、同一チップまたはウエファ上の他の
素子から当該素子を絶縁している。The n + region 95 in FIG. 8 is provided for making good contact with the drain electrode 85. Drain electrode 85
Is horizontally separated from the source 81 located inside, for example, the distance between them is about 90 microns or more. Outside the drain electrode 85, ap + insulating diffusion portion 96
To insulate the device from other devices on the same chip or wafer.

第８図の構成において、ソース81及び82からの電流が
エピタキシャル領域87を通り抜けるように領域86を通り
抜ける。電流は次いで横方向外方に流れ、さらにドレイ
ン電極85まで流れる。第２図の参考例におけるのと同
様、素子抵抗は高導電領域86により大幅に減少する。In the configuration of FIG. 8, currents from sources 81 and 82 pass through region 86 such that they pass through epitaxial region 87. The current then flows laterally outward and further to the drain electrode 85. As in the embodiment of FIG. 2, the element resistance is greatly reduced by the highly conductive region 86.

第８図の構成を実施するのにつき、ソース及びゲート
電極を形成するのにどのような接触材料でも使用可能な
点に注目すべきである。例えば、アルミニウュムがソー
ス電極用に使用でき、ポリシリコン物質が第８図の導電
ゲート80または第２図の導電ゲート24に用いることがで
きる。In implementing the configuration of FIG. 8, it should be noted that any contact material can be used to form the source and gate electrodes. For example, aluminum can be used for the source electrode, and a polysilicon material can be used for the conductive gate 80 of FIG. 8 or the conductive gate 24 of FIG.

ソース電極22及び23は、前記の説明では別個の導線に
接続される分離された電極として説明されているが、ソ
ース電極22及び23は、第8a図に示すように直接接続され
てもよい。第8a図では、第２図と同様の部分は同じ符号
出で示されている。第8a図においては、ゲート電極は、
ゲート酸化物25の頂部に設けられたポリシリコン層101
（アルミニウムに代わるもの）である。このゲート電極
は、酸化層102より覆われ、導電層103が二つのソース22
及び23を一緒に接続し、ゲート電極101から絶縁された
単一ソース導体を形成する。ウエファの何れかの適当な
縁部でゲート電極への接続が行われる。Although the source electrodes 22 and 23 have been described as separate electrodes connected to separate conductors, the source electrodes 22 and 23 may be connected directly as shown in FIG. 8a. In FIG. 8a, the same parts as those in FIG. 2 are indicated by the same reference numerals. In FIG. 8a, the gate electrode is
Polysilicon layer 101 provided on top of gate oxide 25
(Alternative to aluminum). The gate electrode is covered by the oxide layer 102, and the conductive layer 103 is
And 23 are connected together to form a single source conductor insulated from the gate electrode 101. Connections to the gate electrode are made at any suitable edge of the wafer.

第９図及び第10図は、MOSFETの領域40が高導電性ｎ＋
として構成されたとき、順方向抵抗が減少することを示
す測定曲線の形状を示す。第９図において、試験された
素子は、ｎ（−）エピタキシャル領域の抵抗率を有する
領域40を持っている。このように、順方向抵抗は、第９
図に示すように異なったゲートバイアスにおいて高くな
る。FIGS. 9 and 10 show that the region 40 of the MOSFET is highly conductive n +
5 shows the shape of the measurement curve indicating that the forward resistance decreases when configured as In FIG. 9, the device tested has a region 40 with the resistivity of the n (-) epitaxial region. Thus, the forward resistance is equal to the ninth
It is higher at different gate biases as shown.

領域40がｎ＋導電率のMOSFETにおいては、電子の速度
飽和が生じる前に、全てのゲート電圧に対して、第10図
に示すように導通時抵抗は劇的に減少する。In MOSFETs where the region 40 is n + conductivity, the on-resistance decreases dramatically for all gate voltages before electron velocity saturation occurs, as shown in FIG.

本発明のソース領域の多角形構成は第13図ないし第15
図に最もよく示されている。The polygon configuration of the source region of the present invention is shown in FIGS.
This is best shown in the figure.

第13図と第14図には、ゲート、ソース及びドレイン電
極が設けられる前の状態の素子が示されている。製造方
法は、Ｄ−MOS製造技術及びイオン注入技術等の接合の
形成及び電極の設置を最も良好に行うための上記方法を
含む何れの形式のものでもよい。FIGS. 13 and 14 show the element in a state before the gate, source and drain electrodes are provided. The manufacturing method may be any type including the above-described method for optimally forming a junction and installing electrodes, such as a D-MOS manufacturing technique and an ion implantation technique.

本発明素子は、ｎチャンネルエンハンスメント型素子
として説明されているが、本発明は、ｐチャンネル素子
及びデプリーションモード素子にも適用できる。Although the device of the present invention has been described as an n-channel enhancement type device, the present invention is also applicable to a p-channel device and a depletion mode device.

第13図と第14図の素子は、素子の一方の面に複数の多
角形状（例えば、六角形）のソース領域を有する。この
ような多角形状は、四角の形状でもよいが、隣接する他
のソース領域との間のスペースを均一に保つには六角形
が好ましい。The device of FIGS. 13 and 14 has a plurality of polygonal (eg, hexagonal) source regions on one surface of the device. Such a polygonal shape may be a square shape, but a hexagonal shape is preferable in order to keep the space between adjacent source regions uniform.

第13図及び第14図においては、基礎半導体本体または
ウエファ中に六角形のソース領域が形成されている。図
示の基礎半導体またはウエファは、第14図に示すように
薄いＮ（−）エピタキシャル領域121が設けられシリコ
ン単結晶のＮ型ウエファ120として示されている。すべ
ての接合がエピタキシャン領域121に形成される。適当
なマスクを用いることにより、第13図及び第14図の領域
122及び123のような複数のｐ型領域が半導体ウエファ領
域121の一方の表面に形成され、これらの領域は、一般
に多角形であり、望ましくは六角形の形状である。13 and 14, a hexagonal source region is formed in the base semiconductor body or wafer. The illustrated basic semiconductor or wafer is shown as a silicon single crystal N-type wafer 120 provided with a thin N (-) epitaxial region 121 as shown in FIG. All junctions are formed in the epitaxial region 121. By using an appropriate mask, the area shown in FIGS.
A plurality of p-type regions, such as 122 and 123, are formed on one surface of semiconductor wafer region 121, and these regions are generally polygonal, preferably hexagonal in shape.

前記の多角形領域は、非常に数多く形成される。例え
ば、2.54mm×3.556mm（100×140mil）の表面寸法を有す
る素子では、約6600の多角領域が形成され、チャンネル
幅のトータルが約558.8mm（22000mil）となる。多角形
領域の各々における互いに対抗する２つの側部の間隔寸
法では、約0.0254mm（約1mil）、またはこれ以下のもの
である。また、隣合う多角形領域の直線側部同士の間隔
寸法は、約0.015mm（約0.6mil）である。前記寸法は一
例である。The polygonal region is formed in a very large number. For example, in an element having a surface dimension of 2.54 mm × 3.556 mm (100 × 140 mil), about 6600 polygonal areas are formed, and the total channel width is about 558.8 mm (22000 mil). The spacing between two opposing sides in each of the polygonal regions is about 1 mil or less. The interval between the straight side portions of the adjacent polygonal regions is about 0.015 mm (about 0.6 mil). The above dimensions are an example.

ｐ領域122及び123は、高くかつ信頼性のある電界特性
を形成するのに望ましい約５ミクロンの深さｄを有す
る。ｐ領域の各々は、ｐ領域122及び123それぞれの段領
域124及び125として示されている外側段領域を有し、こ
れらは、それぞれ約1.5ミクロンの深さｓを有してい
る。この距離は素子のキャパシタンスを減少するためで
きるだけ小さい方がよい。P-regions 122 and 123 have a depth d of about 5 microns, which is desirable to produce high and reliable electric field characteristics. Each of the p regions has outer step regions, shown as step regions 124 and 125, respectively, of p regions 122 and 123, each having a depth s of about 1.5 microns. This distance should be as small as possible to reduce the capacitance of the device.

多角形の領域122及び123を含む多角形領域の各々はそ
れぞれＮ＋多角形リング領域126及び127を受入れる。段
部124及び125は、それぞれ領域126及び127の下方に位置
する。Ｎ＋領域126及び127は比較的導電性のＮ＋領域12
8と協動する。この領域128は、隣り合うｐ型多角形間に
配されたＮ領域であり、ソース領域と後述するドレイン
電極との間に種々のチャンネルを画定する。Each of the polygon regions, including polygon regions 122 and 123, receives N + polygon ring regions 126 and 127, respectively. Steps 124 and 125 are located below regions 126 and 127, respectively. N + regions 126 and 127 are relatively conductive N + regions 12
Work with 8. This region 128 is an N region disposed between adjacent p-type polygons, and defines various channels between a source region and a drain electrode described later.

高導電性Ｎ＋領域128は非常に低い順方向抵抗特性を
有する。The highly conductive N + region 128 has very low forward resistance characteristics.

第13図及び第14図において、ウエファの全表面は酸化
物層または結合した通常の酸化物と窒化物の層で覆われ
ており、これらの層は種々の接合を構成するために形成
される。この層は絶縁層130として示されている。絶縁
層130には、多角形の領域122及び123の直上開口131及び
132のような多角形状の開口が設けられている。開口131
及び132は、それぞれ領域122及び123のＮ＋型ソースリ
ング126及び127に部分的に重なる。多角形の開口の形成
後に残る酸化物帯体としての絶縁層130は素子のゲート
酸化物となる。In FIGS. 13 and 14, the entire surface of the wafer is covered with an oxide layer or combined normal oxide and nitride layers, which are formed to form various junctions . This layer is shown as insulating layer 130. In the insulating layer 130, the openings 131 immediately above the polygonal regions 122 and 123 and
A polygonal opening such as 132 is provided. Opening 131
And 132 partially overlap N + source rings 126 and 127 in regions 122 and 123, respectively. The insulating layer 130 as an oxide strip remaining after the formation of the polygonal opening becomes the gate oxide of the device.

次いで、第15図に示すように電極が設けられる。これ
らは、絶縁層（酸化物部分）130の上に格子状に重なる
ポリシリコンの電極140,141,142である。Next, electrodes are provided as shown in FIG. These are polysilicon electrodes 140, 141, and 142 that overlap in a lattice on the insulating layer (oxide portion) 130.

続いて、二酸化シリコン皮膜が第15図のポリシリコン
電極140,141,142の上に、皮膜部分145,146,147が設けら
れ、これらは、ポリシリコン制御電極と、引き続いてウ
エファの全上面上に設けられたソース電極等を絶縁す
る。第15図において、ソース電極は、アルミニウムのよ
うな所望の物質からなる導電皮膜150として示されてい
る。ドレイン電極151も素子に設けられる。Subsequently, a silicon dioxide film is provided on the polysilicon electrodes 140, 141, 142 of FIG. 15 on which the film portions 145, 146, 147 are provided. Insulate. In FIG. 15, the source electrode is shown as a conductive film 150 made of a desired material such as aluminum. A drain electrode 151 is also provided on the device.

第15図に示された素子は、チャンネル領域が、それぞ
れ独立したソースの各々と、最終的にドレイン電極151
に導く半導体本体との間にチャンネル領域が形成される
Ｎチャンネル型素子である。このように、チャンネル領
域160は、ソース電極150に接続されるリング上のソース
領域126と、ドレイン電極151に導くＮ＋領域128との間
に形成される。チャンネル160はゲート140に適当な制御
電圧を与えることによりＮ型導電率のものに変えられ
る。同様に、チャンネル161及び162は、ソース電極150
に接続されるソース領域126とドレイン電極151に導く取
り囲んだＮ＋領域128との間に形成される。このよう
に、第15図の電極141を含んでポリシリコンのゲート電
極に適当な制御電圧を与えると、チャンネル161及び162
は、導電性となり、ソース電極150からのドレイン電極1
51への多数キャリヤ導電を可能とする。In the device shown in FIG. 15, the channel region has each of the independent sources and finally the drain electrode 151.
Is a N-channel type device in which a channel region is formed between the semiconductor region and the semiconductor body leading to the semiconductor device. Thus, the channel region 160 is formed between the source region 126 on the ring connected to the source electrode 150 and the N + region 128 leading to the drain electrode 151. Channel 160 is changed to N-type conductivity by applying an appropriate control voltage to gate 140. Similarly, channels 161 and 162 are connected to source electrode 150
Between the source region 126 and the surrounding N + region 128 leading to the drain electrode 151. Thus, when an appropriate control voltage is applied to the polysilicon gate electrode including the electrode 141 of FIG. 15, the channels 161 and 162
Becomes conductive, and the drain electrode 1 from the source electrode 150
Allows majority carrier conduction to 51.

ソースの各々は平行な導電路を形成し、例えば、ゲー
ト電極142下方のチャンネル163及び164は、リング状の
ソース領域127及びＮ型ソース領域170からＮ＋領域128
及びドレイン電極151へと導電を可能とする。Each of the sources forms a parallel conductive path, for example, the channels 163 and 164 below the gate electrode 142 have a ring-shaped source region 127 and an N-type source region 170 to an N + region 128.
In addition, conduction to the drain electrode 151 is enabled.

第14図及び第15図にはウエファの端部を包み込むｐ型
端部領域171が示されている。FIGS. 14 and 15 show a p-type end region 171 surrounding the end of the wafer.

第15図の電極150は、望ましくはアルミニウム電極で
ある。この電極150の接触領域は、ｐ型領域122のより深
い深部を全体的に覆い、かつ整合している。これは電極
150に用いられたアルミニウムがｐ型物質の非常に薄い
領域を打ち抜く（スパイクルスルー）ことが分かったた
めに行われる。このように、本発明の一つの特徴は、電
極150がｐ領域122及び123のようなｐ領域の前記深部を
重点的に確実に覆う点にある。これにより、素子キャパ
シタンスを減少させるために前記段部124及び125によっ
て形成される活性チャンネル領域を望ましい薄さにする
ことができる。The electrode 150 in FIG. 15 is preferably an aluminum electrode. The contact area of the electrode 150 entirely covers and is aligned with the deeper depth of the p-type region 122. This is an electrode
This is done because the aluminum used for 150 has been found to punch very thin areas of the p-type material (spike through). Thus, one feature of the present invention is that the electrode 150 primarily and reliably covers the deep portion of the p-region, such as p-regions 122 and 123. Accordingly, the active channel region formed by the steps 124 and 125 can be reduced to a desired thickness in order to reduce device capacitance.

第11図は、第15図の多角形状のソースパターンを用い
た完成されたMOSFET素子を示している。第11図の前記素
子は、刻設された四周の領域180,181182,183により囲ま
れている。これら領域にそって分断すれば、ウエファの
本体から0.25mm×0.3556mm（100×140mil）の寸法の単
位素子が切り取られ、分離される。FIG. 11 shows a completed MOSFET device using the polygonal source pattern of FIG. The element in FIG. 11 is surrounded by four engraved areas 180, 18182, 183. If the wafer is cut along these regions, a unit element having a size of 0.25 mm × 0.3556 mm (100 × 140 mil) is cut out from the main body of the wafer and separated.

上記の多角形状の領域は、複数の行及び列をなして１
枚のウエファに形成される。例えば、符号Ａで示される
範囲には、約0.210mmで多角形の65列を含み、また符号
Ｂで示される範囲は、約0.376mmの多角形100列を含むも
のであり、さらにソース接続パッド190とゲート接続パ
ッド191との間の符号Ｃで示される範囲には前記多角形
状の領域82列形成される。The polygonal region is divided into a plurality of rows and columns, and
It is formed on a single wafer. For example, the range indicated by reference A includes 65 rows of polygons of about 0.210 mm, and the range indicated by reference B includes 100 rows of polygons of about 0.376 mm, and further includes source connection pads. In the range indicated by the symbol C between the gate connection pad 191 and the gate connection pad 191, 82 rows of the polygonal region are formed.

ソースパッド190は、重金属から構成され、アルミニ
ウムのソース電極150に直接接続され、導線が接続され
る。The source pad 190 is made of a heavy metal, is directly connected to the aluminum source electrode 150, and is connected to a conductive wire.

ゲート接続パッド191は、複数のフィンガー192,193,1
94及び195に電気的に接続され、これらフィンガーは、
前記多角形状の領域を有する外側表面上に対称に形成さ
れ、第12図との関連で説明されるようにポリシリコンゲ
ートに電気的に接続される。The gate connection pad 191 has a plurality of fingers 192, 193, 1
94 and 195, these fingers are
Formed symmetrically on the outer surface with the polygonal area and electrically connected to the polysilicon gate as described in connection with FIG.

製造工程の最終段階で、素子の外縁２は、第11図に示
す電界板201に接続されるリング状の深度の深いｐ拡散
部171が設けられる。In the final stage of the manufacturing process, the outer edge 2 of the element is provided with a ring-shaped deep p-diffusion portion 171 connected to the electric field plate 201 shown in FIG.

第12図は、ゲートパッド191の一部及びゲートフィン
ガー194及び195を断面で示している。素子のRC遅延定数
を減少するには、ポリシリコンのゲートに複数の電極を
形成することが望ましい。ポリシリコンのゲートは、複
数の領域210,211,212を含む多数の領域を有し、これら
領域は外方に延び、且つ、ゲートパッドの延長部及びゲ
ートフィンガー194及び195を受け入れる。ポリシリコン
ゲート領域は、第15図の酸化物皮膜145−146−147の形
成中は露出されており、ソース電極150によって被覆さ
れない。第12図において、軸220は第11図に示された対
称軸220である。FIG. 12 shows a portion of the gate pad 191 and gate fingers 194 and 195 in cross section. To reduce the RC delay constant of the device, it is desirable to form multiple electrodes on the polysilicon gate. The polysilicon gate has a number of regions, including a plurality of regions 210, 211, 212, which extend outwardly and receive gate pad extensions and gate fingers 194 and 195. The polysilicon gate region is exposed during the formation of the oxide films 145-146-147 of FIG. 15 and is not covered by the source electrode 150. In FIG. 12, the axis 220 is the axis of symmetry 220 shown in FIG.

本発明は好適な実施例との関連について説明したが、
当業者であれば多数の変形、修正が可能なことが明白で
あろう。それ故、本発明は、明細書、図面ならびに特許
請求の範囲の記載のみに限定すべきではない。Although the present invention has been described in connection with a preferred embodiment,
It will be apparent to those skilled in the art that many variations and modifications are possible. Therefore, the present invention should not be limited only to the description, drawings, and claims.

【図面の簡単な説明】[Brief description of the drawings]

第１図は、特に２つのソース及びゲートの金属パターン
を示す本発明と関連したMOSFETの参考例として示す平面
図である。 第２図は、第１図の２−２線矢視方向断面図である。 第３図は、特にｐ＋接触の注入及び拡散工程を示した第
１図及び第２図のウエファ製造の初期段階を示す第２図
と同様の断面図である。 第４図は、ｎ＋注入及び拡散工程を示した製造工程の第
２工程の説明図である。 第５図は、チャンネル注入及び拡散工程の製造工程の説
明図である。 第６図は、ソースのプレデポジション及い拡散工程を示
すもので、ゲート酸化物が第２図の素子を形成する金属
化段階のために切断される最終段階に先だって行われる
説明図である。 第７図は、第１図と同様の平面図である。 第８図は、第７図の７−７線矢視方向断面図である。 第8a図は、ソース接触構成の他の例を示す第２図と同様
の断面図である。 第９図は、MOSFETとして酸化物の下の領域がｎ（−）の
ものである、第２図の構造と同様の素子の順方向電流特
性図である。 第10図は、領域40が高いｎ＋導電率を有する第２図の構
造と同じ素子の特性図である。 第11図は、本発明にかかるウエファに形成された１個の
MOSFET素子の平面図である。 第12図は、ゲートパッド領域におけるゲート電極とソー
ス領域との関係を示すゲートパッドの拡大詳細図であ
る。 第13図は、素子の製造工程の１段階におけるソース領域
の小さな部分の詳細平面図である。 第14図は、第13図の14−14矢視方向断面図である。 第15図は、ポリシリコンゲート、ソース電極及びドレイ
ン電極をウエファに取り付けた第14図と同様の図であ
る。 120……ウエファ 122,123……ベース領域 126……ソース領域 128……共通導電領域 130……マスキング（ゲート）酸化層 140……ゲート電極 150……ソース電極 151……ドレイン電極 160,161……チャンネル領域FIG. 1 is a plan view showing a reference example of a MOSFET related to the present invention, specifically showing two source and gate metal patterns. FIG. 2 is a sectional view taken along line 2-2 of FIG. FIG. 3 is a cross-sectional view similar to FIG. 2 showing the initial stage of wafer fabrication of FIGS. 1 and 2 showing, inter alia, the implantation and diffusion steps of the p + contact. FIG. 4 is an explanatory view of a second step of the manufacturing process showing the n + implantation and diffusion steps. FIG. 5 is an explanatory diagram of a manufacturing process of a channel implantation and diffusion process. FIG. 6 illustrates the source pre-deposition and diffusion steps, which are performed prior to the final step in which the gate oxide is cut for the metallization step forming the device of FIG. FIG. 7 is a plan view similar to FIG. FIG. 8 is a sectional view taken along line 7-7 of FIG. FIG. 8a is a sectional view similar to FIG. 2, showing another example of the source contact configuration. FIG. 9 is a forward current characteristic diagram of a device similar to the structure of FIG. 2 in which the region under the oxide is n (-) as the MOSFET. FIG. 10 is a characteristic diagram of the same device as the structure of FIG. 2 in which the region 40 has a high n + conductivity. FIG. 11 shows one wafer formed on a wafer according to the present invention.
It is a top view of a MOSFET element. FIG. 12 is an enlarged detailed view of a gate pad showing a relationship between a gate electrode and a source region in the gate pad region. FIG. 13 is a detailed plan view of a small portion of the source region in one stage of the device manufacturing process. FIG. 14 is a cross-sectional view taken along arrow 14-14 of FIG. FIG. 15 is a view similar to FIG. 14, with the polysilicon gate, source electrode and drain electrode attached to the wafer. 120 wafer 122,123 base region 126 source region 128 common conductive region 130 masking (gate) oxide layer 140 gate electrode 150 source electrode 151 drain electrode 160,161 channel region

───────────────────────────────────────────────────── フロントページの続き (72)発明者 トーマス・ハーマン アメリカ合衆国カリフォルニア州リドン ド・ビーチ、ヘリン・ドライブ 1622 (72)発明者 ウラジミール・ルメニック アメリカ合衆国カリフォルニア州エル・ セガンド・インジアナ・コート 717 (56)参考文献 特開 昭55−53462（ＪＰ，Ａ) 特開 昭52−132684（ＪＰ，Ａ) 特開 昭54−5674（ＪＰ，Ａ) 特開 昭53−135284（ＪＰ，Ａ) ──────────────────────────────────────────────────続 き Continued on the front page (72) Inventor Thomas Herman Hyelin Drive, Redondo Beach, California, USA 1622 (72) Inventor Vladimir Lumenic El Segundo Indiana Court, California, United States 717 (56) Reference Document JP-A-55-53462 (JP, A) JP-A-52-132684 (JP, A) JP-A-54-5674 (JP, A) JP-A-53-135284 (JP, A)

Claims (1)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】第１導電型の主ボディ部を有するとともに
付与される逆電圧に依存する厚さ及び抵抗率を有する半
導体材料からなるウエファを形成する工程と、 主ボディ部の不純物濃度を所定の値に調整する工程と、 主ボディ部の表面上にマスキング酸化層を形成するとと
もに該酸化層に複数の多角形の窓を互いに離間し、か
つ、対称に形成する工程と、 第２導電型の不純物を上記各多角形の窓を通して注入し
主ボディ部内に拡散させることにより、第１の深さの第
２導電型領域を形成することにより、上記第１の深さの
第２導電型領域の間の部分にウエファの上面から下向き
に伸びるとともに、上記第１の深さの第２導電型領域を
囲う第１導電型の共通導電領域格子を形成する工程と、 上記各多角形の窓を通して上記第１の深さの各第２導電
型領域の外周を越えて第２導電型の不純物を注入して上
記第１の深さより浅い第２の深さを有する第２導電型領
域を形成し、上記第１の深さの第２導電型領域と第２の
深さの第２導電型領域とで複数の第２導電型の多角形ベ
ース領域を構成する工程と、 第１導電型の不純物を上記多角形の窓の周辺に沿って注
入し上記第２の深さの第２導電型領域中に拡散させるこ
とにより、多角形リング形状の第１導電型ソース領域を
形成し、ウエファの表面に上記各ソース領域の外縁と各
ベース領域の周辺との間にリング形状のチャンネル領域
を形成する工程と、 上記マスキング酸化層の上にゲート電極を形成する工程
と、 上記各多角形リング形状ソース領域及びそれらの各々の
ベース領域と接続されたソース電極を形成する工程と、 上記共通領域に結合されるドレイン電極を上記ウエファ
に形成する工程と、を含み、上記間隔を有するベース領
域の電位による上記共通導電領域の空乏層がオン抵抗を
実質的に増加させずに最小となる程度に上記共通導電領
域の不純物濃度が十分高いハイパワーMOSFET素子の製造
方法。A step of forming a wafer comprising a semiconductor material having a main body portion of a first conductivity type and having a thickness and a resistivity dependent on a reverse voltage applied thereto; A step of forming a masking oxide layer on the surface of the main body portion and forming a plurality of polygonal windows in the oxide layer at a distance from each other and symmetrically; Is implanted through the respective polygonal windows and diffused into the main body to form a second conductivity type region having a first depth, thereby forming a second conductivity type region having the first depth. Forming a first conductive type common conductive region grid surrounding the second conductive type region at the first depth while extending downward from the upper surface of the wafer in a portion between the two. Each second conductor of the first depth The second conductivity type region having a second depth shallower than the first depth is formed by implanting impurities of the second conductivity type beyond the outer periphery of the conductivity type region, and the second conductivity type region having the second depth of the first depth is formed. Forming a plurality of second conductivity type polygonal base regions by the conductivity type region and the second depth of the second conductivity type region; and disposing impurities of the first conductivity type along the periphery of the polygonal window. And then diffused into the second conductivity type region at the second depth to form a polygonal ring-shaped first conductivity type source region. The outer edge of each source region and each base are formed on the surface of the wafer. Forming a ring-shaped channel region with the periphery of the region; forming a gate electrode on the masking oxide layer; connecting to the polygonal ring-shaped source regions and their respective base regions. Forming a source electrode formed in the common region Forming a drain electrode to be coupled to the wafer, wherein the depletion layer of the common conductive region due to the potential of the spaced base region is minimized without substantially increasing on-resistance. A method for manufacturing a high-power MOSFET device having a sufficiently high impurity concentration in a common conductive region.
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