DE2940699C2 - MOSFET-Anordnung, insbesondere Leistungs-MOSFET-Anordnung - Google Patents

MOSFET-Anordnung, insbesondere Leistungs-MOSFET-Anordnung

Info

Publication number
DE2940699C2
DE2940699C2 DE2940699A DE2940699A DE2940699C2 DE 2940699 C2 DE2940699 C2 DE 2940699C2 DE 2940699 A DE2940699 A DE 2940699A DE 2940699 A DE2940699 A DE 2940699A DE 2940699 C2 DE2940699 C2 DE 2940699C2
Authority
DE
Germany
Prior art keywords
area
arrangement
mosfet
areas
insulating layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired
Application number
DE2940699A
Other languages
English (en)
Other versions
DE2940699A1 (de
Inventor
Thomas Redondo Beach Calif. Herman
Alexander Manhattan Beach Calif. Lidow
Vladimir El Segundo Calif. Rumennik
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies Americas Corp
Original Assignee
International Rectifier Corp USA
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Family has litigation
First worldwide family litigation filed litigation Critical https://patents.darts-ip.com/?family=26715426&utm_source=google_patent&utm_medium=platform_link&utm_campaign=public_patent_search&patent=DE2940699(C2) "Global patent litigation dataset” by Darts-ip is licensed under a Creative Commons Attribution 4.0 International License.
Application filed by International Rectifier Corp USA filed Critical International Rectifier Corp USA
Publication of DE2940699A1 publication Critical patent/DE2940699A1/de
Application granted granted Critical
Publication of DE2940699C2 publication Critical patent/DE2940699C2/de
Expired legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0873—Drain regions
    • H01L29/0878—Impurity concentration or distribution
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7809—Vertical DMOS transistors, i.e. VDMOS transistors having both source and drain contacts on the same surface, i.e. Up-Drain VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate

Description

Die Erfindung bezieht sich auf eine MOSFET-Anordnung mit einem Plättchen aus Halbleitermaterial mit zwei parallelen Oberflächen, das auf seiner ersten Oberfläche mindestens zwei Source-EIektroden In Abstand voneinander, eine zwischen den beiden Source-EIektroden angeordnete Gate-Isolierschicht und eine auf dieser Isolierschicht angeordnete Gate-Elektrode aufweist, mit zwei unmittelbar unter der Gate-Isolierschicht mit Absland voneinander angeordneten Kanalbereichen eines ersten Leltiahlgkeltsiyps, die an Ihren entgegengesetzten Enden an Source-Zonen des zweiten Leitfähigkeitstyps und an ihren benachbarten Enden jeweils an einen zentral unterhalb der Isolierschicht angeordneten gemeinsamen Bereich vom zweiten Leitfähigkeitstyp angrenzen, wobei unterhalb der beiden Kanalbereichs und des gemeinsamen Bereichs zunächst ein mit diesem kontinuierlich zusammenhängender Bereich eines verhältnismäßig hohen spezifischen Widerstands vom zweiten Leitfähigkeitstyp und anschließend ein stark dotierter Bereich vom zweiten Leitfähigkeitstyp, der die Stromleitung zu einer Drain-Elektrode bewirkt, vorgesehen sind.
Bei Leistungs-Halblelterschaltern sind zur Erzielung einer niedrigen Verlustleistung niedrige Einschaltwiderstände erwünscht. Derartige niedrige Einschaltwiderstände sind vorzugsweise mit bipolaren Transistoren erzielbar, während bekannte MOSFET-Halbleiter-Leistungsschaiter einen relativ hohen Einschaltwiderstand bezogen auf die Oberfläche auf dem Halbleiterplättchen aufweisen. Andererseits weisen MOSFET-Anordnungen zahlreiche Vorteile gegenüber bipolaren Transistoren auf, nämlich eine sehr hohe Schaltgeschwindigkeit, eine hohe Verstärkung und den Fortfall der bei einer Minoritätsladungsträgeranordnung auftretenden Erscheinung des zweiten Durchbruchs. Die Verwendung von MOSFET-Anordnungen. für Leistungsschalter war jedoch wegen des hohen Einschaltwiderstandes begrenzt. Auch die weitere, an Halbleiter-Leistungsschalter gestellte Forderung einer hohen Sperrspannung ist verglichen mit bipolaren Transistoren bei MOSFET-Anordnungen schwieriger zu erfüllen.
Bei bekannten MOSFET-Anordnungen der eingangs genannten Art (US-PS 40 72 975) wurde davon ausgegangen, daß der gemeinsame n(-)-Bereich zwischen den Kanalbereichen zur Erzielung einer hohen Sperrspannung einen hohen spezifischen Widerstand aufweisen muß. Ein derartiges n(-)-Materlt'l von relativ hohem spezifischen Widerstand trägt jedoch wesentlich zur Vergrößerung des Einschaltwiderstandes bei, was unerwünscht ist.
Auch bei anderen bekannten MOSFET-Leistungsschalter-Anordnungen (US-PS 40 55 884) ergibt sich ein hoher Einschaltwiderstand durch' die Anordnung eines hohen einen spezifischen Widerstand aufweisenden n(-)~ Berelchs zwischen die Kanalberelche bildenden p-Bereichen. Dieser hohe spezifische Widerstand des n(-)-Berelchs ist bei dieser Anordnung erwünscht, weil in diesem Bereich ein hohes elektrisches Feld im Sperrzustand besteht. Gerr.-äß den Grundgedanken dieser bekannten MOSFET-Anordnung würde eine Verringerung des spezifischen Widerstandes dieses n(-)-Berelchs zu einer Verringerung der Sperrspannung führen.
Der Erfindung liegt die Aufgabe zugrunde, eine MOSFET-Anordnung der eingangs genannten Art zu schaffen, die bei ausreichender Sperrspannung einen niedrigen Einschaltwiderstand aufweist.
Diese Aufgabe wird durch die Im kennzeichnenden Teil des Anspruchs 1 angegebene Erfindung gelöst.
Vorteilhafte Ausgestaltungen und Weiterbildungen der Erfindung ergeben sich aus den Unteransprüchen.
Die erfindungsgemäße MOSFET-Anordnung weist einen verglichen mit bekannten Anordnungen niedrigen Einschaltwiderstand auf, so daß sie hinsichtlich dieser Eigenschaft mit bipolaren Transistoren vergleichbar wird. Der Einschaltwiderstand der crUnilungsgcniillien MOSFET-Anordnung Ist gegenüber bekannten MOSFET-Schalteranordnungcn mindestens um den Faktor 2 verringert. Die übrigen vorteilhaften Eigenschaften von MOSFHT-Anordnungen gegenüber blpoln-
in vollem
ten.
Äsarsssss «fS=KS
bildenden Abschnitt mit niedrigem spezifischen Wider- 5 dienten am Rand der Anordnung, so daüdle
stand und einen unteren Hauptteil, der sich in Richtung nung erhöht wird Prffn,unB werden lm fotaeil.
auf die Drain-Elektrode erstreckt und einen zur Erzie- Ausführungsbeispiele der Erfindung werden im folgen
fing to hohen Sperrspannung erwünschten hohen spezl- den anhand der Zeichnung noch näher erläutert.
fischen Widersland auf. Die Dicke dieses unteren In der Zeichnung zeigt
Abschnittes ist entsprechend der für die MOSFET- to Fig. I eine Draufsicht auf eine Ausführungsforni e.ner Anordnung gewünschten Sperrspannung gewählt. So Leistunf-M05JF:*"0?1"11"8:,,,,,,, Hpr , InIe 2 2 nach
kann beispielsweise für eine 400-V-Anordnung dieser Flg. 2 eine Schnittansicht entlang der Linie 2-2 nach
untere n(-)-Bereich eine Tiefe von 34 μπι aufweisen, Fig. 1, .,_,.,, .enrf. Cphmifansicht
während er für eine 90-V-Anordnung eine Tiefe von etwa Fig. 3 eine der Fig. 2 enteprechende S^jnstehu 8 um aufweisen kann. Je nach der gewünschten Sperr- 15 die einen ersten Verfahrensschritt bei der Hersteilung des
spannung der MOSFET-Anordnung können andere Halbleiterplättchens nach den Flg.. 1 und 2 zeigt,
Tiefen gewählt werden, um den zur Vermeidung eines nämlich die Herstellung des p{+)-BereIchS durch Implan- Durchsctilags unter Sperrspannungsbedingungen erfor- tation und Diffusion,
derlichen dickeren Verarmungsbereich zu gewährleisten. Flg. 4 einen zweiten Verfahrenschritt *» Heistel-Der den gemeinsamen Bereich bildende obere Teil des 20 lungsverfakrens, nämlich die n(+)-ImplantaUon und
gemeinsamen Kanals wird bis zu einer Tiefe von etwa 3 -Diffusion, λ~·μη
bis 6 μηι hochleitend als n(+)-Berelch ausgeführt. Hier- Fig. 5 einen weiteren Schritt aer Herstef*****^
durch wird das Sperrspannungsverhalten der MOSFET- leiterplättchens nacn den FIg 1 und 2, nämlich die
Anordnung nicht beeinträchtigt, der Einschalt- oder Kanalbereichs-Implantation und -Diffusion. Durchlaßwlderstand der Anordnung je Flächeneinheit 25 Flg. 6 einen weiteren Schritt der Herstellung der
jedoch mehr als um den Faktor 2 herabgesetzt. MOSFCT-Anordnung, nämlich die Vorabsche dung und
Die erfindungsgemäße MOSFET-Anordnung ermög- Eindiffusion des Source-Bereichs, als vorletzter Schritt
licht eine sehr hohe Packungsdichte und sie kann mit vor dem Ausscheiden des Gate-Oxyds für die zur
verhältnismäßig einfachen Masken hergestellt werden. MOSFET-Anordnung nach Flg. 2 führende Metallisie-
Welterhin weist sie einen verhältnismäßig niedrigen 30 rung, r _, w .,.
kapazitiven Widerstand auf. FIg- ? *™ Draufe.cht auf das MetaH.sterungsmuster
Gemäß einer bevorzugten Ausführungsform der Erfln- einer zweiten Ausführungsform der MOSFET-Anord-
dung haben die einzelnen in Abstand voneinander nung, J111O0 h
angeordneten Source-Berelche eine Rechteck-Form. Es Flg. 8 eine Schnittansicht längs der Linie 8-8 nach
kann eine außerordentlich große Zahl derartiger kleiner 35 Fig. 7 cchnitt!ineiCht
Source-Bereiche auf der gleichen Oberfläche eines Halb- FI g. 8a eine der FI g. 2 entsprechende Schnntansicht
leiterplättchens für eine vorgegebene MOSFET-Anoid- einer aogeänaerten f ^--^^^'f^"-.
nung ausgebildet werden, was zu einer sehr hohen Strom- Fig. 9 den Verlauf der Durchlaßstrom-Kennllnien
käpazUä! der MOSFET-Anordnung führt. einer Ausführungsform der MOSFET-Anordnung gemäß
Der Zwischenraum zwischen benachbarten Source- 40 FIg. 2, wobei jedoch der gemeinsame Bereich 40 unter- Bereichen kann ein polykrlstalllnes Slllcium-Gate oder halb der Gate-Isollerschlcht aus n(-)-Materlal besteht,
irgendein anderes' Gate-Gebilde enthalten, wobei das Flg. IO den Ker.nlinlenverlauf einer der Fig. 2
Gate-Gebilde über die Oberfläche des Halblelterplätt- entsprechenden MOSFET-Anordnung, wobei der
chens mittels länglicher Gate-Kontaktflnger kontaktteil gemeinsame Bereich 40 jedoch eine hohe n\+)-Leltfähig-
wird welche einen guten Kontakt über die gesamte Ober- 45 kelt aufweist,
flache der MOSFET-Anordnung gewährleisten. Die In den FI g. I und 2 dargestellte Ausrührungsform
Die einzelnen rechteckförmlgen Source-Berelche der MOSFET-Anordnung weist ein Halblelterplättchen
werden durch eine einheitliche Leiterschicht konlaktlert, 20 aus einkristallinem Silicium (oder einem anderen
welche mit den einzelnen rechteckförmlgen Source-Be- geeigneten Material) auf. Die Elektroden der MOSFET-
reichen durch Öffnungen In einer die Source-Berelche 50 Anordnung folgen, wie dies am besten aus Flg. l zu
bedeckenden Isolierschicht in Kontakt steht. Die erkennen ist, einem Serpentinenweg 21, um den strom-
Öffnungen können mittels herkömmlicher D-MOS- führenden Bereich der MOSFET-Anordnung zu verg*ö- Llchtdruckverfahren erzeugt werden. Anschließend wird Bern. Es können jedoch auch andere Geometrien Anwen-
ein klssenförmiger Source-Anschlußberelch für die Jung finden. Die dargestellte Ausführungsform der
Source-Leiterschlcht und ein kissenförmlger Gate- 55 MOSFET-Anordnung weist eine Sperrspannung von Anschlußbereich für die länglichen Gate-Finger ausgebil- etwa 400 V und einen Einschalt- oder DiRchlaßwlder-
det und zusätzlich ein Draln-Anschlußberelch auf der stand von weniger als 0,4 Ohm auf, und zwar bei einer
gegenüberliegenden Oberfläche des HalblelterplüUchens Kanalbereichsbreite von 50 cm. Es wurden Anordnungen
angeordnet m'1 Sperrspannungen von 90 bis 400 V hergestellt. Die
Eine Vielzahl derartiger MOSFET-Anordnungen kann 60 400-V-Anordnungen leiteten Stromimpulse von 30 A. In einem einzigen Halblelterplättchen gebildet werden, Die 90-V-Anordnungen wiesen Durchlaß- J^er EIn-
und die einzelnen Anordnungen können durch Anrelß- schaltWlderstände von 0,1 Ohmcbe| ejner» Kanalbreite
bzw Ritzlinien oder nach einem beliebigen Verfahren von 50 cm auf und leiteten Stromlmpulfse bis zu etwa
voneinander getrennt werden. 100 A. Durch entsprechende Variierung der Kanalbreiten
Gemäß einer Ausführungsform der Erfindung weist 65 lassen sich auch Anordnungen mit höherer und nledrl-
der den Kanalbereich unterhalb der Gate-Isollerschlcht gerer Spannung herstellen.
definierende p-Bereich-ftinen verhältnismäßig tief elndlf- Die derzeit bekannten MOSFET-Anordnungen bcsli-
fundierten Teil unterhalb der Source-Berelche derart auf, zen weit höhere Elnschalt-Wlderstände als die vorstc
licncJ angegebenen Werte. So würde beispielsweise ein mit dem nachfolgend beschriebenen vergleichbarer, jedoch nach herkömmlichen Verfahren hergestellter 400-V-MOSFET normalerweise einen Elnschalt-Wlderstand von wesentlich mehr als etwa 1,5 Ohm besitzen, verglichen mit dem Elnschalt-Wlderstand von weniger als etwa 0,4 Ohm In einer Im folgenden beschriebenen Anordnung. Außerdem weist ein derartiger MOSFET-Schalter alle vorteilhaften Eigenschaften der MOSFET-Anordnung auf, da er als Majoritätsladungsträgeranordnung arbeitet. Bei diesen Vorteilen handelt es sich unter anderem um hohe Schaltgeschwindigkeit, hohe Verstärkung und Vermeidung der bei Minoritätsladungsträgeranordnungen gegebenen sekundären Durchbruchelgenbchaften.
Die Anordnung nach den Flg. 1 und 2 weist zwei Source-Elektroden 22 und 23 auf, welche durch eine metallisierte Gste-Elektrcde 24 voneinander getrennt sind, die an der Oberflache der Halbleiteranordnung befestigt, von dieser jedoch durch eine Siliclumdloxydschlcht 25 getrennt 1st. Der von dem Gate-Oxyd 24 gebildete Serpentlnenpfad besitzt eine Länge von 50 cm mit 667 Windungen; er ist In Flg. I nur In vereinfachter Form dargestellt. Es können anderweitige Kanalbreiten Anwendung finden. Die Source-Elektroden 22 und 23 können in der gezeigten Welse sich seitlich fortsetzen und so als Feldplatten dienen, welche die Ausbreitung des unter Sperrspannungsbedingungen erzeugten VerariTiungsbereichs unterstützen. Jede der beiden Source-Elektroden 22 und 23 liefert jeweils Strom an eine gemeinsame Drain-Elektrode 26, die an der Unterseite des Halblelterplättchens fest angeordnet ist. In Flg. 2 sind die relativen Abmessungen der Anordnung, Insbesondere hinsichtlich der Dicke, aus Gründen der Übersichtlichkeit stark übertrieben. Das Slilclum-Halblcltcrplättchen 20 Ist auf einem n(+)-Substrat erzeugt, das eine Dicke von etwa 350 Mm besitzen kann. Auf dem HaIbIeI-lerplättchen 20 ist eine n(-)-Epltaxlalschlcht abgeschieden, deren Dicke und spezifischer Widerstand von der gewünschten Sperrspannung abhangen. Sämtliche Sperrschichten werden in dieser Epitaxlalschicht erzeugt, die eine verhältnismäßig hohen spezifischen Widerstand besitzen kann. In dem beschriebenen Ausführungsbeispiel besitzt die Epitaxlalschicht eine Dicke von etwa 35 Mm und einen spezifischen Widerstand von etwa 20 Ohm · cm. Für eine 90-V-Anordnung würde die Epitaxialschicht eine Dicke von etwa 10 μπι und einen' spezifischen Widerstand von etwa 2,5 Ohm · cm besitzen. Eine Kanalbreite von 50 cm dient ebenfalls zur Erzielung des gemanschten Stromführungsvermögens der Anordnung.
Gemäß einer bevorzugten Ausführungsform befindet sich unterhalb jeder der Source-Elektroden 22 und 23 ein länglicher serpentlnenförmiger p(+)-Leitfählgkcitsbcreich. der sich somit längs dem in Flg. I gezeigten Serpentinenpfad erstreckt. Diese p(+)-Bcreiche sind In Fig. 2 in Form der p(+)-Bereiche 30 bzw. 31 dargestellt; sie entsprechen den Bereichen nach dem Stande der Technik, mit dem Unterschied, daß die maximale Tiefe des p(+)-Bere!chs stark übertrieben ist, um einen großen Krümmungradius zu erzielen. Hierdurch vermag die Anordnung höheren Sperrspannungen standzuhalten. Beispielsweise besitzen die Bereiche 30 bzw. 31 eine Tiefe von vorzugsweise etwa 4 μηι an der Stelle X in Fig. 2 und von etwa 3 μίτι an der Stelle Y in Flg. 2.
Unter Anwendung von D-MOS-Herstellungsverfahren werden unterhalb der Sourcc-Elektroden 22 bzw. 23 zwei nf+j-Berelche 32 und 33 erzeugt, welche zusammen mit den p(+)-Bcrelchen 30 und 31 n-Kanalberelche 34 bzw. 35 definieren. Die Kanalbereiche 34 bzw. 35 sind unterhalb dem Gate-Oxyd 25 angeordnet und können durch geeignetes Anlegen eines Vorspannsignals an das Gate s 24 Invertiert werden, um eine Stromleitung von den Source-Elektroden 22, 23 durch die Inversionsschichten In den unterhalb der Gate-Elektrode 24 gelegenen zentralen Bereich und von dort zur Drain-Elektrode 26 zu ermöglichen. Die Kanäle 34 bzw. 35 können jeweils eine
Lange von etwa 1 Mm besitzen.
Bisher wurde es für notwendig erachtet, daß der zentrale n(-)-Berelch zwischen den Kanälen 34 und 35 [und zwischen den p(+)-Bereichen 30 und 31] einen hohen spezifischen Widerstand besitzen muß, damit die
IS Anordnung hohen Sperrspannungen standzuhalten vermag. Jedoch trägt ein derartiges n(-)-Materlal von relativ hohem spezifischen Widerstand als maßgeblicher Faktor 7u dem hohen Durchlaß-Einschaltwiderstand der Anordnung bei.
Bei der hier beschriebenen MOSFET-Anordnung wird ein beträchtlicher Teil dieses zentralen leitenden Bereichs verhältnismäßig stark leitend gemacht und besteht zu diesem Zweck aus einem unmittelbar unter dem Gate-Oxyd 25 angeordneten n(+)-Berelch 40. Der n(+)-Bereich 40 besitzt eine Tiefe von etwa 4 μηι; die Tiefe könnte Im Bereich von etwa 3 Mm bis etwa 6 Mm liegen. Obzwar die genaue Leitfähigkeit nicht bekannt 1st und mit der Tiefe veränderlich 1st, Ist sie jedenfalls groß relativ bezüglich dem darunterliegenden n(-)-Berelch. Im einzelnen besitzt der Bereich 40 eine hohe Leitfähigkeit, wie sie durch eine lonenlmplantatlons-Gesamtdosls von etwa 1 χ I0'2 bis I χ 1014 Phosphoratomen/cm2 bei 5OkV und einen anschließenden Diffuslonsstoß bei Temperaturen vom 1150 bis 1250 "C über 30 Minuten bis 240 Minuten bestimmt wird. Diesem Vorgehen liegt die Erkenntnis zugrunde, daß durch die Ausführung dieses Bereichs 40 als relativ stark leitendes n(+)-MaterIal vermittels eines Diffusions- oder anderweitigen Arbeltsvorgangs die Kenngrößen der Anordnung wesentlich verbessert und der Durchlaß-Einschaltwiderstand der Anordnung um einen Faktor von mehr als 2 verringert wird. Außerdem hat sich ergeben, daß durch einen derartigen hochleitenden Bereich 40 die Sperrspannungs-Kenngrößen der Anordnung nicht beeinträchtigt werden. Indem man daher den unterhalb dem Gate-Oxyd 25 und zwischen den Kanälen 34 und 35 liegenden Bereich stärker leitend macht, wurde eine beträchtliche Verringerung des durchlaß-Einschaltwiderstands der fertigen, als Leistungsschalter dienenden Anordnung erreicht, derart, daß die
MOSFET-Anordnung in weitaus stärkerem Maße ΐη»
einer äquivalenten Sperrschichtanordnung konkurrieren kann, bei gleichzeitiger Erhaltung sämtlicher Vorteile der
Majoritätsladungsträger-Arbeitsweise des MOSFET. In der vorhergehenden Beschreibung der Fig. I und 2
wurde angenommen, daß die Leiterkanäle 34 und 35 aus p(+)-Malerial bestehen und daher in einen n-Leltfählgkeltstyp invertiert werden, um einen Majoritätsladungsträger-Leitungskanal von den Source-Elektroden 22 und 23 zu dem zentralen Bereich 40 beim Anlegen einer geeigneten Gate-Spannung zu erzeugen. Selbsverständlich könnten jedoch diese sämtlichen Leitfähigkeitstypen umgekehrt werden, derart, daß die Anordnung als p-Kanalanordnung statt als eine n-Kanalanordnung, wie vorstehend beschrieben, arbeiten würde.
In den Fig. 3 bis 6 Ist ein Verfahren zur Herstellung der Anordnung gemäß den Fig. I und 2 dargestellt. Fig. 3 zeigt ein I lalhlcltcrpliUlchcn 20 aus einem n( ι )-M;ilc rial mit einem an dessen Oberseite durch lipllaxialah-
scheidung erzeugten n(-)-Berelch. Auf dem Plättchen 20 wird eine dicke Oxydschicht 50 erzeugt und In diesem Fensteröffnungen 51 und 52 vorgesehen. Die Fensteröffnungen 51 und 52 werden zur Erzeugung von p(+)-Berelchen In einer lonenlmplantatlonsvorrlchtung mit einem Bor-Atom-Strahl bestrahlt. Danach werden die Implantierten Bor-Atome zu tieferem Eindiffundieren In das Plättchen veranlaßt, zur Bildung der In Flg. 3 veranschaulichten abgerundeten p(+)-Konzentrationsberelche, die eine Tiefe von etwa 4 μιη besitzen können. Während dieses Diffusionsvorgangs wachsen über den Fenstern 51 und 52 flache Oxydschichten 53 und 54 auf.
Sodann werden, wie aus FI g 4 ersichtlich, in die Oxydschicht 50 Fensteröffnungen 61 und 62 eingeschnitten und eine n(+)-Implantatlon durchgeführt, um die n(+)-Berelche 63 und 64 In die n(-)-Epltaxialschlcht zu Implantieren. Diese n(+)-lmplantatlon kann mit einem Phosphorstrahl ausgeführt werden. Danach werden die Implantierten Bereiche einem Diffusionsschritt unterworfen, derart, dall sich die Bereiche 63 und 64 ausdehnen und auf eine Tiefe von etwa 3,5 \im vertiefen, mit einer Konzentration, welche durch eine Implantatlonsdosls von 1 χ 1012 bis 1 χ ΙΟ14 Phosphoratomen/cm2 mit nachfolgendem Diffusionsstoß von 30 Minuten bis 4 Stunden bei Temperaturen von 1150 bis 1250°C bestimmt ist. Wie sich weiter unien noch ergibt, bilden die Bereiche 63 und 64 den n(+)-Berelch 40, welcher den Elnschalt-Wlderstand der Anordnung wesentlich verringert.
Es sei darauf hingewiesen, daß die n(+)-Berelche 63 und 64 gegebenenfalls durch Epltaxialabscheldung erzeugt werden können und nicht eindiffundiert zu werden brauchen. Desgleichen kann die hier beschriebene fertige Anordnung nach einem bellebiegen anderweitigen, dem Fachmann geläufigen Verfahren hergestellt werden.
Der nächste Verfahrensschritt ist In Flg. 5 veranschaulicht und besteht in der Kansl-implantatlon und -Diffusion; in diesem Verfahrensschritt werden die p(+)-Berelche 71 und 72 erzeugt, und zwar durch die gleichen Fenster 61 und 62, die für die n(+)-lmplantatlon der Bereiche 63 und 64 verwendet wurden. Die p(+)-Berelche 71 bzw. 72 werden durch Implantation mit einem Bor-Strahl mit einer Dosis von 5 χ 101J bis 5 χ 10M Atomen/cm2 mit nachfolgendem Diffusionsstoß über 30 bis 120 Minuten bei 1150 bis 1250 "C erzeugt.
Danach werden gemäß Fig. 6 Verfahrensschritte zur Source-Vorabscheldung und zum Eindiffundieren der Source-Bereiche 32 und 33 durchgeführt. Dies erfolgt mittels einem herkömmlichen, nicht kritischen Phosphor-Diffusionsschritt, wobei die Diffusion durch die Fenster 61 und 62 erfolgt, derart, daß die Source-Bereiche 32 und 33 automatisch relativ bezüglich den anderen vorgeformten Bereichen ausgerichtet sind. Zu diesem Zweck wird das Plättchen in einen Ofen eingebracht und während einer Zelt von 10 Minuten bis 50 Minuten bei einer Temperatur von 850 bis 1000 °C einer Suspension von POCl, in einem Trägergas ausgesetzt.
Nach Abschluß dieses Verfahrensschrittes ist die gemäß Fig. 2 erforderliche grnndsätzllche Sperrschichtkonfiguration gebildet, mit unterhalb dem Oxyd 50 angeordneten kurzen p(+)-Bereichen, die als leitender Kanal für die endgültige fertige Anordnung dienen, und mit einem die Fläche zwischen den Kanälen 34 und 35 sowie zwischen den p(+)-Berelchen 30 und 31 ausfüllenden n(+)-Bereich. Das Herstellungsverfahren wird dann von dem in F i g. 6 gezeigten Zustand zu der in F i g. 2 gezeigten Anordnung fortgesetzt, in welcher die Oxydoberfläche auf der Oberseite des Halblelterplättchens In geeigneter Welse streifenförmig entfernt und die Metalllslerungsmuster für Kontakte 22, 23, und 24 zur elektrischen Kontaktierung der Anordnung gebildet sind. In einem anschließenden Metallisierungsvorgang wird der Drain-Kontakt 26 auf die Anordnung aufgebracht. Danach kann die gesamte Anordnung mit einem geeigneten Passivlerungsüberzug versehen und Zuleitungsbzw. Anschlußdrähte mit den Source-Elektroden 22 und ίο 23 sowie mit der Gate-Elektrode 24 verbunden werden. Sodann wird die Anordnung in einem geeigneten Schutzgehäuse montiert, wobei die Drain-Elektrode an dem Gehäuse oder einem anderweitigen, als Drain-Anschluß dienenden leitenden Trägerteil befestigt Ist. Bei der In den Flg. 1 und 2 gezeigten Anordnung findet für die beiden Source-Bereiche und die Gate-Bereiche ein Serpentinenpfad Anwendung und die Drain-Elektrode Ist auf der den Source-Elektroden gegenüberliegenden Oberfläche des Plätlchens vorgesehen. Es 2ö können jedoch auch anderweitige Konfigurationen Anwendung finden. Die Flg. 7 und 8 veranschaulichen eine Planarkonflguratlon In Form einer einfachen Rechteckanordnung mit einem ringförmigen Gate 80. das zwischen einer ersten, ringförmigen Source-Elektrode 81 und einer zentralen oder Mlttel-Source-Elektrode 82 angeordnet Ist. Die In Flg. 8 gezeigte Anordnung Ist In einem Halbleiterplättchen 83 aus monokristallinem p(-)-Siliclum enthalten, das einen verdeckten, tiefliegenden n(+)-Berelch 84 aufweisen kann, um dem seitlichen Widerstand der verschiedenen Strompfade der Anordnung, welche zu der die Source-Elektrode 81 umgebenden, seitlich versetzten Drain-Elektrode 85 führen, zu verringern.
Wie In Flg. 8 veranschaulicht. Ist bei dieser Anordnung ein ringförmiger n(+)-Bereich 86 gebildet, der eine wesentlich höhere Leitfähigkeit besitzt als der durch EpI-taxlalabscheldung erzeugte n(-)-Bereich 87. welcher sämtliche Sperrschichten der Anordnung enthält. Der ringförmige Bereich 86 erstreckt sich von dem Bereich unterhalb dem Gate-Oxyd 88 und grenzt an die Enden der beiden Leiterkanäle ah, welche zwischen dem ringförmigen p(+)-Bereich 89 und dem unterhalb der ringförmigen Source Elektrode 81 und der zentralen Source-Elektrode 82 angeordneten zentralen p(+)-Bereich 91 gebildet sind.
Aus Flg. 8 ist auch ersichtlich, daß der Aultenumfang 90 des p(+)-Rlngs 89 einen großen Radius besitzt, um die Widerstandsfähigkeit der Anordnung gegen hohe Sperrspannungen zu unterstützen.
Zur Gewährleistung eines guten Kontaktes mit der Drain-Elektrode 85 Ist ein n(+)-Berelch 95 In Fig. X vorgesehen. Die Drain-Elektrode 85 ist durch einen breiten seitlichen Abstand (von mehr als etwa 90 μιη) von dor Source-Elektrode 81 getrennt. Der Drain-Kontakt 85 ist zur Isolierung der Anordnung von anderen auf dem gleichen Plättchen vorgesehenen Anordnungen von einem p(+)-Isolier-Dlffuslonsberelch 96 umgeben.
Bei einer Anordnung gemäß Flg. 8 verläuft wie bei der Anordnung nach Flg. 2 der Stromfluß von den Source-Elektroden 81 und 82 über die Breite des Epitaxialbereichs 87 durch den Bereich 86. Von da fließt der Strom sodann seitlich auswärts und nach oben zum Drain-Kontakt 85. Wie bei der Ausführungsform gemäß F t g ist der Widerstand der Anordnung durch den relativ hochleitenden Bereich 86 stark verringert.
Für die praktische Ausführung der Anordnung sei darauf hingewiesen, daß zur Herstellung der Source- und Gate-Kontakte jedes beliebige Kontaklmaterial ver-
ίο
wandet werden kann. Beispielsweise könnte für die Source-Elektroden Aluminium und für die leitende Gate-Elektrode 80 In Flg. 8 bzw. 24 In Flg. 2 polykristallines iSlllclummaterlal verwendet werden.
Zur Herstellung der beschriebenen Anordnung können zahlreiche anderweitige Geometrien verwendet werden, einschließlich einer Vielzahl von Paaren geradliniger, paralleler Source-Elemente mit entsprechend dazwischen angeordneten Gf.te-Elektroden und dergleichen.
Die Source-Elektroden 22 und 23 wurden als gesonderte Elektroden dargestellt, die mit gesonderten Zuleitungen verbunden sein können. Selbstsverständlich könnten die Source-Elektroden 22 und 23 jedoch auch direkt miteinander verbunden sein, wie In FI g. 8a veranschaulicht. In welcher entsprechende Bauteile mit den gleichen Bezugsziffern wie in Fig. 2 bezeichnet sind. In Fig. 8a Ist jedoch die Gate-Elektrode eine auf dem Gate-Oxyd 25 abgeschiedene polykristalline Slllclumschlcht 101 (statt Aluminium). Das Gate 25 wird sodann mit einer Oxydschicht 102 bedeckt und eine Lelterschirht 103 verbindet die beiden Source-Elektroden 22 und 23 miteinander zu einem einzigen, gegenüber dem Gate 101 Isolierten Source-Lelter. Die Anschlußverbindung zu dem Gate kann an einem geeigneten Randbereich des Plattchens erfolgen.
In den Flg. 9 und 10 Ist der Verlauf von Meßkurven gezeigt, welche die erzielbare Verringerung des Durchlaß-Widerstandes veranschaulichen, wenn der Bereich 40 stark leitend (n+) hergestellt wird.
In Flg. 9 hatte die untersuchte Anordnung einen Bereich 40 mit dem spezifischen Widerstand des n(-)-Materlals des Epltaxlalberelchs. Der Durchlaß-Widerstand besitzt daher einen charakteristisch hohen Wert, wie In Fig. 9 für verschiedene Gate-Vorspannungen gezeigt.
In der beschriebenen Anordnung, In welcher der Bereich 40 mit n(+)-Leltfählgkelt ausgebildet Ist, tritt eine dramatische Abnahme des Elnschalt-Wlderstands auf, wie in Fig. 10 für sämtliche Gate-Spannungen vor dem Auftreten einer Geschwindigkeitssättigung der Elektronen dargestellt.
Hierzu 5 Blatt Zeichnungen
50
55
60
65

Claims (5)

Patentansprüche:
1. MOSFET-Anordnung, Insbesondere Leistungs-MOSFET-Anordnung mit einem Plättchen aus Halb- s leitermaterial mit zwei parallelen Oberflächen, das auf seiner ersten Oberfläche mindestens zwei Source-Elektroden In Abstand voneinander, eine zwischen den beiden Source-EIektroden angeordnete Gate-Isolierschicht und eine auf dieser Isolierschicht angeordnete Gate-Elektrode aufweist, mit zwei unmittelbar unter der Gate-Isolierschicht mit Abstand voneinander angeordneten Kanalbereichen eines ersten Leitfähigkeitstyps, die an Ihren entgegengesetzten Enden an Source-Zonen des zweiten Leltfählgkeitstyps und an ihren benachbarten Enden jeweils an einen zentral unterhalb der Isolierschicht angeordneten gemeinsamen Bereich vom zweiten Leitfähigkeitstyp angrenzen, wobei unterhalb der beiden Kanalbereiche und des gemeinsamen Bereichs zunächst ein mit diesem kontinuierlich zusammenhängender Bereich eines verhältnismäßig hohen spezifischen Widerstandes vom zweiten Leitfähigkeitstyp und anschließend ein stark dotierter Bereich vom zweiten Leitfähigkeitstyp, der die Stromleitung zu einer Drain-Elektrode bewirkt, vorgesehen sind, dadurch gekennzeichnet, daß der gemeinsame Bereich (40, Fig. 1 bis 6. 8 a; 86, Fig. 8) eine wesentlich höhere Leitfähigkeit η (+) als der genannte unterhalb der beiden Kanalberelche '34, 35) und des gemeinsamen Bereichcs (40, 86) hegende Bereich besitzt.
2. MOSFET-Anordnufcgnach.-'tnspruch 1, dadurch gekennzeichnet, daß die Gate-Isollerschlcht (25) aus Siliziumdioxyd besteht.
3. MOSFET-Anordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die beiden Kanäle (34, 35) die Oberflächenteile entsprechender relativ tiefer Bereiche (30, 31) von dem ersten Leitfähigkeitstyp (p(+)) sind und daß jeder dieser relativ tiefen Bereiche (30, 31) jeweils ein abgerundet es Profil aufweist, das sich unterhalb und seitlich versetzt von der Außenkante der mit dem betreffenden Hefen Bereich (30 bzw. 31) ausgerichteten Source-Zone (32 bzw. 33) erstreckt.
4. MOSFET-Anordnung nach einem der Ansprüehe 1 bis 3, dadurch gekennzeichnet, daß die beiden Source-EIektroden (22, 23) und die Gate-Elektrode (24) mit einer langgestreckten Form entlang eines Pfades (21) auf der ersten Oberfläche des Halbleiterplattchens ausgebildet sind. so
5. MOSFET-Anordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die beiden Kanalbereiche die jeweiligen Selten von ersten und zweiten jeweils rechteckigen Kanälen sind.
55
DE2940699A 1978-10-13 1979-10-08 MOSFET-Anordnung, insbesondere Leistungs-MOSFET-Anordnung Expired DE2940699C2 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US95131078A 1978-10-13 1978-10-13
US3866279A 1979-05-14 1979-05-14

Publications (2)

Publication Number Publication Date
DE2940699A1 DE2940699A1 (de) 1980-04-24
DE2940699C2 true DE2940699C2 (de) 1986-04-03

Family

ID=26715426

Family Applications (2)

Application Number Title Priority Date Filing Date
DE2940699A Expired DE2940699C2 (de) 1978-10-13 1979-10-08 MOSFET-Anordnung, insbesondere Leistungs-MOSFET-Anordnung
DE19792954481 Expired - Lifetime DE2954481C2 (de) 1978-10-13 1979-10-08 Leistungs-mosfet-anordnung.

Family Applications After (1)

Application Number Title Priority Date Filing Date
DE19792954481 Expired - Lifetime DE2954481C2 (de) 1978-10-13 1979-10-08 Leistungs-mosfet-anordnung.

Country Status (19)

Country Link
JP (2) JP2622378B2 (de)
AR (1) AR219006A1 (de)
BR (1) BR7906338A (de)
CA (2) CA1123119A (de)
CH (2) CH660649A5 (de)
CS (1) CS222676B2 (de)
DE (2) DE2940699C2 (de)
DK (3) DK157272C (de)
ES (1) ES484652A1 (de)
FR (1) FR2438917A1 (de)
GB (1) GB2033658B (de)
HU (1) HU182506B (de)
IL (1) IL58128A (de)
IT (1) IT1193238B (de)
MX (1) MX147137A (de)
NL (1) NL175358C (de)
PL (1) PL123961B1 (de)
SE (2) SE443682B (de)
SU (1) SU1621817A3 (de)

Families Citing this family (47)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4593302B1 (en) * 1980-08-18 1998-02-03 Int Rectifier Corp Process for manufacture of high power mosfet laterally distributed high carrier density beneath the gate oxide
DE3040775A1 (de) * 1980-10-29 1982-05-13 Siemens AG, 1000 Berlin und 8000 München Mis-gesteuertes halbleiterbauelement
US4412242A (en) 1980-11-17 1983-10-25 International Rectifier Corporation Planar structure for high voltage semiconductor devices with gaps in glassy layer over high field regions
GB2111745B (en) * 1981-12-07 1985-06-19 Philips Electronic Associated Insulated-gate field-effect transistors
CA1188821A (en) * 1982-09-03 1985-06-11 Patrick W. Clarke Power mosfet integrated circuit
US4532534A (en) * 1982-09-07 1985-07-30 Rca Corporation MOSFET with perimeter channel
DE3346286A1 (de) * 1982-12-21 1984-06-28 International Rectifier Corp., Los Angeles, Calif. Hochleistungs-metalloxid-feldeffekttransistor- halbleiterbauteil
JPS59167066A (ja) * 1983-03-14 1984-09-20 Nissan Motor Co Ltd 縦形ｍｏｓｆｅｔ
JPS6010677A (ja) * 1983-06-30 1985-01-19 Nissan Motor Co Ltd 縦型ｍｏｓトランジスタ
JPH0247874A (ja) * 1988-08-10 1990-02-16 Fuji Electric Co Ltd Ｍｏｓ型半導体装置の製造方法
IT1247293B (it) * 1990-05-09 1994-12-12 Int Rectifier Corp Dispositivo transistore di potenza presentante una regione ultra-profonda, a maggior concentrazione
US5766966A (en) * 1996-02-09 1998-06-16 International Rectifier Corporation Power transistor device having ultra deep increased concentration region
US5404040A (en) * 1990-12-21 1995-04-04 Siliconix Incorporated Structure and fabrication of power MOSFETs, including termination structures
US5304831A (en) * 1990-12-21 1994-04-19 Siliconix Incorporated Low on-resistance power MOS technology
IT1250233B (it) * 1991-11-29 1995-04-03 St Microelectronics Srl Procedimento per la fabbricazione di circuiti integrati in tecnologia mos.
EP0586716B1 (de) * 1992-08-10 1997-10-22 Siemens Aktiengesellschaft Leistungs-MOSFET mit verbesserter Avalanche-Festigkeit
JPH06268227A (ja) * 1993-03-10 1994-09-22 Hitachi Ltd 絶縁ゲート型バイポーラトランジスタ
US5798287A (en) * 1993-12-24 1998-08-25 Consorzio Per La Ricerca Sulla Microelettronica Nel Mezzogiorno Method for forming a power MOS device chip
DE69321966T2 (de) * 1993-12-24 1999-06-02 Cons Ric Microelettronica Leistungs-Halbleiterbauelement
DE69321965T2 (de) * 1993-12-24 1999-06-02 Cons Ric Microelettronica MOS-Leistungs-Chip-Typ und Packungszusammenbau
EP0665597A1 (de) * 1994-01-27 1995-08-02 Consorzio per la Ricerca sulla Microelettronica nel Mezzogiorno - CoRiMMe IGBT und Herstellungsverfahren dafür
DE69429913T2 (de) * 1994-06-23 2002-10-31 St Microelectronics Srl Verfahren zur Herstellung eines Leistungsbauteils in MOS-Technik
US5817546A (en) * 1994-06-23 1998-10-06 Stmicroelectronics S.R.L. Process of making a MOS-technology power device
DE69418037T2 (de) * 1994-08-02 1999-08-26 St Microelectronics Srl Leistungshalbleitervorrichtung aus MOS-Technology-Chips und Gehäuseaufbau
US5798554A (en) * 1995-02-24 1998-08-25 Consorzio Per La Ricerca Sulla Microelettronica Nel Mezzogiorno MOS-technology power device integrated structure and manufacturing process thereof
EP0772241B1 (de) 1995-10-30 2004-06-09 STMicroelectronics S.r.l. Leistungsbauteil hoher Dichte in MOS-Technologie
DE69534919T2 (de) * 1995-10-30 2007-01-25 Stmicroelectronics S.R.L., Agrate Brianza Leistungsvorrichtung in MOS-Technologie mit einer einzigen kritischen Größe
US6228719B1 (en) 1995-11-06 2001-05-08 Stmicroelectronics S.R.L. MOS technology power device with low output resistance and low capacitance, and related manufacturing process
EP0782201B1 (de) * 1995-12-28 2000-08-30 STMicroelectronics S.r.l. MOS-Technologie-Leistungsanordnung in integrierter Struktur
EP0961325B1 (de) 1998-05-26 2008-05-07 STMicroelectronics S.r.l. MOS-Technologie-Leistungsanordnung mit hoher Integrationsdichte
EP1126527A4 (de) * 1999-04-09 2007-06-13 Shindengen Electric Mfg Hochspannungshalblerteranurdnung
JP4122113B2 (ja) * 1999-06-24 2008-07-23 新電元工業株式会社 高破壊耐量電界効果型トランジスタ
US6344379B1 (en) * 1999-10-22 2002-02-05 Semiconductor Components Industries Llc Semiconductor device with an undulating base region and method therefor
JP4845293B2 (ja) * 2000-08-30 2011-12-28 新電元工業株式会社 電界効果トランジスタ
JP2006295134A (ja) 2005-03-17 2006-10-26 Sanyo Electric Co Ltd 半導体装置およびその製造方法
US9484451B2 (en) 2007-10-05 2016-11-01 Vishay-Siliconix MOSFET active area and edge termination area charge balance
US9431249B2 (en) 2011-12-01 2016-08-30 Vishay-Siliconix Edge termination for super junction MOSFET devices
US9614043B2 (en) 2012-02-09 2017-04-04 Vishay-Siliconix MOSFET termination trench
US9842911B2 (en) 2012-05-30 2017-12-12 Vishay-Siliconix Adaptive charge balanced edge termination
US10115815B2 (en) 2012-12-28 2018-10-30 Cree, Inc. Transistor structures having a deep recessed P+ junction and methods for making same
US9530844B2 (en) 2012-12-28 2016-12-27 Cree, Inc. Transistor structures having reduced electrical field at the gate oxide and methods for making same
JP5907097B2 (ja) * 2013-03-18 2016-04-20 三菱電機株式会社 半導体装置
US9508596B2 (en) 2014-06-20 2016-11-29 Vishay-Siliconix Processes used in fabricating a metal-insulator-semiconductor field effect transistor
US9887259B2 (en) 2014-06-23 2018-02-06 Vishay-Siliconix Modulated super junction power MOSFET devices
EP3183754A4 (de) 2014-08-19 2018-05-02 Vishay-Siliconix Sj-mosfet
US11489069B2 (en) 2017-12-21 2022-11-01 Wolfspeed, Inc. Vertical semiconductor device with improved ruggedness
US10615274B2 (en) 2017-12-21 2020-04-07 Cree, Inc. Vertical semiconductor device with improved ruggedness

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4015278A (en) * 1974-11-26 1977-03-29 Fujitsu Ltd. Field effect semiconductor device
JPS52106688A (en) * 1976-03-05 1977-09-07 Nec Corp Field-effect transistor
JPS52132684A (en) * 1976-04-29 1977-11-07 Sony Corp Insulating gate type field effect transistor
US4055884A (en) * 1976-12-13 1977-11-01 International Business Machines Corporation Fabrication of power field effect transistors and the resulting structures
JPS5374385A (en) * 1976-12-15 1978-07-01 Hitachi Ltd Manufacture of field effect semiconductor device
US4148047A (en) * 1978-01-16 1979-04-03 Honeywell Inc. Semiconductor apparatus
JPH05185381A (ja) * 1992-01-10 1993-07-27 Yuum Kogyo:Kk 替刃式鋸用ハンドル

Also Published As

Publication number Publication date
AR219006A1 (es) 1980-07-15
IT1193238B (it) 1988-06-15
SE443682B (sv) 1986-03-03
SE8503615L (sv) 1985-07-26
IT7926435A0 (it) 1979-10-11
CA1123119A (en) 1982-05-04
PL218878A1 (de) 1980-08-11
DE2954481C2 (de) 1990-12-06
DK157272C (da) 1990-04-30
FR2438917A1 (fr) 1980-05-09
BR7906338A (pt) 1980-06-24
GB2033658B (en) 1983-03-02
DK512488A (da) 1988-09-15
CH660649A5 (de) 1987-05-15
DK512388D0 (da) 1988-09-15
SE7908479L (sv) 1980-04-14
NL175358C (nl) 1984-10-16
NL7907472A (nl) 1980-04-15
ES484652A1 (es) 1980-09-01
JPS6323365A (ja) 1988-01-30
SE8503615D0 (sv) 1985-07-26
IL58128A (en) 1981-12-31
PL123961B1 (en) 1982-12-31
NL175358B (nl) 1984-05-16
JP2643095B2 (ja) 1997-08-20
HU182506B (en) 1984-01-30
DK350679A (da) 1980-04-14
CS222676B2 (en) 1983-07-29
DK157272B (da) 1989-11-27
CA1136291A (en) 1982-11-23
GB2033658A (en) 1980-05-21
CH642485A5 (de) 1984-04-13
DE2940699A1 (de) 1980-04-24
SE465444B (sv) 1991-09-09
DK512488D0 (da) 1988-09-15
JP2622378B2 (ja) 1997-06-18
JPH07169950A (ja) 1995-07-04
SU1621817A3 (ru) 1991-01-15
MX147137A (es) 1982-10-13
DK512388A (da) 1988-09-15
FR2438917B1 (de) 1984-09-07

Similar Documents

Publication Publication Date Title
DE2940699C2 (de) MOSFET-Anordnung, insbesondere Leistungs-MOSFET-Anordnung
DE4013643C2 (de) Bipolartransistor mit isolierter Steuerelektrode und Verfahren zu seiner Herstellung
DE19949364B4 (de) Halbleiterbauteil mit MOS-Gate-Steuerung und Grabenstruktur sowie Verfahren zur Herstellung
DE19848828C2 (de) Halbleiterbauelement mit kleiner Durchlaßspannung und hoher Sperrfähigkeit
DE112016003510B4 (de) HALBLEITERVORRlCHTUNG UND VERFAHREN ZUR HERSTELLUNG EINER HALBLEITERVORRICHTUNG
AT404525B (de) Leistungstransistorvorrichtung und verfahren zu deren herstellung
DE3131727C2 (de)
DE4309764C2 (de) Leistungs-MOSFET
DE19701189B4 (de) Halbleiterbauteil
DE69034157T2 (de) Bipolartransistor mit isolierter Gate-Elektrode und Verfahren zur Herstellung
EP1408554B1 (de) Durch Feldeffekt steuerbares Halbleiterbauelement
DE19954351B4 (de) Halbleiterbauelement
DE69729963T2 (de) Halbleiterbauelement mit isoliertem gatter und verfahren zu deren herstellung
DE102004022455B4 (de) Bipolartransistor mit isolierter Steuerelektrode
DE4037876A1 (de) Laterale dmos-fet-vorrichtung mit reduziertem betriebswiderstand
DE112011104322T5 (de) Halbleitervorrichtung und Verfahren zur Herstellung einer Halbleitervorrichtung
DE19806838A1 (de) Vertikaler Siliciumcarbid-MOSFET und Verfahren zur Herstellung desselben
CH656255A5 (de) Halbleiterbauelement fuer hohe spannung.
DE19811297A1 (de) MOS-Halbleitervorrichtung mit hoher Durchbruchspannung
DE4040993A1 (de) Halbleiterbauelement und herstellungsverfahren dafuer
DE112013006905B4 (de) IGBT mit Verwendung einer Grabengateelektrode
DE10322594A1 (de) MIS-Halbleiterbauteil und Verfahren zu seiner Herstellung
DE112015002153T5 (de) Halbleitervorrichtung
DE102008032796A1 (de) Halbleitervorrichtung mit P-N-Säulenabschnitt
DE19947020A1 (de) Kompensationsbauelement mit variabler Ladungsbilanz

Legal Events

Date Code Title Description
OD Request for examination
8172 Supplementary division/partition in:

Ref country code: DE

Ref document number: 2954481

Format of ref document f/p: P

Q171 Divided out to:

Ref country code: DE

Ref document number: 2954481

D2 Grant after examination
8363 Opposition against the patent
8331 Complete revocation
AH Division in

Ref country code: DE

Ref document number: 2954481

Format of ref document f/p: P