JPS61500520A - 高抵抗及び低抵抗領域を有するＩｎＰを含む半導体デバイスの製作 - Google Patents
高抵抗及び低抵抗領域を有するＩｎＰを含む半導体デバイスの製作Info
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- 238000004519 manufacturing process Methods 0.000 title claims description 4
- 239000004065 semiconductor Substances 0.000 title description 17
- 238000000034 method Methods 0.000 claims description 23
- 150000002500 ions Chemical class 0.000 claims description 19
- 229910052734 helium Inorganic materials 0.000 claims description 16
- 239000001307 helium Substances 0.000 claims description 16
- -1 helium ions Chemical class 0.000 claims description 9
- SWQJXJOGLNCZEY-UHFFFAOYSA-N helium atom Chemical compound [He] SWQJXJOGLNCZEY-UHFFFAOYSA-N 0.000 description 7
- 239000000463 material Substances 0.000 description 7
- 239000000758 substrate Substances 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 239000013078 crystal Substances 0.000 description 4
- 239000002019 doping agent Substances 0.000 description 4
- 238000009826 distribution Methods 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- 150000001875 compounds Chemical class 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 230000015654 memory Effects 0.000 description 2
- 241000282994 Cervidae Species 0.000 description 1
- 241000257465 Echinoidea Species 0.000 description 1
- 238000009825 accumulation Methods 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 239000011324 bead Substances 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 235000013367 dietary fats Nutrition 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 238000000407 epitaxy Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 239000010520 ghee Substances 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000010849 ion bombardment Methods 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 230000007261 regionalization Effects 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000009827 uniform distribution Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/2654—Bombardment with radiation with high-energy radiation producing ion implantation in AIIIBV compounds
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/266—Bombardment with radiation with high-energy radiation producing ion implantation using masks
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
- H01L21/3245—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering of AIIIBV compounds
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/74—Making of localized buried regions, e.g. buried collector layers, internal connections substrate contacts
- H01L21/743—Making of internal connections, substrate contacts
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/7605—Making of isolation regions between components between components manufactured in an active substrate comprising AIII BV compounds
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/8252—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using III-V technology
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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- Engineering & Computer Science (AREA)
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- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- High Energy & Nuclear Physics (AREA)
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- Junction Field-Effect Transistors (AREA)
- Semiconductor Memories (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Bipolar Transistors (AREA)
- Recrystallisation Techniques (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。
Description
【発明の詳細な説明】
高抵抗及び低抵抗領域を有するＩｎＰを含む半導体デ／（イスの製作
本発明の背景
本発明は高抵抗及び低抵抗率領域を有するＩｎＰ半導体構造の製作、特にそのよ
うな構造を用いて、埋込み相互接続が実現される集積回路の裏作技術に係る。
集積回路は典型的な場合、単一の半導体ウニノル中に形成された多数のデバイス
（たとえば、部品又は回路）を含む。デバイスはたとえばｐ−ｎ接合分離、エッ
チ−溝分離又は酸化物チャネル分離のような各種の技術によシ、相互に電気的に
分離してもよい。選択されたデ／＜イスへの番地指定又はそれらの相互接続のた
め、ウニ／１表面上の金属パターンが用いられる。しかし、一般的に言うと、デ
バイスの相互接続又はデバイスの番地指定には、これらの機能を実現するための
埋込み半導体チャネＪＬは含まれない。そのような埋込みチャネルを用いること
は、そのようなデバイスの設計に大きな柔軟性を加える。
本発明の要約
本発明に従うと、重陽子又はへＩＪウムイオン照射をするＩｎＰを含む材料の異
なる抵抗率特性を有牙Ｕに利用する。
より具体的に言うと、広いドーズ範囲で、へ１ノウム照射ｐ形材料のビー′り抵
抗率は、ｎ形材料のそれより、はｔ丁６桁大きく、重陽子照射、ｐ形材料のピー
ク抵抗率は、ｎ形材料のそれより、約９桁大きい。これらの特性により−集積回
路中に交互にｎ形及びｐ形層を作り、選択された。形層を高抵抗にし、一方ｎ形
層を高導電性のまま保つか、かなり低抵抗にするような異なる照射ドーズ及びエ
ネルギーをｍ４ることによって、埋込み半導体相互接続及び埋込み半導体バスバ
ーが実現される。照射されたｐ形層はデバイスを相互に電気的に分離するため、
あるいは埋込み相互接続又はバスバーとして用いられるｎ形層の境界を規定する
ために使用できる。
図面の簡単な説明
第１図はｎ形及びｐ形ＩｎＰの場合、抵抗率対ヘリウムイオンドーズのグラフを
示し、曲線■はキャリヤ濃度８．７Ｘ１０’フ／ｃＩｄにドープされ、”Ｈｅイ
オンを照射したｐ −ＩｎＰの場合、曲線■はキャリヤ濃度６．３ Ｘ １０”
／ｃ＋ｄにドープされ、”Ｈｅイオンを照射した場合のｐ −ＩｎＰの場合、曲
線■は６．３Ｘ１０”／ｄにドープされ、’Ｈｅイオンを照射した場合のｐ −
ＩｎＰ、曲線■は１．８Ｘ１０”／ｄのキャリヤ濃度にドープされ、’Ｈｅイオ
ンを照射した場合のｙｌ−ＩｎＰ １曲線Ｖは１．８Ｘ１０”／ｃｔｌのキャリ
ヤ濃度にドープされ、”Ｈｅイオンを照射し九ｎ −ＩｎＰの場合を示す図、
第２図はｎ形（〜５−９Ｘ１０”／ｉ）及びｐ形（〜Ｉ Ｘ １０” ／ａｄ
） ＩｎＰの場合の、抵抗率対重陽子のグラフを示す図、
第３図はヘリウム又は重陽子照射多層構造でいかに選択されたｐ形層が高抵抗に
なるかを、概略的に示す図、第４図は本発明の一実施例に従い、埋込み相互接続
として、ｎ −ＩｎＰ層を用いた集積回路の概略図、第５図は本発明の別の実施
例に従い、埋込みバスバーとして、ｎ −ＩｎＰ層を用いた集積回路の概略図で
ある。
第１図を参照すると、ｎ形ＩｎＰ及びｐ形ＩｎＰの場合の平均抵抗率対ヘリウム
イオン照射ドーズのグラフが示されている。５本の曲線を描くのに用いられたイ
オンは、２００．２５０又は２７５ ｋｅＶのエネルギーにおける’Ｈｅ （曲
線■及び■）又は”Ｈｅ （曲線Ｉ、■及びＶ）の１価イオン化物質であった。
本発明に従い有利に用いられるヘリウム照射ＩｎＰの基本特性は、ｎ形ＩｎＰの
場合の曲線■及びＶの低抵抗グループに対するｐ形ＩｎＰの場合の曲線■、■及
び■の高抵抗グループから、明らかである。より具体的には、ｐ形ＩｎＰの抵抗
率はＩＸＩＱＩ’／ｃｄΩドーズにおいて約１０”−１０’Ω−ｍで、一方ｎ形
ＩｎＰの場合のピーク抵抗率は１０３Ω−備で、約６桁低い。加えて、抵抗率比
は異なるドーズを選択することにより、更に大きくすることもできる。たとえば
、１×１０′２７ｃＩｉの”Ｈｅドーズにおいで、ｎ形ＩｎＰは１０２Ω−σ（
曲線Ｖ）の低抵抗でおるが、ｐ形ＩｎＰは１０９Ω−ｃｍ（曲線Ｉ）のピーク抵
抗率に達する。従って、抵抗率比は１０７である。同様のことは、比較になる’
Ｈｅ照射（曲線■及び■）の場合には、ｌＸｌ０”／−のドーズに適用できる。
更に、同様の現象は、ＩｎＰに重陽子を照射する時起る。第２図の曲線■で示さ
れるよ５ＩＣ１ｐ 形ｒｎＰは広イトース範囲（１０”−１０′６／−）で、高
抵抗（１０’−１０”Ω−ｃｒｎ）になる。エム・ダヴリュ・フォヒト（Ｍ、
Ｗ、 Ｆｏｃｈｔ ）ら、（アプライド・フィジックス・レターズ（Ａｐｐｌｉ
ｅｄ ＰｈｙｓｉｃｓＬｅｔｔｅｒｓ ） 、第４２巻、第１１号、９７０頁（
１９８３年６月１日）を参照のこと。それに対し、ｎ形ＩｎＰは抵抗率の増加を
示さない。すなわち、それは高導電性のままで、従って曲線■の下の領域は、ｎ
形ＩｎＰと名づけた。
以上のように、ｎ形及びｐ形層の両方を含む多層構造中で、ヘリウムイオン又は
重陽子の広いドーズ範囲で、選択されたｐ形１ｎＰを高抵抗に出来、一方ｎ形１
ｎＰ層は高導電性（重陽子の場合）又は６ないし７桁も抵抗が下る（ヘリウムの
場合）。典型的な場合、１５０−３００ＫｅＶのヘリウムイオンではＩｎＰ中に
約０．９−１．７μｍの深さに浸透するイオンエネルギーを、適切に選択するこ
とにより、更に選択性が得られる。それに対し、重陽子ｌｄ １００ ＫｅＶ毎
に、約０．９μｍ浸透する。すなわち、たとえば３００ ＫｅＶのヘリウムイオ
ンエネルギーでは、半導体中にヘリウムイオンのほぼガウス分布が生じ、分布の
ピークは照射材料９約１．７μｍの深さになる。同様に、１５０ ＫｅＶにおけ
るヘリウム照射では、約０．９μｍの深さに対応するピークが生じる。従って、
異なるエネルギーにおける多数回照射を、抵抗率のより均一な分布を得るために
、順次行うことができる。
第１図及び第２図に示された一般的な分布は、各種のｎ形ドーパント（たとえば
５ｎ１Ｓ）、ｐ形ドーパント（たとえばム、Ｃｄ ）及びドーパント濃度範囲と
ともに、ＩｎＰを含む他の■−ｖ族化合物（たとえばＩｎＧａＡｓＰ ）にも適
用できると信じられる。しかし、後者の例において、より高い濃度では、同じ抵
抗率水準を得るために、より高いイオンドーズを必要とする。
従って、本発明に従うと、ｎ形及びｐ形ＩｎＰの交互の層１１を含む第３図に示
された型の構造に、ｎ形ＩｎＰ層は高導電性（重陽子の場合）のまま、あるいは
低抵抗（ヘリウムの場合）になるが、ｐ形ＩｎＰ層は高抵抗になるようなエネル
ギー及びドーズで、ヘリウムイオン又は重陽子を照射する。更に、パターン形成
されたマスク１３を、ｐｉｎ接合１７を含み、低抵抗ｎ形層に集積的に結合され
たデバイスチャネル１５を形成するために用いてもよい。このようにして、集積
回路の別々のデバイスを接続する埋込み半導体相互接続又は埋込み半導体バスバ
ーとして、ｎ形１ｎＰを用いることができる。
埋込み半導体相互接続を用いる本発明の一実施例が、第４図に概略的に示されて
いる。この集積回路は、上に高抵抗ｐ −ＩｎＰ層１２が形成される基板１０を
含む。当業者には周知の適当な任意の技術により、−組のデバイスＤ１、Ｄ２及
７びＤ３が、層１２上に形成される。デバイスは相互に同一でもよく（たとえば
、トランジスタメモリセル）又はそれらは相互に異ってもよい（たとえば・光集
積回路中のレーザ及びＦＥＴドライバ）。デバイスＤ１及びＤ３は高抵抗率ｐ
−ＩｎＰ層１９により、相互に電気的に分離され、一方Ｄ１及びＤ２は低抵抗ｎ
−ＩｎＰ層１層上４して、相互に電気的に接続される。高抵抗ｐ −１ｎＰ層
１６が層１４の最上部に形成され、構造全体の最上部表面が平坦になるような厚
さに成長させるのが好ましい。従って、デバイスＤＩ、Ｄ２及びＤ３は、層１２
．１４．１６及び１９により形成される半導体基体中に、部分的に埋込まれる。
もちろん、これらのデバイスは、具体的な用途によって、完全に埋込むこともで
きる。ｐ −ＩｎＰ層１２及び１６の高抵抗率は、低抵抗層１４により構成され
る導電路を除いて、デバイスＤ１及びＤ２を電気的に分離する働きをする。電気
信号は層１４を通してデバイスＤ１及びＤ２間で伝えられ、従って層１４は埋込
み相互接続として働く。デバイスＤ１及びＤ２の最上部上の各電極１８及び２０
は、外界への相互接続を可能にする。
Ｄｌ及びＤ２を有する第４図の構造の部分は、以下の一連のプロセス工程の例に
従い、製作することができる。
（ＬＰＥ、ＭＢＥ又はＣＶＤのような）周知のエピタキシャル成長技術を用いて
、それぞれｐ −ＩｎＰ、 ｎ −１ｎＰ及びｐ −ＩｎＰの三つのエピタキシ
ャル層１２．１４及び１６を、単結晶基板１０上に成長させる。あるいは、これ
らの層は局部的なイオン注入及び拡散の一方又は両方により形成してもよい。三
層に約１０”−１０１５／ｉの範囲におけるドーズで、１回又は複数回のヘリウ
ムイオン又は重陽子照射を行い、それにより ｐ −ＩｎＰ層１２及び１６は高
抵抗（たとえば１０”−１０°Ω−α）になるが、ｎ −ＩｎＰ層１層上４導電
性又は低抵抗のままである。層１２．１４及び１６の厚さに依存して、異なる深
さにおける層１２及び１６０両方を、高抵抗にするために、異なるエネルギーの
多数回イオン注入をｍｍいることが望ましいことがある。更に、デバイスが厚す
ぎ、注入機で得られる最高エネルギーにおけるイオンでも、層１２に達しない場
合には、層１４及び１６の成長前に、層１２の照射をすることができる。しかし
、このプロセスは好ましくはない。なぜならば、それはプロセス工程を複雑にし
、また層１２の照射表面上にエピタキシャル成長させることは困難なことがある
からである。三つの層が層１２及び１６が高抵抗になるようにイオン照射される
と、デバイスＤ１及びＤ２が形成される。これらのデバイスを製作するには、層
１４及び１６を貫くチャネルのエツチングと、それに続くデバイスのそれぞれを
構成する層（図示されていない）のエピタキシャル成長といった標準的なプロセ
ス技術を用いてもよい。たとえば、そのようなチャネル虫に成長させる層は、具
体的なデバイス設計に依存して、適当なｐ−ｎ接合を形成する。あるいは、デバ
イスＤ１及びＤ２は、ヘリウムイオン又は重陽子照射からデバイス領域を適当に
マスクし、それにげいてその中にドーパントを拡散又は注入することにより、層
１４及び１６中に形成してもよい。もちろん、これら技術の組合せも用いること
ができる。デバイスＤ１及びＤ２のそれぞれは長方形の領域を占めるように概略
的に示されているが、精密な形状は用いるプロセス技術及びデバイス設計の両方
に依存する。従って、たとえばデバイスは当業者には周知のように、■−Ｖ族化
合物半導体中にエッチできるＶ溝中に形成してもよい。同様の方式で、デバイス
Ｄ１及びＤ３を有する構造の一部を製作してもよい。
本発明の別の実施例が第５図に描かれておシ、それはアレイ中のデバイス（たと
えば半導体メモリ）の相互接続に、埋込み半導体バスバー′がいかに用いられる
かを示す。高導電性ｎ −ＩｎＰｎＰ２Ｏ５単結晶基板３４上（たとえば、半絶
縁性ｈドープエｎｐ基板上）にエピタキシャル成長させる。一対のデバイスＤ１
及びＤ２が層３２上に形成され、高抵抗ヘリウムイオン又は重陽子照射ｐ−Ｉｎ
Ｐ層３６によシ、相互に分離される。デバイスＤ１及びＤ２は層３２及び３６に
より形成される半導体基体中に、少くと、も部分的に埋込まれ、デバイス及び層
３６の厚さは、プレーナ構造を生成するのに適したものである。
半導体メモリ中におけるように、デバイスＤ１はバスバーとして働く層３２上の
電極３８と、デバイスＤ１の最上部上の電極４０間に適当な電気信号を印加する
ことにより、選択的に動作させられる。同様の方式により、デバイスＤ２は電極
３８及び電極４２間に信号を印加することにより、選択的に動作させられる。
第５図の構造は、以下のプロセス工程に従い製作してもよい。層３２及び３６を
ＩｎＰの半絶縁性単結晶基板３４上に、エピタキシャル成長させる。ｐ −Ｉｎ
Ｐ層３６に１０′２−１０１５／ｃｒＩの範囲のドーズで１回ないし複数回のイ
オン注入を行い、それによυ層３６を高抵抗（たとえばＩＱ’−１０’Ω−ｃｒ
ｎ）にする。照射のエネルギーは、層３６の厚さ全体が高抵抗率となるよう、選
択される。層３２は一般的にイオン照射しないが、高抵抗率を生じる最大深さを
、精密に制御することは困難である。
すなわち、イオンにより生じる損傷の分布がガウス状であるため、層、３６に隣
接したｎ −ＩｎＰｎＰ２Ｏ５面部分は、ある程度のイオン照射を受ける。しか
し、広い範囲のドーズでｐ形ＩｎＰ層３６のみが、高抵抗となる。イオン照射工
程が完了した後、デバイスＤ１及びＤ２が、第３図に関連して述べた技術の任意
のものにより、形成される。
他の構成も考えられる。特に、第４及び第５図の構造は、デバイスＤ１及びＤ２
が第３図の層１４及び１６のイオン照射前、あるいは第４図の層３２及び３６の
イオン照射前に形成されるように、異なるプロセス工程を含んでもよい。そのよ
うな場合、イオン照射がデバイスの特性又は動作に悪影響を及ぼすならば、デバ
イスＤ１及びＤ２の最上表面を適当にマスクすることが望ましいこともある。
ヘリウムドーズ（イ尤ケｄ）
重陽子ドーズ（イオン肩）
ＦＩＧ、Ｊ
陽子
国際調査報告
ＡＮＮＤＣＴｏ コ＝’Ｑ装置ＮＡＴＩＯＮＡＬ ＳシュＣ，’ｉ Ｐ、ＥＰＯ
Ｒτ０ｔｓＩＮＴＥＲＮ八τｒＯＮＡＩ、ＡＰＰＩＪＣＡτＩＯＮ Ｎｏ、 Ｐ
Ｃτ／ＵＳ ８４１０１６７６ （Ｓ八 Ｅ１０９９）
Claims (4)
- １．ＩｎＰを含むｎ形及びｐ形層を有する多層構造１１を形成することを含むデ バイスの製作方法において、前記ｎ形層の少くともーつ及び前記ｐ形層のーつを 、少くとも一つの前記ｐ形層が高抵抗となるようなドーズ及びエネルギーでイオ ン照射し、前記イオンはヘリウムイオン及び重陽子から成るグループから選択さ れることを特徴とする方法。
- ２．請求の範囲第１項に記載された方法において、前記照射は約１０１２−１０ １５／ｃｍ３の範囲のドーズで行われることを特徴とする方法。
- ３．請求の範囲第１項に記載された方法において、前記構造の最上表面上に、パ ターン形成されたマスク１３を形成する工程が含まれ、前記照射は前記マスクの 開口を通して行われることを特徴とする方法。
- ４．請求の範囲第１項に記載された方法において、前記構造中に少くとも２個の 分離されたデバイスを形成し、前記高抵抗ｐ形層が前記デバイスを、相互に電気 的に分離し、前記ｎ形層の一つは、前記デバイス間の相対的に導電性の通路を形 成するようにすることを特徴とする方法。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/555,671 US4597165A (en) | 1983-11-28 | 1983-11-28 | Method of making integrated circuits employing ion-bombarded InP layers |
| US555671 | 1983-11-28 | ||
| PCT/US1984/001676 WO1985002493A1 (en) | 1983-11-28 | 1984-10-18 | FABRICATION OF InP CONTAINING SEMICONDUCTOR DEVICES HAVING HIGH AND LOW RESISTIVITY REGIONS |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61500520A true JPS61500520A (ja) | 1986-03-20 |
| JPH0658894B2 JPH0658894B2 (ja) | 1994-08-03 |
Family
ID=24218179
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59503882A Expired - Fee Related JPH0658894B2 (ja) | 1983-11-28 | 1984-10-18 | 高抵抗及び低抵抗領域を有するＩｎＰを含む半導体デバイスの製作 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US4597165A (ja) |
| EP (1) | EP0162860B1 (ja) |
| JP (1) | JPH0658894B2 (ja) |
| KR (1) | KR920008124B1 (ja) |
| CA (1) | CA1217878A (ja) |
| DE (1) | DE3469110D1 (ja) |
| WO (1) | WO1985002493A1 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4871690A (en) * | 1986-01-21 | 1989-10-03 | Xerox Corporation | Semiconductor structures utilizing semiconductor support means selectively pretreated with migratory defects |
| FR2635611B1 (fr) * | 1988-08-18 | 1990-10-19 | Centre Nat Rech Scient | Procede de neutralisation des atomes accepteurs dans inp de type p |
| US6077791A (en) * | 1996-12-16 | 2000-06-20 | Motorola Inc. | Method of forming passivation layers using deuterium containing reaction gases |
| US5707879A (en) * | 1997-01-08 | 1998-01-13 | Reinitz; Karl | Neutron detector based on semiconductor materials |
| US6100168A (en) * | 1998-11-16 | 2000-08-08 | Industrial Technology Research Institute | Location selective transmutation doping on silicon wafers using high energy deuterons |
| US6861320B1 (en) * | 2003-04-04 | 2005-03-01 | Silicon Wafer Technologies, Inc. | Method of making starting material for chip fabrication comprising a buried silicon nitride layer |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| BE791929A (fr) * | 1971-12-02 | 1973-03-16 | Western Electric Co | Procede de fabrication de regions isolantes dans un corps de semi-conducteur |
| JPS54114988A (en) * | 1978-02-28 | 1979-09-07 | Kokusai Denshin Denwa Co Ltd | Semiconductor laser |
| DE2832012A1 (de) * | 1978-07-20 | 1980-01-31 | Siemens Ag | Verfahren zum herstellen einer dreidimensionalen integrierten schaltung |
| US4233090A (en) * | 1979-06-28 | 1980-11-11 | Rca Corporation | Method of making a laser diode |
| JPS56162893A (en) * | 1980-05-21 | 1981-12-15 | Fujitsu Ltd | Forming method for electrode of semiconductor device |
-
1983
- 1983-11-28 US US06/555,671 patent/US4597165A/en not_active Expired - Lifetime
-
1984
- 1984-10-18 EP EP84903874A patent/EP0162860B1/en not_active Expired
- 1984-10-18 JP JP59503882A patent/JPH0658894B2/ja not_active Expired - Fee Related
- 1984-10-18 DE DE8484903874T patent/DE3469110D1/de not_active Expired
- 1984-10-18 WO PCT/US1984/001676 patent/WO1985002493A1/en active IP Right Grant
- 1984-10-18 KR KR1019850700133A patent/KR920008124B1/ko not_active IP Right Cessation
- 1984-10-29 CA CA000466521A patent/CA1217878A/en not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0658894B2 (ja) | 1994-08-03 |
| US4597165A (en) | 1986-07-01 |
| EP0162860A1 (en) | 1985-12-04 |
| CA1217878A (en) | 1987-02-10 |
| EP0162860B1 (en) | 1988-01-27 |
| KR850700181A (ko) | 1985-10-25 |
| WO1985002493A1 (en) | 1985-06-06 |
| DE3469110D1 (en) | 1988-03-03 |
| KR920008124B1 (ko) | 1992-09-22 |
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