JPS62150715A - ３−５族半導体への抵抗性接触の形成方法 - Google Patents
３−５族半導体への抵抗性接触の形成方法Info
- Publication number
- JPS62150715A JPS62150715A JP29511785A JP29511785A JPS62150715A JP S62150715 A JPS62150715 A JP S62150715A JP 29511785 A JP29511785 A JP 29511785A JP 29511785 A JP29511785 A JP 29511785A JP S62150715 A JPS62150715 A JP S62150715A
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- Japan
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- implantation quantity
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- implantation
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本説明はイオン注入法をＩＩＩ ＋ Ｖ族半導体に抵抗
性接触を形成する方法に関する。
性接触を形成する方法に関する。
（従来の技術）
近年の分子線エピタキシャル結晶成長技術の進歩は、原
子層レベルの結晶層厚の制御および界面急峻性をもつ多
層エピタキシャル成長層の形成を可能にし、これら／″
）多層エピタキシャル成長層は多くのへテロ接合半導体
装置製造のための母体材料として広く利用されている。
子層レベルの結晶層厚の制御および界面急峻性をもつ多
層エピタキシャル成長層の形成を可能にし、これら／″
）多層エピタキシャル成長層は多くのへテロ接合半導体
装置製造のための母体材料として広く利用されている。
多層エピタキシャル成長居を用いて半導体装置を製造す
る上でのひとつの問題点は、表面に露出しない中間層か
ら抵抗性接触を表面に取出す際の抵抗性接触の形成方法
にある。第３図（ａ）、（ｂ）はそれぞれ多層エピタキ
シャル技術（（ａ）図）および拡散（あるいはイオン注
入）によるプレーナ技術（（ｂ）図）により作製したｎ
−ｐ−ｎ素子の断面構造を示したもので、１はｎ型層、
２はｐ型層、３はｎ型層、４は半導体基板である。第３
図（ｂ）に示す拡散（あるいはイオン注入）技術を用い
たｎ−ｐ−ｎ構造では、ｎあるいはｐ各領域に表面露出
部分が存在する。したがって、第４図の断面図に示す如
くいずれの領域に対しても半導体基板表面に電極を形成
することにより抵抗性接触が形成できる。一方、第３図
（ａ）に示す多層エピタキシャル技術を用いたｎ−ｐ−
ｎ構造では、表面のｎ層を除いてそのままでは抵抗性接
触を形成することができない。多層エピタキシャル技術
の中間層から抵抗性接触を取出す最も簡単な方法は、第
５図の断面図に示す如く、選択エツチングを用いて露出
した各層に電力を形成する方法である。なお、第４図、
第５図において、５および７はｎ型層抵抗性電極、６は
ｐ型層抵抗性電極である。第５図に示す選択エツチング
を用いる方法は簡便でしかも確実な電極取出し技術であ
るが、取出す層ごとに段差が生じるため、本技術を集積
回路製造技術として用いるには配線技術の面から困難が
生じる。多層エピタキシャル構造の中間層からプレーナ
状態で抵抗性接触を取出す方法は、ピ・エム・アズベッ
ク（Ｐ、Ｍ。
る上でのひとつの問題点は、表面に露出しない中間層か
ら抵抗性接触を表面に取出す際の抵抗性接触の形成方法
にある。第３図（ａ）、（ｂ）はそれぞれ多層エピタキ
シャル技術（（ａ）図）および拡散（あるいはイオン注
入）によるプレーナ技術（（ｂ）図）により作製したｎ
−ｐ−ｎ素子の断面構造を示したもので、１はｎ型層、
２はｐ型層、３はｎ型層、４は半導体基板である。第３
図（ｂ）に示す拡散（あるいはイオン注入）技術を用い
たｎ−ｐ−ｎ構造では、ｎあるいはｐ各領域に表面露出
部分が存在する。したがって、第４図の断面図に示す如
くいずれの領域に対しても半導体基板表面に電極を形成
することにより抵抗性接触が形成できる。一方、第３図
（ａ）に示す多層エピタキシャル技術を用いたｎ−ｐ−
ｎ構造では、表面のｎ層を除いてそのままでは抵抗性接
触を形成することができない。多層エピタキシャル技術
の中間層から抵抗性接触を取出す最も簡単な方法は、第
５図の断面図に示す如く、選択エツチングを用いて露出
した各層に電力を形成する方法である。なお、第４図、
第５図において、５および７はｎ型層抵抗性電極、６は
ｐ型層抵抗性電極である。第５図に示す選択エツチング
を用いる方法は簡便でしかも確実な電極取出し技術であ
るが、取出す層ごとに段差が生じるため、本技術を集積
回路製造技術として用いるには配線技術の面から困難が
生じる。多層エピタキシャル構造の中間層からプレーナ
状態で抵抗性接触を取出す方法は、ピ・エム・アズベッ
ク（Ｐ、Ｍ。
Ａｓｂｅｃｋ）等が１９８１年の国際電子素子会議（Ｉ
ＥＤＭ）技術ダイジェスト６２９ページにおいて提案し
ている。彼らは第６図の断面図に示す如く、ＧａＡｌＡ
ｓ／ＧａＡｓ系へテロ接合バイポーラ件うンジスタにお
いて、表面側からベリリウム・イオンを注入して形成し
たｐ壁領域１６をｐ−ＧａＡｓ層１３（ベース領域）と
の間に介することにより、中間ベース領域から抵抗性接
触を表面上で得ている。本手法の長所は、言うまでもな
く、多層エピタキシャル成長層の中間埋込層からの抵抗
性接触が基板表面上でプレーナ状態で得られる点にある
。
ＥＤＭ）技術ダイジェスト６２９ページにおいて提案し
ている。彼らは第６図の断面図に示す如く、ＧａＡｌＡ
ｓ／ＧａＡｓ系へテロ接合バイポーラ件うンジスタにお
いて、表面側からベリリウム・イオンを注入して形成し
たｐ壁領域１６をｐ−ＧａＡｓ層１３（ベース領域）と
の間に介することにより、中間ベース領域から抵抗性接
触を表面上で得ている。本手法の長所は、言うまでもな
く、多層エピタキシャル成長層の中間埋込層からの抵抗
性接触が基板表面上でプレーナ状態で得られる点にある
。
（発明が解決しようとする問題点）
第６図に示した電極取出し技術の長所を十分に生かすた
めにはイオン注入層のシート抵抗および抵抗性接触の接
触抵抗率の低減が不可欠である。また、素子の微細化に
対応するためには、電極切れや電極形状の乱れを抑える
必要がある。このような条件を満たす抵抗性接触として
は、熱処理工程が不要なノンアロイ抵抗性接触が望まし
い。しかしながら、従来方法では、ノンアロイ化が図れ
るほどの高い正孔濃度をもつｐ型ＧａＡｓイオン注入層
が形成されていなかった。したがって、後の熱処理工程
において、電極材料が各所で球状に粒子化したり寸法の
変形が生じてしまい、数ミクロンの線幅をもつ微細な電
極寸法が実現できない欠点があった。本発明の目的は、
前記プレーナ型ｐ型抵抗性接触形式時の従来の問題点を
解決し、ノンアロイで低接触抵抗をもつプレーナ型抵抗
性接触の形成方法を提供することにある。
めにはイオン注入層のシート抵抗および抵抗性接触の接
触抵抗率の低減が不可欠である。また、素子の微細化に
対応するためには、電極切れや電極形状の乱れを抑える
必要がある。このような条件を満たす抵抗性接触として
は、熱処理工程が不要なノンアロイ抵抗性接触が望まし
い。しかしながら、従来方法では、ノンアロイ化が図れ
るほどの高い正孔濃度をもつｐ型ＧａＡｓイオン注入層
が形成されていなかった。したがって、後の熱処理工程
において、電極材料が各所で球状に粒子化したり寸法の
変形が生じてしまい、数ミクロンの線幅をもつ微細な電
極寸法が実現できない欠点があった。本発明の目的は、
前記プレーナ型ｐ型抵抗性接触形式時の従来の問題点を
解決し、ノンアロイで低接触抵抗をもつプレーナ型抵抗
性接触の形成方法を提供することにある。
（問題点を解決するための手段）
本発明によれば、ＩＩＩ−Ｖ族半導体単結晶基板にｐ型
導電層を形成した後に該ｐ型番電層上に抵抗性接触を形
成する工程において、注入量 ３〜５×１０１５ｃｍ−２の範囲でマグネシウムをイオ
ン注入し、その後短時間アニールを行う工程を含むこと
を特徴とするＩＩＩ −Ｖ族半導体への抵抗性接触の形
成方法が得られる。
導電層を形成した後に該ｐ型番電層上に抵抗性接触を形
成する工程において、注入量 ３〜５×１０１５ｃｍ−２の範囲でマグネシウムをイオ
ン注入し、その後短時間アニールを行う工程を含むこと
を特徴とするＩＩＩ −Ｖ族半導体への抵抗性接触の形
成方法が得られる。
（作用）
本発明は、ＩＩＬＶ族半導体基板にイオン注入したマグ
ネシウム（以下Ｍｇと記す）原子を短時間アニールした
ときに得られる正孔濃度分布の形が、注入ドース量の値
により変化する現象を利用する。すなわち、半導体基板
表面側の正孔濃度が、ある注入ドース量を境に急激に減
少し始めるため、良好なノンアロイ抵抗性接触を得るた
めの注入量に最適条件が存在するという実験事実に基づ
くものである。
ネシウム（以下Ｍｇと記す）原子を短時間アニールした
ときに得られる正孔濃度分布の形が、注入ドース量の値
により変化する現象を利用する。すなわち、半導体基板
表面側の正孔濃度が、ある注入ドース量を境に急激に減
少し始めるため、良好なノンアロイ抵抗性接触を得るた
めの注入量に最適条件が存在するという実験事実に基づ
くものである。
（実施例）
以下に本発明を実験事実とともに実施例を用いて説明す
る。面方位＜１００＞ＬＥＣ（ＬｉｑｕｉｄＥｎｃａｐ
ｓｕｌａｔｅｄ Ｃｚｏｃｈｒａｌｓｋｉ）法をアンド
ープ半絶縁性ＧａＡｓ基板に注入エネルギ４００ｋｅＶ
でＭｇを室温で注入した。
る。面方位＜１００＞ＬＥＣ（ＬｉｑｕｉｄＥｎｃａｐ
ｓｕｌａｔｅｄ Ｃｚｏｃｈｒａｌｓｋｉ）法をアンド
ープ半絶縁性ＧａＡｓ基板に注入エネルギ４００ｋｅＶ
でＭｇを室温で注入した。
第１図は、Ｍｇの注入量をＩ Ｘ １０１５，３ Ｘ
１０１５，５ Ｘ １０１５゜７ Ｘ １０１５ｃｍ−
２の４通りに変化させた試料に対して、約８００°Ｃで
約５秒の短時間アニールを行った後の正孔濃度分布を示
したものである。主人量Ｉ Ｘ １０１５および３×１
０１５ｃｍ−２の２つ試料の正孔濃度分布は、いずれも
ＬＳＳ理論から予測される投影飛程（約０．４ｐｍ）付
近の深さにピーク位置をもつガウス状分布でありＭｇ原
子の拡散は比較的小さい。また、この注入量の範囲では
、注入量の増加と共にピーク正孔濃度の大幅な増加がみ
られる。次に注入量が５ Ｘ １０１５ｃｍ−２に増加
すると、正孔濃度分布の形がやや広がった形となり、Ｍ
ｇ原子の拡散わずかではあるが生じ始めていることがわ
かる。この場合のピーク正孔濃度の値は注入量３ Ｘ
１０１５ｃｍ−２の場合に比べてわずかに増加している
が、注入量の増加率５ Ｘ １０１５／３ Ｘ １０１
５’＝ １．６７倍に比べて、ピーク正孔濃度の増加率
は６．５ Ｘ １０１９１５．５ Ｘ １０１９″、１
．１８倍であり、注入量の増加に対するピーク正孔濃度
の増加は飽和傾向にあることがわかる。注目すべき事実
は、注入量が７ Ｘ １０１５ｃｒｒｒ２に増加すると
、正孔濃度分布の形が他の３つの濃度分布の場合に比べ
て著しく異なることである。すなわち、注入量７×１０
１５ｃｍ−２の試料では、注入（１５Ｘ １０１１０ｌ
５”の場合に比べてさらに著しいＭｇの拡散がみられる
と同時に、表面側〜０゜３μｍに亘ってキャリアの金運
領域が存在することである。基板表面側でキャリアが存
在しないという事実は、基板表面付近のキャリア濃度の
値が重要な要素となるノンアロイ抵抗性接触の形式にと
っては致命的なマイナス条件となる。
１０１５，５ Ｘ １０１５゜７ Ｘ １０１５ｃｍ−
２の４通りに変化させた試料に対して、約８００°Ｃで
約５秒の短時間アニールを行った後の正孔濃度分布を示
したものである。主人量Ｉ Ｘ １０１５および３×１
０１５ｃｍ−２の２つ試料の正孔濃度分布は、いずれも
ＬＳＳ理論から予測される投影飛程（約０．４ｐｍ）付
近の深さにピーク位置をもつガウス状分布でありＭｇ原
子の拡散は比較的小さい。また、この注入量の範囲では
、注入量の増加と共にピーク正孔濃度の大幅な増加がみ
られる。次に注入量が５ Ｘ １０１５ｃｍ−２に増加
すると、正孔濃度分布の形がやや広がった形となり、Ｍ
ｇ原子の拡散わずかではあるが生じ始めていることがわ
かる。この場合のピーク正孔濃度の値は注入量３ Ｘ
１０１５ｃｍ−２の場合に比べてわずかに増加している
が、注入量の増加率５ Ｘ １０１５／３ Ｘ １０１
５’＝ １．６７倍に比べて、ピーク正孔濃度の増加率
は６．５ Ｘ １０１９１５．５ Ｘ １０１９″、１
．１８倍であり、注入量の増加に対するピーク正孔濃度
の増加は飽和傾向にあることがわかる。注目すべき事実
は、注入量が７ Ｘ １０１５ｃｒｒｒ２に増加すると
、正孔濃度分布の形が他の３つの濃度分布の場合に比べ
て著しく異なることである。すなわち、注入量７×１０
１５ｃｍ−２の試料では、注入（１５Ｘ １０１１０ｌ
５”の場合に比べてさらに著しいＭｇの拡散がみられる
と同時に、表面側〜０゜３μｍに亘ってキャリアの金運
領域が存在することである。基板表面側でキャリアが存
在しないという事実は、基板表面付近のキャリア濃度の
値が重要な要素となるノンアロイ抵抗性接触の形式にと
っては致命的なマイナス条件となる。
第２図は前記４種の注入量をもつｐ型ＧａＡｓ試料上に
それぞれＡｕを２００ｎｍ真空蒸着して形成したノンア
ロイ抵抗性接触における接触抵抗のＭｇ注入量依存性を
示したものである。図中のエラー・バーは、同一試料上
での異なる５点の測定値のバラツキを示す。第１図のキ
ャリア濃度分布の形状を反映して、接触抵抗は注入量３
〜５ Ｘ １０１５ｃｍ−２の間で最小となり、注入量
が５×１０１５ｃｍ−２を超えると接触抵抗は急激に増
大する。第２図は、アニール温度約８ｏｏ０ｃで活性化
した試料についての結果であるが、アニール温度約９０
０°Ｃで活性化した試料についても同様の実験結果が得
られた。以上の様に、本発明の方法により、ノンアロイ
で低接触抵抗をもつｐ型紙抗性接触の形成が可能となる
ことが実証された。
それぞれＡｕを２００ｎｍ真空蒸着して形成したノンア
ロイ抵抗性接触における接触抵抗のＭｇ注入量依存性を
示したものである。図中のエラー・バーは、同一試料上
での異なる５点の測定値のバラツキを示す。第１図のキ
ャリア濃度分布の形状を反映して、接触抵抗は注入量３
〜５ Ｘ １０１５ｃｍ−２の間で最小となり、注入量
が５×１０１５ｃｍ−２を超えると接触抵抗は急激に増
大する。第２図は、アニール温度約８ｏｏ０ｃで活性化
した試料についての結果であるが、アニール温度約９０
０°Ｃで活性化した試料についても同様の実験結果が得
られた。以上の様に、本発明の方法により、ノンアロイ
で低接触抵抗をもつｐ型紙抗性接触の形成が可能となる
ことが実証された。
（発明の効果）
本発明の方法を用いることにより、多層エピタキシャル
居のｐ型中間埋込層がら表面にプレーナ状態でノンアロ
イ抵抗性接触を取出すことができる。したがって、サブ
ミクロンの微小寸法をもつ抵抗性電極を形成した際にも
電極切れや表面荒れのない良好な抵抗性接触を得ること
ができる。
居のｐ型中間埋込層がら表面にプレーナ状態でノンアロ
イ抵抗性接触を取出すことができる。したがって、サブ
ミクロンの微小寸法をもつ抵抗性電極を形成した際にも
電極切れや表面荒れのない良好な抵抗性接触を得ること
ができる。
第１図は本発明の詳細な説明するための正孔濃度分布を
示した図、第２図は本発明の実施例の効果を説明するた
めの接触抵抗のＭｇ？１人量依人件依存性た図、第３図
（ａ）、（ｂ）はいずれも従来のｎ−ｐ−ｎ構造の断面
図、第４図は従来例の第３図（ｂ）に抵抗性電極を形成
した１折面図、第５図は従来例の第３図（ｂ）に抵抗性
電極を形成した断面図、第６図は従来のイオン注入法に
よるｐ型紙抗性接触の形成法を示す断面図である。 １００．ｎ型層 １１・ｎ−ＧａＡｓ層
２・ｐ型層 １２・Ｎ−ＡｌＧａＡｓ層
３・ｎ型層 １３・ｐ−ＧａＡｓ層４、
・・半導体基板 １４・・・ｎ−ＧａＡｓ層５
・・・ｎ型層抵抗性電極 １５・・・ｎ”−ＧａＡｓ
基板６・・・ｐ型層抵抗性電極 １６・・・Ｂｅイオ
ン？主人領域７゜・、ｎ型層抵抗性電極 オ １ 図 深 さ （μｍ） オ ２ 図 １０＋５ ．０１６ Ｍ９注入量ｔｃｍ−２） ；１′３ 図 オ ４ 図 オ ５ 図 ７６ 図
示した図、第２図は本発明の実施例の効果を説明するた
めの接触抵抗のＭｇ？１人量依人件依存性た図、第３図
（ａ）、（ｂ）はいずれも従来のｎ−ｐ−ｎ構造の断面
図、第４図は従来例の第３図（ｂ）に抵抗性電極を形成
した１折面図、第５図は従来例の第３図（ｂ）に抵抗性
電極を形成した断面図、第６図は従来のイオン注入法に
よるｐ型紙抗性接触の形成法を示す断面図である。 １００．ｎ型層 １１・ｎ−ＧａＡｓ層
２・ｐ型層 １２・Ｎ−ＡｌＧａＡｓ層
３・ｎ型層 １３・ｐ−ＧａＡｓ層４、
・・半導体基板 １４・・・ｎ−ＧａＡｓ層５
・・・ｎ型層抵抗性電極 １５・・・ｎ”−ＧａＡｓ
基板６・・・ｐ型層抵抗性電極 １６・・・Ｂｅイオ
ン？主人領域７゜・、ｎ型層抵抗性電極 オ １ 図 深 さ （μｍ） オ ２ 図 １０＋５ ．０１６ Ｍ９注入量ｔｃｍ−２） ；１′３ 図 オ ４ 図 オ ５ 図 ７６ 図
Claims (1)
- III−Ｖ族半導体単結晶基板にｐ型導電層を形成した後
に該ｐ型導電層上に抵抗性接触を形成する工程において
、注入量３〜５×１０＾１＾５ｃｍ＾−＾２の範囲でマ
グネシウムをイオン注入し、その後短時間アニールを行
う工程を含むことを特徴とするIII−Ｖ族半導体への抵
抗性接触の形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29511785A JPS62150715A (ja) | 1985-12-24 | 1985-12-24 | ３−５族半導体への抵抗性接触の形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29511785A JPS62150715A (ja) | 1985-12-24 | 1985-12-24 | ３−５族半導体への抵抗性接触の形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62150715A true JPS62150715A (ja) | 1987-07-04 |
Family
ID=17816509
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29511785A Pending JPS62150715A (ja) | 1985-12-24 | 1985-12-24 | ３−５族半導体への抵抗性接触の形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62150715A (ja) |
-
1985
- 1985-12-24 JP JP29511785A patent/JPS62150715A/ja active Pending
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