CN102244100A - Mos功率半导体器件 - Google Patents

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Abstract

本发明涉及一种MOS功率半导体器件。本发明的MOS功率半导体器件，包括多个晶体管晶胞，所述晶体管晶胞采用微缩工艺形成，每一所述晶体管晶胞包括衬底、形成于所述衬底的一侧表面的外延层以及形成于所述外延层内的浅结结构。本发明有利于从整体上提高MOS功率半导体器件的击穿电压。

Description

MOS功率半导体器件
技术领域
本发明涉及一种金属氧化物半导体(MOS)功率半导体器件，尤其涉及一种MOS功率晶体管。
背景技术
MOS半导体器件是一种利用电场效应来控制电流大小的半导体器件。MOS半导体器件具有体积小、重量轻、耗电省、寿命长，并具有输入阻抗高、噪声低、热稳定性好、抗辐射能力强和制造工艺简单等优点，因而应用范围广。MOS功率半导体器件作为MOS半导体器件中的一种，已成为当今功率器件发展的主流，在MOS功率半导体器件中，击穿(breakdown)电压成为衡量MOS功率半导体器件的一个性能指标。
请参阅图1，图1是一种现有技术的MOS功率半导体器件的剖面结构示意图。所述MOS功率半导体器件包括多个晶体管晶胞(cell)100，所述晶胞100的尺寸范围通常为10-15微米。每一晶胞100包括衬底101、形成于所处衬底101一侧表面的漏电极102、形成于所述衬底101的另一侧表面的外延层103、形成于所述外延层103内的深结(deep junction)结构、形成于所述外延层103表面的栅氧化层106以及形成于所述栅氧化层106表面的多晶硅层107。
所述深结结构使得所述晶体管晶胞100具有较高的击穿电压，所述深结结构的深度通常为4微米。所述深结结构包括本体(body)区104以及形成于所述本体区104内的源区105。每个晶体管晶胞100的源区105连接源区接触电极(图未示)，所述晶体管晶胞100的源区接触电极通过金属层109相互连接，所述金属层109和所述多晶硅层107之间设置绝缘介质(interlayer dielectric，ILD)108。所述多晶硅层107设置于所述MOS功率半导体器件相邻的两个所述本体区104之间，且覆盖所述本体区104和所述源区105的部分表面。
所述晶体管晶胞100采用深结结构虽然可以提高晶胞100的击穿电压，但是，从所述MOS功率半导体器件整体上考虑，所述MOS功率半导体器件的耗尽层整体上呈曲面状(Curved depletion)，如曲线110所示，对应的，电场在所述耗尽层弯曲的位置处集中，导致此处电场强度最大，对提高所述MOS功率半导体器件整体的击穿电压不利。
发明内容
本发明的目的在于提供一种有利于提高整体击穿电压的MOS功率半导体器件。
一种MOS功率半导体器件，包括多个晶体管晶胞，所述晶体管晶胞采用微缩工艺形成，每一所述晶体管晶胞包括衬底、形成于所述衬底的一侧表面的外延层以及形成于所述外延层内的浅结结构。
上述方法优选的一种技术方案，所述浅结结构包括本体区以及形成于所述本体区内的源区。
上述方法优选的一种技术方案，所述晶体管晶胞还包括连接所述源区的源区接触电极，所述MOS功率半导体器件包括金属层，每个所述晶体管晶胞的源区接触电极通过所述金属层连接。
上述方法优选的一种技术方案，所述晶体管晶胞还包括形成于所述外延层表面的栅氧化层和形成于所述栅氧化层表面的栅电极，所述栅电极设置于所述MOS功率半导体器件相邻的两个所述本体区之间，且覆盖所述本体区和所述源区的部分表面。
上述方法优选的一种技术方案，所述晶体管晶胞的尺寸范围为6-8微米。
上述方法优选的一种技术方案，所述浅结结构的深度为2微米。
与现有技术相比，本发明的MOS功率半导体器件的晶体管晶胞采用微缩工艺形成，利用集体效应，有利于提高所述MOS功率半导体器件整体的击穿电压。本发明的MOS功率半导体器件的晶体管晶胞采用浅结结构，所述MOS功率半导体器件的耗尽层整体上接近于平面状耗尽层，对应的，电场在所述平面状耗尽层的位置处分布均匀，有利于提高所述MOS功率半导体器件整体的击穿电压。
附图说明
图1是一种现有技术的MOS功率半导体器件的剖面结构示意图。
图2是本发明的MOS功率半导体器件的剖面结构示意图。
具体实施方式
本发明的MOS功率半导体器件的晶体管晶胞采用微缩(cell shrink)工艺形成，且每一晶体管晶胞为浅结(shallow junction)结构，因此，本发明的MOS功率半导体器件的耗尽层整体上为准(Quasi)平面状耗尽层(flat depletion)，有利于从整体上提高所述MOS功率半导体器件的击穿电压。为使本发明的目的、技术方案和优点更加清楚，下面结合附图对本发明作进一步的详细描述。
请参阅图2，图2是本发明的MOS功率半导体器件的剖面结构示意图。本发明的MOS功率半导体器件包括多个晶体管晶胞200，所述晶体管晶胞200采用微缩工艺形成，优选的，所述晶胞200的尺寸范围为6-8微米。每一晶胞200包括衬底201、形成于所处衬底201一侧表面的漏电极202、形成于所述衬底201的另一侧表面的外延层203、形成于所述外延层203内的浅结结构、形成于所述外延层203表面的栅氧化层206和形成于所述栅氧化层206表面的多晶硅层207。优选的，所述衬底201为N+型半导体衬底，所述外延层203为N-型外延层。
所述浅结结构包括本体区204以及形成于所述本体区204内的源区205。优选的，所述本体区204为P-型本体区，所述源区205为N+型源区，所述浅结结构的深度为2微米。每个晶体管晶胞200的源区205连接源区接触电极(图未示)，所述晶体管晶胞200的源区接触电极通过金属层209相互连接，所述金属层209和所述多晶硅层207之间设置绝缘介质208。所述多晶硅层207设置于所述MOS功率半导体器件相邻的两个所述本体区204之间，且覆盖所述本体区204和所述源区205的部分表面。
与现有技术相比，本发明的MOS功率半导体器件的晶体管晶胞采用微缩工艺形成，利用集体效应(collective effects)，有利于提高所述MOS功率半导体器件整体的击穿电压。本发明的MOS功率半导体器件的晶体管晶胞采用浅结结构，所述MOS功率半导体器件的耗尽层整体上为准平面状耗尽层，如曲线210所示，即所述MOS功率半导体器件形成理想的PN结结构。对应的，电场在所述平面状的耗尽层的位置处分布均匀，有利于提高所述MOS功率半导体器件整体的击穿电压，且进一步的，由于采用浅结结构，本发明的MOS功率半导体器件在制备过程中需要较少的热预算(thermal budget)。
在不偏离本发明的精神和范围的情况下还可以构成许多有很大差别的实施例。应当理解，除了如所附的权利要求所限定的，本发明并不限于在说明书中所述的具体实施例。

Claims (6)

1.一种MOS功率半导体器件，包括多个晶体管晶胞，其特征在于，所述晶体管晶胞采用微缩工艺形成，每一所述晶体管晶胞包括衬底、形成于所述衬底的一侧表面的外延层以及形成于所述外延层内的浅结结构。
2.如权利要求1所述的MOS功率半导体器件，其特征在于，所述浅结结构包括本体区以及形成于所述本体区内的源区。
3.如权利要求2所述的MOS功率半导体器件，其特征在于，所述晶体管晶胞还包括连接所述源区的源区接触电极，所述MOS功率半导体器件包括金属层，每个所述晶体管晶胞的源区接触电极通过所述金属层连接。
4.如权利要求2所述的MOS功率半导体器件，其特征在于，所述晶体管晶胞还包括形成于所述外延层表面的栅氧化层和形成于所述栅氧化层表面的栅电极，所述栅电极设置于所述MOS功率半导体器件相邻的两个所述本体区之间，且覆盖所述本体区和所述源区的部分表面。
5.如权利要求1到4中任意一项所述的MOS功率半导体器件，其特征在于，所述晶体管晶胞的尺寸范围为6-8微米。
6.如权利要求1到4中任意一项所述的MOS功率半导体器件，其特征在于，所述浅结结构的深度为2微米。
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